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KR970067366A - 복수 비트 데이타를 기억하는 메모리 셀을 가진 디램 - Google Patents

복수 비트 데이타를 기억하는 메모리 셀을 가진 디램 Download PDF

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KR970067366A
KR970067366A KR1019970011143A KR19970011143A KR970067366A KR 970067366 A KR970067366 A KR 970067366A KR 1019970011143 A KR1019970011143 A KR 1019970011143A KR 19970011143 A KR19970011143 A KR 19970011143A KR 970067366 A KR970067366 A KR 970067366A
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Inventor
이사오 나리타케
Original Assignee
가네코 히사시
닛폰 덴키 가부시키가이샤
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Publication date
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Abstract

분류된 비트 라인 구조를 가지고 있는 다이내믹형 반도체 기억 장치에서, 서브 센스 증폭기의 서브 비트라인과 메인 비트 라인 사이에 피드백 커패시터가 제공되어 있다. 서브 비트 라인으로부터 판독된 전압차는 메인 비트 라인측으로 전송되고, 판독된 전압차는 메인 센스 증폭기에 의해 증폭되며, 상위 비트 데이타가 판독된다. 동시에, 상기 메인 비트 라인의 데이타가 상기 커패시터를 통해 상기 서브 비트 라인측으로 피드백된다. 이후, 상기 서브 비트 라인으로부터 상기 메인 비트 라인측으로의 판독 동작이 다시 수행되며, 이에 따라 하위 비트의 데이타에 대한 판독 동작이 인에이블된다. 따라서, 종래 메모리 셀 구조를 가지고 있는 다이내믹형 반도체 메모리 디바이스에서, 2비트 데이타가 하나의 메모리 셀에 기억될 수 있다.

Description

복수 비트 데이타를 기억하는 메모리 셀을 가진 디램
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예의 반도체 기억 장치의 구성을 보인 회로도.

Claims (6)

  1. 반도체 기억 장치에 있어서, 메인 비트 라인; 서브 비트 라인; 상기 메인 비트 라인에 접속되어 있는 제1센스 증폭기; 상기 서브 비트 라인에 접속되어 있는 제2센스 증폭기; 및 커패시터, 및 상기 메인 비트 라인과 상기 서브 비트 라인 사이에 직렬 접속되어 있는 전송 게이트를 포함하고 있는 직렬 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 커패시터는 상기 서브 비트 라인에 접속되어 있는 일측단, 및 상기 메인 비트 라인에 접속된 다른 단자를 가지고 있는 상기 전송 게이트의 한 단자에 접속되어 있는 타측단을 가지고 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제2센스 증폭기와 상기 제1센스 증폭기는 각각 두 번 순차적으로 액티브되고, 상기 메인 비트 라인에 대한 제1증폭의 결과는 상기 직렬 회로를 통해 상기 서브 비트 라인측으로 전송되며, 상기 비트 라인상의 선택된 메모리 셀로부터 판독된 전위차는 제2증폭의 전위차와는 다르게 되고, 상기 제1센스증폭기에 대한 제2액티브가 수행되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 서브 비트 라인을 제1부분 서브 비트 라인과 제2부분 서브 비트 라인으로 분리할 수 있도록 제공된 제어 전송 게이트, 및 상기 제1부분 서브 비트 라인과 제2부분 서브 비트 라인에 각각의 전압을 공급한 후 전압의 배분을 위해 상기 제어 전송 게이트를 액티브시키는 기록 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 반도체 기억 장치에 있어서, 메인 비트 라인 쌍과 서브 비트 라인 쌍; 상기 메인 비트 라인 쌍중 하나의 메인 비트 라인과 상기 서브 라인 쌍중 하나의 서브 비트 라인 사이에 직렬접속되어 있는 제1커패시터와 제1전송 게이트; 및 선택된 메모리 셀에 응답하여 상기 서브 비트 라인 쌍에서 판독된 차전압을 상기 메인 비트 라인 쌍측으로 전달하고, 상기 커패시터 소자를 통해 상기 서브 비트 라인 쌍측으로 상기 메인 비트 라인쌍의 데이타를 피드백시키며, 상기 서브 비트 라인 쌍으로부터 상기 메인 비트 라인 쌍측으로 데이타를 다시 판독하는 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 서브 비트 라인 쌍을 분리시키는 전송 게이트가 더 제공되어 있고, 상기 전송 게이트는 소정의 조합의 전압이 상기 전송 게이트에 의해 두 부분으로 분리된 상기 서브 비트 라인 쌍의 각각의 라인에 기록된 후 턴온됨으로써 상기 메모리 셀에 상기 전압의 4가지 상태를 기록하는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970011143A 1996-03-29 1997-03-28 복수 비트 데이타를 기억하는 메모리 셀을 가진 디램 KR100249417B1 (ko)

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