JPS60235455A

JPS60235455A - ダイナミツクメモリ−

Info

Publication number: JPS60235455A
Application number: JP59092026A
Authority: JP
Inventors: Toru Mochizuki; 徹望月; Osamu Ozawa; 尾沢　修
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-05-09
Filing date: 1984-05-09
Publication date: 1985-11-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はＭＯＩＩＩ型ダイナ型ダイノミツクメモリー。

〔発明の技術的背景および背景技術の問題点１ＭＯ８型
ダイナミックメモリーは、複数箇のメモリーセルを配列
して成るもので、各メモリーセルは、半導体、例えばｐ
型シリコンの基板の表面に形成されたＭＯ８１１１ｎＴ
とキャパシターとを有し、該キャパシターは、半導体基
板に絶縁層即ち誘電体層を介して対向配置されたキャパ
シター電極を有する、第１図〜第３図はそのようなメモ
リーセルの一例を示すものである。図示の例では、ｐ型
シリコンの基板１のメサ部分ｌＯの表面に互いに近接し
て形成された？型領域２および３がそれぞれドレインお
よびソースを構成し、またこれらドレイン２およびソー
ス３０間の領域に、絶縁層、例えば厚さが２００ス程度
のシリコン酸化物５ｉｎ２の膜４ａを介して対向配置さ
れた導体層、例えばポリシリコン層５がキャパシタ電極
を構成している。

そして、これらにより、第４図に示すよう表回路が形成
されている。即ち、キャパシタ電極７とこれに絶縁層４
ｂを介して対向する基板の領域とによりキャパシタＣが
形成され、ドレイン２、ソース３およびゲート電極５に
よりトランスファトランジスタＴが形成されている。

また、ドレイン２にはアルミニウム線８がコンタクト９
で接続されている。アルミニウムａ８は第１図で図面上
横方向に延びビット線を構成している。一方、ゲート電
極５は、第１図で縦方向に延び、ワード線を構成してい
る。

また、キャパシター電極７を構成するポリシリコン層は
、第１図、第３図に示す窓穴７ａの部分以外は、メモリ
ーセルアレイブロック全体に拡がっている。

また、図中、ポリシリコンの層５．７とアルミニウムａ
８、基板１０間は、絶縁層部分４ａ　、　４ｂ以外の部
分も、シリコン酸化物５ｉｎ２（全体を４で示す）で満
たされている。

ダイナミックメモリーはまた、外部接続用電極として、
チップの周辺に配置されたアドレス入力用電極、制御信
号入力用電極、データ読出し用電極等（図示しない）を
有し、これらにパッケージのリード電極がボンディング
される。

各メモリーセルの動作は、次の通シである。キャパシタ
電極７は一定の電位に保持され、キャパシタ０には、ト
ランスファトランジスタＴを介してビットラインの信号
が電圧として書き込まれ、トランスファトランジスタＴ
がオフとなってもこの電圧が保持される。読出しの際に
は、キャパシタＣに蓄積された電荷が、トランスファト
ランジスタＴを介してビット２イン罠流れ出す３゜この
ように、キャパシターＣには、所定の電圧が印加される
ので、酸化＄４ｂの絶縁耐圧の信頼性を高めることがき
わめて重要である。しかるに、ウェーハ全体にわたって
絶縁耐圧が良好なチップを製造するのは困難である。し
かも、絶縁耐圧が良くないチップを完全に除去する、即
ちふるい落とすこともできカい。これは、所定時間（例
えば１秒）印加された電界に対する破壊頻度が、例えば
第５図に示す如くであることから分かるように、低電界
（領域Ａ）で絶縁破壊するチップのほか、中電界（領域
Ｂ）で絶縁破壊するチップがかなυあり、これらを、短
時間のテストで完全に選別（スクリーニング）すること
ができない。即ち、絶縁耐圧試験は、回路の電源電圧を
上昇させることによって行なっているが、あまり高くす
ると回路素子を破壊するおそれがあシ、従来、回路の動
作電圧の２倍程度までしか電圧を上げることができず、
このような電圧では、印加時間が十分ということがなく
、通常実施可能な時間の電圧印加では、より長時間電圧
を印加すれば絶縁破壊するであろうチップがすべては絶
縁破壊せず、耐圧不良のチップをすべてふるい落とすこ
とができないからである。

〔発明の目的〕

本発明の目的は、ダイナミックメモリーの耐圧試験を完
全に行ない得るようにすることにある。

即ち、これにより、良、不良の選別を信頼できるものと
し、フィールドに出されるダイナミックメモリーの信頼
性、特に長期信頼性を高めることにある。

〔発明の概讐〕

本発明のダイナミックメモリーは、キャパシター電極に
接続された外部接続用電極を有するものである。この外
部接続用電極は、例えばウェー・・ブロ一式の針が接触
し得る構造のものである。本発明のダイナミックメモリ
ーは、上記外部接続用電極と半導体基板との間に電圧を
印加して、絶縁層の耐圧試験を行なうことができる。印
加電圧は、例えば、回路の動作電圧の４倍程度とするこ
とができる。このような試験は、例えば、ウェーッ・段
階の最後に、ウェーハプローバの針を上記外部接続用電
極に接触させて行なわれる。

〔発明の実施例〕

第６図および第７図は、本発明のダイナミックメモリー
の一実施例を示したもので、第６図は全体のレイアウト
を、第７図は第６図の破線■で囲んだ部分を詳細に示す
。この実施例のメモリーチップは、４つのメモリーセル
アレイブロックＢｌ　。

Ｂ２　、　Ｂ３　、　Ｂ４を有する。これらのメモリー
セルアレイブロックからは、各種信号系、入力系のポン
ディングパッドが設けられ【いるが、図示されていない
。また、メモリーセルを駆動する周辺回路についても、
図示を省略しである。各メモリーセルの構造、動作は、
第１〜４図を参照して説明したのと同様である。本発明
のメモリーチップは、キャパシター電極７にリード部１
１により接続された外部接続用電極１２が設けられてい
ることを特徴とする。図示の例では、リード部１１およ
び外部接続用電極１２は、ポリシリコンによυキャパシ
ター電極７と一体に形成されたものであり、また、外部
接続用電極１２は、ウェーッ・プローパの針が接触可能
な構造となっている。岡、外部接続用電極１２は、ボン
ディングをする必要はないので、その位置は任意で、ｌ
、材料もポリシリコンに限らず、金属、金属酸化物等い
かなる導体材料であってもよい。

上記のようなメモリーチップは、公知の製造技術で製作
することができる。

このようなダイナミックメモリーの絶縁層の耐圧試験は
、例えばウェーハ段階の最後に（ポンディングの前に）
外部接続用電極１２と半導体基板１０間に電圧を印加す
ることによって行なう〇絶縁層は、キャパシター電極７
の下に位置する層４ｂのほか、ゲート電極５の下に位置
するもの層４ａ等があるが、薄いのは、上記２つの層４
ａ　、　４ｂであり、そのうち、層４ｂが大部分を占め
る。従って、層４ｂに電圧を加えて耐圧試験を行なえば
、チップについて十分信頼性の高い耐圧試験を行なった
ことになる。捷た、層４ａ等については、従来の耐圧試
験を別個に行なうこととしてもよい。

尚、図示の例のように、メモリーセルアレイブロックが
複数個ある場合も、電圧の印加は、全ブロックに共通の
電極１２によって行なわれるため、試験が簡単である。

外部接続用電極１２への電圧の印加は、例えば、ウエー
ハプローバの針を外部接続用電極１２に接触させて行な
う。印加電圧は、例えば、回路の動作電圧の４倍程度と
することができる。このよう罠、高い電圧を加え得る理
由を以下に述べる。即ち、従来は、回路の電源電圧を上
昇させることにより、耐圧試験を行なっていたため、回
路素子を破壊しない範囲、即ち動作電圧の２倍程度に制
限されていた。これに対し、本発明では、回路の電源電
圧を印加することなく、絶縁層に電圧を加え得る。

電源電圧を印加しない状態では、キャパシター電極７は
、キャパシター絶縁層４ｂと声接合（図示しない電源回
路の素子の）によって基板ｌと分離されている。従って
、該ｐｎ接合の逆方向の破壊電圧まで電圧を印加するこ
とができる。ｐｎ接合の破壊電圧は、動作電圧の４倍程
度に設計されるのが通常である。このため、上記のよう
に、動作電圧の４倍程度まで、電圧を印加して討験を行
なうことができる。例えば、動作電圧が５ｖの回路系で
は、２０Ｖまで印加することができ、これは、２００Ａ
の絶縁膜の場合、１０ＭＶ７ｃｍの電界を加えることに
なる。このように高電圧、従って高電界を加える結果、
印加時間は比較的短くても、十分なスクリーニングを行
なうことができる。以下その理由につき、第８図を参照
して説明する。

第８図は、電圧印加時間に対する、累積不良率を示した
もので、図示の如く、ｔ　ｘ　ｔＢまでは、累積不良率
は増加するが、それ以後は、殆んど変らない。従って、
ｔＢまで電圧を印加すれば、耐圧不良のチップをすべて
ふるい落とすことができる。

しかるに、この１．は、印加電圧によって異なる。

即ち、印加電圧が低い（動作電圧の２倍程度）の場合は
、１Ｂは実際的でない程長い。これに対し、印加電圧を
高くすれば、ｔＢを短くすることができ、動作電圧の４
倍程度とすれば、実際に実施が可能な程、十分短くなる
。従って、上記のように、本発明では、完全なスクリー
ニングを行ない得る。

即ち、長期信頼性に問題があるチップを短時間の試験で
確実にふるい落とすことができる。

〔発明の効果〕

以上のように不発８ＡＫよれば、キャパシター電極に接
続された外部接続用電極を設けたので、この外部接続用
電極を利用して、容易かつ短時間で絶縁層の耐圧試験を
行ない、耐圧不良のチップを確実にふるい落とすことが
できる。

【図面の簡単な説明】

第１図は、公知のダイナミックメモリーの平面図、第２
図は第１図の■−■線拡犬断面図、第３図は第１図のｎ
ｒ−ｍ線拡大断面図、第４図は第１図Ｑダイナミックメ
モリーの一部を示す回路図、第５図はダイナミックメモ
リーの印加電界に対する絶縁破壊頻度の一例を示す図、
第６図は本発明一実施例のダイナミックメモリーのチッ
プのレイアウトを示す平面図、第７図は第６図の破線■
で囲んだ部分を詳細に示す平面図、第８図は電圧の印加
時間に対する累積不良率を示す図である。１・・・半導体基板、２・・・ドレイン、３・・・ソー
ス、４　、４＆　、　４ｂ・・・絶縁層、　５・・・ゲ
ート、７・・・キャパシター電極、８・・・アルミニウ
ム線、１１・・・リード部、１２・・・外部接続用電極
、Ｂｌ　、　Ｂ２　、　Ｂ３　、　Ｂ４・・・メモリー
セルアレイブロック。朽　１　図８３　口

Claims

【特許請求の範囲】ｆｌｌ複数箇のメモリーセルを有し、各メモリーセルが
Ｍ０８ＦＦｔＴおよびキャパシターを有し、該キャパシ
ターが半導体基板に絶縁層を介して対向配置されたキャ
パシター電極を有し、さらに、上記キャパシター電極に
接続された外部接続用電極を有するダイナミックメモリ
ー。（２、特許請求の範囲第１項記載のメモリーにおいて、
すべてのメモリーセルの上記キャパシター電極が互い忙
接続されていることを特徴とするメモリー。（３）特許請求の範囲第１項記載のメモリーにおいて、
上記ダイナミックメモリーが複数箇のメモリーセルアレ
イブロックを有し、各メモリーセルアレイブロックが複
数箇のメモリーセルを有ｌ、仝メキＩＩ　ｍ＋シルアス
プロ、力小Ｊ二〇−セルの上記キャパシター電極が互い
に接続され、これらに対し上記外部接続用電極が共通に
設けられていることを特徴とするメモリー。