KR19980034731A - 반도체 메모리 소자의 스트레스 테스트 장치 및 그 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 Stress Test 장치 및 그 방법에 관한 것으로 특히 Cell Plate의 전위를 변화시키므로써 소자에 스트레스를 가하기 위한 반도체 메모리 소자의 Stree Test 장치 및 그 방법에 관한 것으로 상기 목적 달성을 위하여 플레이트 전압 발생기와, 스위치 수단과, 스트레스 신호 발생수단과, 스트레스 테스트 감지 및 제어 신호 발생수단을 구비하며 본 발명에 따른 Stresss Test 장치 및 그 방법을 반도체 메모리 소자에 구현하게 되면 Stress Test 시간을 단축시키고 테스트 방법을 용이하게 하는 효과가 있다.
Description
본 발명은 반도체 메모리 소자의 Stree Test 장치 및 그 방법에 관한 것으로, 특히 디램 Cell Plate에 전위를 인가·변화시켜 동시에 그리고 단시간내에 저장 캡에 Stress Test를 가하기 위한 반도체 메모리 소자의 Stress Test 장치 및 그 방법에 관한 것이다.
일반적으로 Stress Test란 디램 소자의 사용중에 발생되는 결함을 조기에 방지하기 위하여 잠재적 결함이 있는 칩을 미리 제거하기 위한 테스트를 말한다.
본 발명은 캐패시터를 기억소자로 하는 반도체 메모리 소자의 디램에 대한 것이다.
종래에는 저장 캠에 스트레스를 가하는 방법으로 Cell Plate상의 전위를 Vcc/2로 고정시켜 놓고 워드라인을 구동시켜 Stress Test를 가능하게 하였다.
이를 좀더 구체적으로 설명하면 대기시에는 비트 라인은 Vcc/2로 프리차지 되어 있고 저장 노드에는 Vcc 또는 Gnd 전위가 저장되어 있으며 Cell Plate 단자에는 Vcc/2 전위가 인가되어 있다. 상기 상태에서 워드라인이 구동되면 턴-온된 셀 트랜지스터를 통해 비트 라인과 저장 노드상은 전하 분배에 의하여 만들어진 Vcc/2+△V 또는 Vcc/2-△V의 전위가 발생되고 Cell Plate 단자는 여전히 Vcc/2의 전위를 그대로 유지하게 된다.
센스 앰프가 동작하게 되면 상기 비트 라인과 저장 노드상은 Vcc 또는 Gnd 전위로 바뀌게 되며 Cell Plate 단자는 계속해서 Vcc/2의 전위를 유지하게 된다. 따라서 이런 방식으로 스트레스를 주는 경우에는 저장 캡에 걸리는 전위차는 Vcc를 높인다하더라도 Vcc/2 밖에 안되며 상기와 같이 워드라인을 구동시켜 Stress Test를 실시하는 경우에는 워드라인 하나를 인에이블시키고 다시 상기 워드라인을 디세이블시켜야 하며 칩내의 모든 셀에 대해서 스트레스를 가하기 위해서는 상기 같은 워드라인의 인에이블, 디세이블 동작을 계속적으로 반복하여 실시해야 하므로 동작이 복잡하고 비효율적이며 한번에 워드라인을 10~100개씩 듸워 스트레스 동작을 실시하는 경우에는 워드라인을 구동하기 위한 전위를 높혀줘야 한다. 그런데, 이처럼 워드라인을 구동하기 위해 고전위를 인가하게 되면 셀 트랜지스터 및 저장 캡에 커다란 손상을 발생시키게 된다. 이런 이유로 워드라인 구동 전위를 높게 할 수가 없는데 상기와 같은 저전위로 워드라인을 구동하게 되면 워드라인을 통한 Stress Test는 불가능하게 된다.
이상에서 설명한 바와 같이 종래의 Stress Test에 있어서는 칩내의 모든 셀에 Stress Test를 가하는데 많은 시간이 소요되고 스트레스 테스트 동작시 저장 캡의 전위차가 최대 Vcc/2로 작아 저장 캡에 발생되는 결함을 제거하기 위해 가해지는 스트레스 시간이 길어지며 저장 캡에 가해지는 전위차를 증가시키는데 일정한 한계에 직면하는 문제점이 있었다.
따라서 본 발명은 상기한 문제점을 해결하기 위해 창안된 것으로 워드라인을 구동시키지 않고 Cell Plate 단자로 전위를 인가·변화시켜 저장 캡에 스트레스를 가하므로써 칩의 Stress Test 시간을 줄이기 위한 반도체 메모리 소자의 Stress Test 장치 및 그 방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 일실시예에 따른 셀 스토리지의 스트레스 테스트를 위한 구조도.
도 2는 정상 동작시 디램 동작 상태를 설명하기 위한 메모리 셀 구조도.
도 3은 본 발명의 일실시예에 따른 셀 스토리지의 스트레스 테스트를 위한 상세 회로도.
도 4는 상기 도 3의 스트레스 신호 발생기로 링 오실레이터가 사용된 경우의 회로도.
도 5는 상기 도 3의 제1, 제2 스위치 제어 신호 발생기로 전원전위가 특정전위 이상이 고전위 일때의 감지 회로도.
도 6은 메모리 셀 어레이가 어드레스로 구별 가능한 블럭으로 구성된 경우 선택적인 동작이 가능한 스트레스 테스트 구조도.
*도면의 주요 부분에 대한 부호의 설명*
10:제1 스위치 소자11:제2 스위치 소자
21:플레이트 전압 발생기22:스트레스 신호 발생기
23:스트레스 인가용 패드30:제1, 제2 스위치 제어 신호 발생기
31:스트레스 테스트 신호용 패드M.C.A:메모리 셀 어레이
상기 목적 달성을 위한 본 발명의 Stress Test 장치 및 그 방법은 각 저장 캡의 일측에 접속되고 상호 연결되는 플레이트 단자와, 상기 플레이트 단자에 접속되는 제1 스위치 수단과, 상기 제1 스위치 수단에 접속되는 플레이트 전압 발생 수단과, 상기 플레이트 단자에 접속되는 제2 스위치 수단과, 상기 제2스위치 수단에 접속되는 스트레스 신호 발생 수단과, 상기 제1 스위치 수단 및 제2 스위치 수단에 접속되는 제1·제2 스위치 제어 신호 발생 수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 저장 캡의 스트레스 테스트를 위한 구조도로서, 각각의 셀 캡은 Cell Plate를 통하여 서로 연결되어 있으며, 상기 Cell Plate의 공통 접속점에는 제1 스위치 소자(10)와 제2 스위치 소자(11)가 각각 접속되어 있고, 상기 제1 스위치 소자(10)에는 플레이트 전압 발생기(21)가, 상기 제2 스위치 소자(11)에는 스트레스 신호 발생기(22)가 각각 접속되어 있다.
이에 대한 동작 관계를 개략적으로 설명하면 정상 동작시는 상기 제1 스위치 소자(10)가 턴-온되어 상기 Cell Plate 단자로 상기 플레이트 전압 발생기(21)에서 발생된 Vcc/2 전압이 인가되고 상기 제2 스위치 소자(11)는 턴-오프된다. Stress Test 동작시는 상기 제1 스위치 소자(10)는 턴-오프되며 상기 제2 스위치 소자(11)가 턴-온되어 상기 스트레스 신호 발생기(22)에서 발생된 스트레스 신호가 각각의 Cell Plate 단자로 동시에 인가되어 Stress Test 동작을 실시하게 된다.
이와 같이 본 발명의 셀 캡이 Cell Plate를 통하여 서로 연결되어 있으므로 셀 하나 하나를 일일이 액세스하는 과정을 거치지 않더라도 상기와 같이 서로 연결되어 있는 Cell Plate의 전위를 변화시키므로써 한꺼번에 많은 셀들에 동시에 스트레스를 가할 수 있다는 것이 기본적인 생각이다.
도 2는 정상 동작시 디램 동작 상태를 설명하기 위한 메모리 셀 구조도로서, 정상 동작시의 전위를 살펴보면 대기시에 비트 라인은 Vcc/2로 프리차지되어 있고, 저장 노드에는 Vcc 또는 Gnd 전위가 저장되어 있다., Cell Plate 단자에는 Vcc/2가 인가되어 있다.
상기 상태에서 워드라인이 턴-온되면 비트 라인과 저장 노드는 전하 분배에 의하여 Vcc/2+△V 또는 Vcc/2-△V의 전위로 되며 Cell Plate 단자는 여전히 Vcc/2 전위를 유지하게 된다. 계속해서 센스 앰프가 동작하게 되면 상기 비트 라인과 저장 노드는 Vcc 또는 Gnd로 증폭하게 되며 Cell Plate 단자는 여전히 Vcc/2 전위를 유지하게 된다. 따라서 상기와 같은 방법으로 저장 캡에 스트레스를 주는 종래 방식에 있어서는 저장 캡에 거리는 전위차는 Vcc를 높인다 하더라도 Vcc/2 밖에 안되며 그리고 모든 셀에 스트레스를 가하기 위해서는 상기와 같은 동작이 반복적으로 모든 셀에 대하여 수행되어야 한다.
도 3은 본 발명의 일실시예에 따른 저장 캡의 스트레스 테스트를 위한 상세 회로도로서, 정상 동작시 Vcc/2 전위를 상기 제1 스위치 소자(10)로 출력시키기 위한 플레이트 전압 발생기(21)와, 정상 동작시 상기 플레이트 전압 발생기(21)로부터 출력된 Vcc/2 전위를 Cell Plate 단자로 전달시키기 위한 제1 스위치 소자(10)와, Stress Test 동작시 스트레스 신호를 상기 제2 스위치 소자(11)로 발생시키기 위한 스트레스 신호 발생기(22)와, 스트레스 동작시 상기 스트레스 신호 발생기(22)로부터 발생된 스트레스 신호를 Cell Plate 단자로 전달시키기 위한 제2 스위치 소자(11)와, 정상 동작시 및 Stress Test 동작시 제1, 제2 스위치 제어 신호를 발생시켜 상기 제1 스위치 소자(10) 및 상기 제2 스위치 소자(11)를 제어하기 위한 제1, 제2 스위치 제어 신호 발생기(30)로 구성된다.
상기 플레이트 전압 발생기(21)는 전원전압 단자와 플레이트 전압 발생기(21) 출력단 사이에 접속되는 제2 저항(R2)과, 상기 플레이트 전압 발생기(21) 출력단과 접지저압 단자 사이에 접속되는 제3 저항(R3)으로 구성된다.
상기 제1 스위치 소자(10)는 게이트로 제1, 제2 스위치 제어 신호(Stress)가 인가되고 소스 단자가 상기 플레이트 전압 발생기(21) 출력단에 접속되고 드레인 단자가 Cell Plate 단자에 접속되는 제3 PMOS형 트랜지스터(MP3)와, 게이트가 상기 제1, 제2 스위치 제어 신호를 반전시키는 제1 인버터(IV1) 출력단에 접속되고 드레인 단자가 상기 플레이트 전압 발생기(21) 출력단에 접속되며 소스 단자가 Cell Plate 단자에 접속되는 제3 NMOS 트랜지스터(MN3)로 구성된다.
상기 제2 스위치 소자(11)는 게이트로 제1, 제2 스위치 제어 신호가 인가되고 드레인 단자가 상기 스트레스 신호 발생기(22) 출력단에 접속되며 소스 단자가 Cell Plate 단자에 접속되는 제2 NMOS형 트랜지스터(MN2)와, 게이트가 제1, 제2 스위치 제어 신호를 반전시키는 제1 인버터 출력단에 접속되고 소스단자가 상기 스트레스 신호 발생기(22) 출력단에 접속되며 드레인 단자가 Cell Plate 단자에 접속되는 제2 PMOS형 트랜지스터(MP2)로 구성된다.
상기 스트레스 신호 발생기(22)는 실리콘 웨이퍼상에 구성되며 외부에서 인가되는 신호를 받아들일 수 있는 스트레스 인가용 패드(23)나, 내붜에서 자체적으로 신호를 만들어 쓰는 링 오실레이터 등으로 구성된다.
상기 제1, 제2 스위치 제어 신호 발생기(30)는 스트레스 테스트 신호용 패드(31)와, 상기 스트레스 테스트 신호용 패드 출력단과 전원전압 단자 사이에 접속되는 제1 저항(R1)과, 게이트로 상기 스트레스 테스트 신호용 패드 출력신호가 인가되는 전원전압 단자와 제1, 제2 스위치 제어 신호 출력단 사이에 접속되는 제1 PMOS형 트랜지스터(MP1)와, 게이트로 상기 스트레스 테스트 신호용 패드 출력신호가 인가되고 상기 제1, 제2 스위치 제어 신호 발생기(30) 출력단과 접지전압 단자 사이에 접속되는 제1 NMOS형 트랜지스터(MN1)로 구성된다.
이하, 상기 구성에 따른 동작관계를 살펴보면 정상 동작시는 상기 제1, 제2 스위치 제어 신호 발생기(30)로부터 로우 신호가 출력되는 제1 스위치 소자(10)가 턴-온되고 제2 스위치 소자(11)가 턴-오프되어 Cell Plate 단자에는 Vcc/2의 전위가 전달된다.
Stress Test 동작시는 상기 제1, 제2 스위치 제어 신호 발생기(30)로부터 하이 신호가 출력되어 제1 스위치 소자(10)를 턴-오프시키고 제2 스위치 소자(11)를 턴-온시켜 상기 스트레스 신호 발생기(22)로부터 출력된 스트레스 신호가 Cell Plate 단자로 전달되어 Cell Plate상의 전위가 Vcc-Gnd-Vcc로 변하며 동일한 플레이트 단자와 연결된 모든 셀에 Stress Test 동작이 이루어진다.
도 4는 상기 도 3의 스트레스 신호 발생기(22)로 링 오실레이터가 사용된 경우의 회로도로서, 스트레스 신호를 발생시키는데 패드로 입력되는 외부 신호 대신 내부에서 자체적으로 만들어 쓰는 경우로 링 오실레이터를 사용한 경우이다. 그 구성을 보면 낸드 게이트(ND)의 출력신호를 일정시간 지연시켜 상기 낸드 게이트 일측 단자로 출력시키는 직렬접속된 제2, 제3, 제4 그리고 제5 인버터(IV2, IV3, IV4, IV5)와, 상기 제5 인버터 출력신호와 제1, 제2 스위치 제어 신호를 입력으로 하여 논리 연산된 값을 제6 인버터(IV6) 입력단 및 제2 인버터 입력단으로 출력시키기 위한 낸드 게이트와, 상기 낸드 게이트 출력신호를 반전시켜 제7 인버터(IV7) 입력단으로 출력시키기 위한 제6 인버터와, 상기 제6 인버터 출력신호를 반전시켜 스트레스 신호를 발생시키는 제7 인버터로 구성된다.
이하, 상기 구성으로 이루어진 링 오실레이터의 동작관계를 살펴보면 상기 낸드 게이트 일측 입력단으로 제1, 제2 스위치 제어 신호가 인가되면 일정 주기를 가지는 스트레스 신호가 출력되는 것이다.
도 5는 상기 도 3의 제1, 제2 스위치 제어 신호 발생기(30)로 전원전위가 특정전위 이상의 고전위 일때의 감지 회로도로서, 전원전압 단자와 제1 노드 사이에 접속되는 제4 저항(R4)과, 게이트가 상기 제1 노드(N1)에 접속되고 상기 제1 노드와 제5 NMOS형 트랜지스터(MN5) 드레인 단자 사이에 접속되는 제4 NMOS형 트랜지스터(MN4)와, 게이트가 상기 제4 NMOS형 트랜지스터 소스단자에 접속되고 상기 제4 NMOS형 트랜지스터 소스 단자와 제6 NMOS형 트랜지스터(MN6) 드레인 단자 사이에 접속되는 제5 MOS형 트랜지스터와, 게이트가 상기 제5 NMOS형 트랜지스터 소스 단자에 접속되고 상기 제5 NMOS형 트랜지스터 소스 단자와 접지전압 단자 사이에 접속되는 제6 NMOS형 트랜지스터와, 게이트가 상기 제1 노드에 접속되고 전원전압 단자와 제1, 제2 스위치 제어 신호 출력단 사이에 접속되는 제4 PMOS형 트랜지스터(MP4)와, 게이트가 상기 제1 노드에 접속되고, 제1, 제2 스위치 제어 신호 출력단과 접지전압 단자 사이에 접속된 제7 NMOS형 트랜지스터(MN7)로 구성된다.
이하, 상기 구성에 따른 동작을 살펴보면 상기 제4 PMOS형 트랜지스터와 상기 제7 NMOS형 트랜지스터의 싸이즈가 동일한 경우 상기 트랜지스터는 전원전압의 반정도의 전위에서 턴-온된다. 따라서 전원전위가 큰 경우 제4 PMOS형 트랜지스터가 턴-온되어 하이 신호가 출력되므로써 Stress Test 동작을 하게 되며 상기 전원전위가 작은 경우에는 상기 제7 NMOS형 트랜지스터가 턴-온되어 정상동작이 이루어지게 된다.
도 6은 메모리 셀 어레이가 어드레스로 구별 가능한 블럭으로 구성된 경우 선택적인 동작이 가능한 스트레스 테스트 구조도로서, 각각의 메모리 셀 어레이(M.C.A)를 어드레스 신호에 의해 구분하여 동작시키는 경우 특정 메모리 셀 어레이(M.C.A) 영역만을 선택적으로 동작시킬 수가 있다. 이때에는 메모리 셀 어레이(M.C.A)와 플레이트 전압 발생기(21) 및 메모리 셀 어레이(M.C.A)와 스트레스 신호 발생기(22) 사이에 접속되는 스위치 소자를 제어하는 제어 장치에 의해 특정 메모리 셀 어레이(M.C.A)만을 선택적으로 Stress Test하게 된다.
이상에서 설명한 바와 같이 본 발명에 따른 Stress Test 장치 및 그 방법을 반도체 메모리 소자에 구현하게 되면 저장 캡에 스트레스를 인가하는 동작이 간단해지고 Stress Test 시간이 단축되며 비용이 적게 들어 경제적이다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
Claims (7)
- 복수개의 메모리 셀 어레이를 포함하는 반도체 메모리 소자의 스트레스 테스트 장치에 있어서,각 저장 캡의 일측에 접속되고 상호 연결되는 플레이트 단자와,상기 플레이트 단자에 접속되는 제1 스위치 수단과,상기 제1 스위치 수단에 접속되는 플레이트 전압 발생 수단과,상기 플레이트 단자에 접속되는 제2 스위치 수단과,상기 제2 스위치 수단에 접속되는 스트레스 신호 발생 수단과,상기 제1 스위치 수단 및 제2 스위치 수단에 접속되는 제1·제2 스위치 제어 신호 발생 수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 스트레스 테스트 장치.
- 제1항에 있어서,상기 스트레스 신호 발생 수단은 출력단 전위가 일정 시간 지연되어 일측 단자에 입력되고 제어 신호가 타측 단자에 입력되는 논리 게이트를 포함하는 링 오실레이터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 스트레스 테스트 장치.
- 제2항에 있어서,출력단의 전위를 일정 시간 지연시키는 수단은 직렬접속된 복수개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 스트레스 테스트 장치.
- 제2항에 있어서,상기 논리 게이트 수단은 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 스트레스 테스트 장치.
- 복수개의 메모리 셀 어레이를 포함하는 반도에 메모리 소자의 스트레스 테스트 방법에 있어서,상기 스트레스 테스트 방법은 정상 동작시 Vcc/2를 셀 플레이트 단자에 인가시키고,스트레스 테스트 동작시 스트레스 테스트용 신호를 셀 플레이트 단자에 인가시키고,상기 정상·스트레스 테스트 동작을 제어하는 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 스트레스 테스트 방법.
- 제5항에 있어서,상기 스트레스 테스트용 신호 디램 칩의 외부와 연결되는 패드로 구현되고,상기 패드로 인가되는 신호는 제1 전위와 제2 전위를 주기적으로 변화시키는 신호가 인가되는 것을 특징으로 하는 반도체 메모리 소자의 스트레스 테스트 방법.
- 제6항에 있어서,상기 정상·스트레스 테스트 동작 제어 신호는 패드가 디램 칩의 외부에 연결되고,상기 패드에 특정 전위가 인가될 때 스트레스 테스트 동작을 수행하는 것을 특징으로 하는 반도체 메모리 소자의 스트레스 테스트 방법.
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