[go: up one dir, main page]

KR20070008438A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20070008438A
KR20070008438A KR1020060065308A KR20060065308A KR20070008438A KR 20070008438 A KR20070008438 A KR 20070008438A KR 1020060065308 A KR1020060065308 A KR 1020060065308A KR 20060065308 A KR20060065308 A KR 20060065308A KR 20070008438 A KR20070008438 A KR 20070008438A
Authority
KR
South Korea
Prior art keywords
conductive layer
layer
electrode pad
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020060065308A
Other languages
English (en)
Other versions
KR100767152B1 (ko
Inventor
다께시 유자와
마사또시 다가끼
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20070008438A publication Critical patent/KR20070008438A/ko
Application granted granted Critical
Publication of KR100767152B1 publication Critical patent/KR100767152B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13013—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

전극 패드 혹은 범프의 하방에 도전층을 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 데 있다. 본 발명의 반도체 장치는, 반도체층(10)과, 반도체층(10)의 상방에 형성되며, 제1 폭을 갖는 제1 도전층(14a)과, 제1 도전층(14a)에 접속되며, 제1 폭보다 작은 제2 폭을 갖는 제2 도전층(14b)과, 제1 도전층(14a) 및 제2 도전층(14b)의 상방에 형성된 층간 절연층(50, 60)과, 층간 절연층(50, 60)의 상방에 형성된 전극 패드(62)를 포함한다. 전극 패드(62)의 끝의 연직 하방으로부터 내측에 위치하는 소정의 영역(12)에, 제1 도전층(14a)과 제2 도전층(14b)이 접속되어 있는 접속부(30)가 형성되어 있고, 그 접속부(30)에는, 보강부(14c)가 형성되어 있다.
전극 패드, 범프, 도전층, 보강부, 층간 절연층

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 제1 실시예에 따른 반도체 장치를 설명하는 도면.
도 2는 제1 실시예에 따른 반도체 장치를 설명하는 도면.
도 3은 제2 실시예에 따른 반도체 장치를 설명하는 도면.
도 4는 제2 실시예에 따른 반도체 장치를 설명하는 도면.
도 5는 제3 실시예에 따른 반도체 장치를 설명하는 도면.
도 6은 제3 실시예에 따른 반도체 장치를 설명하는 도면.
도 7은 제4 실시예에 따른 반도체 장치를 설명하는 도면.
도 8은 제4 실시예에 따른 반도체 장치를 설명하는 도면.
도 9의 (A), (B)는 T자 형상 혹은 L자 형상의 굴곡 도전층의 예를 도시하는 도면.
도 10의 (A), (B)는 T자 형상 혹은 L자 형상의 굴곡 도전층의 예를 도시하는 도면.
도 11의 (A), (B)는 제2 및 제4 실시예의 변형예에 따른 반도체 장치를 설명하는 도면.
도 12는 변형예에 따른 반도체 장치를 설명하는 도면.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체층
12 : 영역
14 : T자 형상 혹은 L자 형상의 도전층
14a : 제1 도전층
14b : 제2 도전층
14c : 보강부
30 : 경계(접속부)
50 : 층간 절연층
52 : 배선층
60 : 층간 절연층
62 : 전극 패드
70 : 패시베이션층
72 : 개구
80 : 범프
본 발명은, 반도체 장치에 관한 것이다.
일반적으로, 패드나 범프의 하방에서는, 본딩 시의 스트레스나 범프의 잔류 응력에 의해, MIS 트랜지스터 등의 반도체 소자뿐만 아니라 배선 등의 도전층의 특 성이 손상되는 경우가 있다.
본 발명의 목적은, 전극 패드 혹은 범프의 하방에 도전층을 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 데 있다.
(1) 본 발명의 반도체 장치는,
반도체층과,
상기 반도체층의 상방에 형성되며, 제1 폭을 갖는 제1 도전층과,
상기 제1 도전층에 접속되며, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 도전층과,
상기 제1 도전층 및 상기 제2 도전층의 상방에 형성된 층간 절연층과,
상기 층간 절연층의 상방에 형성된 전극 패드를 포함하고,
상기 전극 패드의 끝의 연직 하방으로부터 내측에 위치하는 소정의 영역에, 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 형성되어 있고,
상기 접속부에는, 보강부가 형성되어 있다.
본 발명의 반도체 장치에서, 전극 패드를 형성함으로써, 전극 패드 하방의 영역에는 스트레스가 걸리기 쉬워 응력이 발생하기 쉽다. 이 때문에, 이 영역에 배치되는 접속부를 갖는 도전층은 크랙이 발생하기 쉽다. 따라서, 본 발명에 따른 반도체 장치에서는, 이 영역에 형성되는 도전층에 보강부를 형성함으로써, 상기 문제를 회피할 수 있다.
본 발명에서, 특정한 A층(이하, 「A층」이라고 함)의 상방에 형성된 특정한 B층(이하, 「B층」이라고 함)이라고 할 때, A층 위에 직접 B층이 형성된 경우와, A층 위에 다른 층을 개재하여 B층이 형성된 경우를 포함하는 의미이다.
(2) 본 발명의 반도체 장치는,
반도체층과,
상기 반도체층의 상방에 형성되며, 제1 폭을 갖는 제1 도전층과,
상기 제1 도전층에 접속되며, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 도전층과,
상기 제1 도전층 및 상기 제2 도전층의 상방에 형성된 층간 절연층과,
상기 층간 절연층의 상방에 형성된 전극 패드를 포함하고,
상기 전극 패드의 적어도 일부의 끝의 연직 하방으로부터 외측에 위치하는 소정의 영역에, 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 형성되어 있고,
상기 접속부에는, 보강부가 형성되어 있다.
본 발명의 반도체 장치에서, 전극 패드를 형성함으로써, 전극 패드의 적어도 일부의 끝의 연직 하방으로부터 외측에 위치하는 소정의 영역에는 스트레스가 걸리기 쉬워 응력이 발생하기 쉽다. 이 때문에, 이 영역에 배치되는 접속부를 갖는 도전층은 크랙이 발생하기 쉽다. 따라서, 본 발명에 따른 반도체 장치에서는, 이 영역에 형성되는 도전층에 보강부를 형성함으로써, 상기 문제를 회피할 수 있다.
(3) 본 발명의 반도체 장치에 있어서,
상기 전극 패드는, 짧은 변과 긴 변을 갖는 직사각형이며,
상기 전극 패드의 상기 짧은 변의 끝의 연직 하방으로부터 외측에 위치하는 소정의 영역에 형성된 상기 접속부에, 상기 보강부가 형성될 수 있다.
(4) 본 발명의 반도체 장치에 있어서,
상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고,
상기 소정의 영역은, 상기 끝의 연직 하방으로부터 외측을 향해, 상기 패시베이션층층의 막 두께에 상당하는 거리를 갖는 영역일 수 있다.
(5) 본 발명의 반도체 장치에 있어서,
상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고,
상기 소정의 영역은, 상기 끝의 연직 하방으로부터 외측을 향해, 1.0㎛ 내지 2.5㎛의 거리를 갖는 영역일 수 있다.
(6) 본 발명의 반도체 장치에 있어서,
상기 개구에 형성된 범프를 포함할 수 있다.
(7) 본 발명의 반도체 장치는,
반도체층과,
상기 반도체층의 상방에 형성되며, 제1 폭을 갖는 제1 도전층과,
상기 제1 도전층에 접속되며, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 도전층과,
상기 제1 도전층 및 상기 제2 도전층의 상방에 형성된 층간 절연층과,
상기 층간 절연층의 상방에 형성된 전극 패드와,
상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층과,
상기 개구에 형성된 범프를 포함하고,
상기 범프의 끝의 연직 하방으로부터 내측에 위치하는 소정의 영역에, 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 형성되어 있고,
상기 접속부에는, 보강부가 형성되어 있다.
본 발명의 반도체 장치에서, 범프를 형성함으로써, 범프 하방에는 스트레스가 걸리기 쉬워 응력이 발생하기 쉽다. 이 때문에, 이 영역에 배치되는 접속부를 갖는 도전층은 크랙이 발생하기 쉽다. 따라서, 본 발명에 따른 반도체 장치에서는, 이 영역에 형성되는 도전층에 보강부를 형성함으로써, 상기 문제를 회피할 수 있다.
(8) 본 발명의 반도체 장치는,
반도체층과,
상기 반도체층의 상방에 형성되며, 제1 폭을 갖는 제1 도전층과,
상기 제1 도전층에 접속되며, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 도전층과,
상기 제1 도전층 및 상기 제2 도전층의 상방에 형성된 층간 절연층과,
상기 층간 절연층의 상방에 형성된 전극 패드와,
상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층과,
상기 개구에 형성된 범프를 포함하고,
상기 범프의 적어도 일부의 끝의 연직 하방으로부터 내측 및 외측에 위치하는 소정의 영역에, 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 형성되어 있고, 상기 접속부에는, 보강부가 형성되어 있다.
본 발명의 반도체 장치에서, 범프를 형성함으로써, 범프의 적어도 일부의 끝의 연직 하방으로부터 내측 및 외측에 위치하는 소정의 영역에는 스트레스가 걸리기 쉬워 응력이 발생하기 쉽다. 그 때문에, 이 영역에 배치되는 도전층은 크랙이 발생하기 쉽다. 따라서, 본 발명에 따른 반도체 장치에서는, 이 영역에 형성되는 도전층에 보강부를 형성함으로써, 상기 문제를 회피할 수 있다.
(9) 본 발명의 반도체 장치에 있어서,
상기 범프는, 짧은 변과 긴 변을 갖는 직사각형이며,
상기 범프의 상기 짧은 변의 끝의 연직 하방으로부터 내측 및 외측에 위치하는 소정의 영역에 형성된 상기 접속부에, 상기 보강부가 형성될 수 있다.
(10) 본 발명의 반도체 장치에 있어서,
상기 소정의 영역은, 상기 끝의 연직 하방으로부터 외측을 향해 2.0㎛ 내지 3.0㎛의 거리를 갖고, 또한, 내측을 향해 2.0㎛ 내지 3.0㎛의 거리를 갖는 영역일 수 있다.
(11) 본 발명의 반도체 장치에 있어서,
상기 제1 도전층에 상기 제2 도전층이 접속되어 있는 형상은, T자 형상 혹은 L자 형상일 수 있다.
(12) 본 발명의 반도체 장치에 있어서,
상기 보강부는, 상기 제1 도전층 및 상기 제2 도전층으로부터 돌출되어 있는 제3 도전층으로 이루어질 수 있다.
(13) 본 발명의 반도체 장치에 있어서,
상기 제1 도전층, 상기 제2 도전층 및 상기 제3 도전층은 폴리실리콘층일 수 있다.
이하, 본 발명의 실시예의 일례에 대해, 도면을 참조하면서 설명한다.
1. 제1 실시예
도 1은 본 실시예에 따른 반도체 장치를 모식적으로 도시하는 단면도이며, 도 2는 본 실시예에 따른 반도체 장치에서, 전극 패드와 도전층의 관계를 모식적으로 도시하는 평면도이다. 또한, 도 1은 도 2의 X-X선을 따라 취한 단면도이다.
도 1에 도시한 바와 같이, 본 실시예에 따른 반도체 장치는, 반도체층(10)을 갖는다. 반도체층(10)으로서는, 단결정 실리콘 기판, 절연층 상에 형성된 반도체층(SOI : Silicon on Insulator)이며, 반도체층이 실리콘층, 게르마늄층 및 실리콘 게르마늄층인 기판 등을 이용할 수 있다.
반도체층(10) 위에는, 도전층(14)이 형성되어 있다. 도전층(14)은, 도 2에 도시한 바와 같이, 예를 들면 T자 형상의 배선이며, 구체적으로는, 제1 폭을 갖는 제1 도전층(14a)과, 제1 도전층(14a)에 접속되며 제1 폭보다 작은 제2 폭을 갖는 제2 도전층(14b)으로 구성되어 있다. 또한, 상기 제1 도전층(14a)과 상기 제2 도전층(14b)이 접속되어 있는 경계(「접속부」라고도 함)(30)에는, 보강부(14c)가 형성되어 있다. 도전층(14)으로서는, 폴리실리콘, 알루미늄, 알루미늄 합금 등을 이용할 수 있다. 도시하지 않지만, 반도체층(10)에는, MIS(Metal Insulator Semicondctor) 트랜지스터가 형성되어 있고, 도전층(14)은, MIS 트랜지스터에 전기적으로 접속되어 있어도 된다.
도전층(14)의 상방에는, 도전층(14)을 피복하도록 형성된 층간 절연층(50)과, 층간 절연층(60)이 순차적으로 형성되어 있다. 층간 절연층(50) 및 층간 절연층(60)은, 공지의 일반적인 재료를 이용할 수 있다. 층간 절연층(50) 위에는, 소정의 패턴을 갖는 배선층(52)이 형성되어 있다.
층간 절연층(60) 위에는, 전극 패드(62)가 형성되어 있다. 전극 패드(62)는, 배선층(52)과 컨택트층(64)에 의해 전기적으로 접속되어 있을 수 있다. 전극 패드(62)는, 알루미늄 또는 구리 등의 금속으로 형성되어 있을 수 있다.
본 실시예에 따른 반도체 장치는, 또한, 도 1에 도시한 바와 같이, 패시베이션층(70)을 갖는다. 패시베이션층(70)에는, 전극 패드(62)의 적어도 일부를 노출시키는 개구(72)가 형성되어 이루어진다. 개구(72)는, 도 1 및 도 2에 도시한 바와 같이, 전극 패드(62)의 중앙 영역만을 노출시키도록 형성되어 있어도 된다. 즉, 패시베이션층(70)은, 전극 패드(62)의 주연부를 피복하도록 형성되어 있을 수 있다. 패시베이션층은, 예를 들면, SiO2, SiN, 폴리이미드 수지 등으로 형성되어 있을 수 있다. 또한, 본 실시예에 따른 반도체 장치에서는, 전극 패드라고 할 때, 개구(72)가 형성된 영역을 포함하며, 배선부와 비교하여 폭이 넓은 영역을 말한다.
본 실시예에 따른 반도체 장치에서는, 적어도 개구(72)에는, 범프(80)가 형성되어 있다. 즉, 전극 패드(62)의 노출면 위에, 범프(80)가 형성되어 있다. 본 실시예에 따른 반도체 장치에서는, 범프(80)는, 패시베이션층(70) 위에 이르도록 형성되어 있는 경우를 도시한다. 범프(80)는, 1층 또는 복수층으로 형성되며, 금, 니켈 또는 구리 등의 금속으로 형성되어 있을 수 있다. 또한, 범프(80)의 외형은 특별히 한정되는 것은 아니지만, 사각형(정사각형 및 직사각형을 포함함), 혹은 원형을 이루고 있어도 된다. 또한, 범프(80)의 외형은, 전극 패드(62)보다 작아도 된다. 이때, 범프(80)는, 전극 패드(62)와 오버랩하는 영역 내에만 형성되어 있어도 된다.
또한, 도시하지 않지만, 범프(80)의 최하층에는, 배리어층이 형성되어 있어도 된다. 배리어층은, 전극 패드(62)와 범프(80)의 양자의 확산 방지를 도모하기 위한 것이다. 배리어층은, 1층 또는 복수층으로 형성할 수 있다. 배리어층을 스퍼터링에 의해 형성해도 된다. 또한, 배리어층은, 전극 패드(62) 및 범프(80)의 밀착성을 높이는 기능을 더 갖고 있어도 된다. 배리어층은, 티탄 텅스텐(TiW)층을 갖고 있어도 된다. 배리어층이 복수층으로 구성되는 경우, 배리어층의 최표면은, 범프(80)를 석출시키는 전기 도금 급전용의 금속층(예를 들면 Au층)이어도 된다.
다음으로, 영역(12)에 대해, 설명한다.
영역(12)은, 전극 패드(62)의 끝의 연직 하방으로부터 내측에 위치하는 소정 범위의 영역이다. 상술한 T자 형상의 도전층(14)의 접속부(30)가, 이 영역(12) 내에 형성되어 있는 경우, 이 접속부(30)에는, 보강부(14c)가 형성되어 있다.
T자 형상의 도전층(14)은, 예를 들면, 도 9의 (A)에 도시한 바와 같이, X 방향으로 연장되는 제1 도전층(14a)과, 그 제1 도전층(14a)의 도중으로부터 Y 방향으로 분기되는 제2 도전층(14b)과, 제2 도전층(14b)의 기단부에 형성된 보강부(14c)를 갖는다. 보강부(14c)는, 제1 도전층(14a) 및 제2 도전층(14b)으로부터 돌출되는 도전층으로 형성되어 있다. T자 형상의 도전층(14)에서는, 분기되는 제2 도전층(14b)이 제1 도전층(14a)보다 폭이 작은 경우에, 제1 도전층(14a)과 제2 도전층(14b)의 경계 부근에서, 실장 시의 기계적 및 열적 스트레스에 의해, 크랙 등의 불량이 발생하기 쉽지만, 보강부(14c)를 가짐으로써, 이러한 불량이 발생하기 어렵다. 또한, T자 형상의 굴곡 도전층(14)은, 도 10의 (A)에 도시한 바와 같이, 보강부(14c)의 평면 형상이 계단 형상이어도 된다. 보강부(14c)는, 상술한 예에 한정되지 않으며, 도전층의 보강 효과를 달성할 수 있으면, 어떠한 형상도 취할 수 있다.
도전층(14)이 L자 형상인 경우, 이 도전층(14)은, 도 9의 (B)에 도시한 바와 같이, X 방향으로 연장되는 제1 도전층(14a)과, 그 제1 도전층(14a)의 단부로부터 Y 방향으로 연장되는 제2 도전층(14b)과, 제2 도전층(14b)의 기단부에 형성된 보강부(14c)를 갖는다. 보강부(14c)는, 제1 도전층(14a) 및 제2 도전층(14b)으로부터 돌출되는 도전층으로 형성되어 있다. L자 형상의 굴곡 도전층에서는, 제2 도전층(14b)이 제1 도전층(14a)보다 폭이 작은 경우에, 제1 도전층(14a)과 제2 도전 층(14b)의 경계 부근에서, 실장 시의 기계적 및 열적 스트레스에 의해, 크랙 등의 불량이 발생하기 쉽지만, 보강부(14c)를 가짐으로써, 이러한 불량이 발생하지 않는다. 또한, L자 형상의 굴곡 도전층(14)은, 도 10의 (B)에 도시한 바와 같이, 보강부(14c)의 형상이 계단 형상이어도 된다. 보강부(14c)는, 상술한 예에 한정되지 않으며, 보강 효과를 달성할 수 있으면, 어떠한 형상도 취할 수 있다.
영역(12)의 범위는, 전극 패드(62)의 끝의 연직 하방으로부터 내측의 영역으로 할 수 있다. 이와 같이 영역(12)의 범위를, 규정한 이유는, 이하와 같다.
먼저, 전극 패드(62)가 형성됨으로써, 전극 패드(62)의 끝이 위치하는 층간 절연층(60)에 응력이 발생하게 된다. 그 후, 전극 패드(62) 위에 범프(80)가 형성됨으로써, 범프(80)의 내부 응력에 의한 계속적인 응력이 더 가해진다. 이들 응력의 영향을 받아, 층간 절연층(50, 60)에서는, 이들 응력이 발생하고 있는 위치(전극 패드(62)의 끝)로부터 크랙이 발생하는 경우가 있다. 이러한 크랙은, 최하층의 층간 절연층에까지 도달하게 되는 경우가 있다. 예를 들면, 그 영역에 도전층이 형성되어 있는 경우, 이 도전층에 크랙 등의 불량이 발생하게 되는 경우가 있다.
영역(12)의 범위는, 제1층째에 한정되지 않고, 예를 들면, 제2층째 이후에 형성된 도전층에도 적용할 수 있다.
이상과 같이, 본 실시예의 반도체 장치에 따르면, 영역(12)에서의 도전층으로서, 기계적 강도가 확보된 T자 형상 혹은 L자 형상의 굴곡 도전층을 형성할 수 있어, 배선 패턴의 설계 자유도를 높일 수 있다.
2. 제2 실시예
도 3은 본 실시예에 따른 반도체 장치를 모식적으로 도시하는 단면도이며, 도 4는 본 실시예에 따른 반도체 장치에서, 전극 패드와 도전층의 관계를 모식적으로 도시하는 평면도이다. 또한, 도 3은 도 4의 X-X선을 따라 취한 단면도이다.
제2 실시예는, 영역(12)의 위치가 제1 실시예와 상위한다. 제1 실시예에 따른 반도체 장치의 부재와 실질적으로 동일한 부재에는 동일 부호를 붙이고, 그 상세한 설명을 생략한다.
도 3에 도시한 바와 같이, 본 실시예에 따른 반도체 장치는, 반도체층(10)을 갖는다. 반도체층(10) 위에는, 도전층(14)이 형성되어 있다. 도전층(14)은, 도 4에 도시한 바와 같이, 예를 들면 T자 형상의 배선이며, 구체적으로는, 제1 폭을 갖는 제1 도전층(14a)과, 제1 도전층(14a)에 접속되며 제1 폭보다 작은 제2 폭을 갖는 제2 도전층(14b)으로 구성되어 있다. 또한, 상기 제1 도전층(14a)과 상기 제2 도전층(14b)이 접속되어 있는 경계(「접속부」라고도 함)(30)에는, 보강부(14c)가 형성되어 있다. 도전층(14)으로서는, 폴리실리콘, 알루미늄, 알루미늄 합금 등을 이용할 수 있다. 도시하지 않지만, 반도체층(10)에는, MIS(Metal Insulator Semiconductor) 트랜지스터가 형성되어 있고, 도전층(14)은, MIS 트랜지스터에 전기적으로 접속되어 있어도 된다.
도전층(14)의 상방에는, 도전층(14)을 피복하도록 형성된 층간 절연층(50)과, 층간 절연층(60)이 순차적으로 형성되어 있다. 층간 절연층(50) 및 층간 절연층(60)은, 공지의 일반적인 재료를 이용할 수 있다. 층간 절연층(50) 위에는, 소정의 패턴을 갖는 배선층(52)이 형성되어 있다. 층간 절연층(60) 위에는, 전극 패 드(62)가 형성되어 있다. 전극 패드(62)는, 배선층(52)과 컨택트층(64)에 의해 전기적으로 접속되어 있을 수 있다.
본 실시예에 따른 반도체 장치는, 또한, 도 3에 도시한 바와 같이, 패시베이션층(70)을 갖는다. 패시베이션층(70)에는, 전극 패드(62)의 적어도 일부를 노출시키는 개구(72)가 형성되어 이루어진다.
본 실시예에 따른 반도체 장치에서는, 적어도 개구(72)에는, 범프(80)가 형성되어 있다. 즉, 전극 패드(62)의 노출면 위에, 범프(80)가 형성되어 있다. 범프(80)는, 패시베이션층(70) 위에 이르도록 형성되어 있다.
다음으로, 영역(12)에 대해, 설명한다.
영역(12)은, 전극 패드(62)의 끝의 연직 하방으로부터 외측에 위치하는 소정 범위의 영역이다.
상술한 T자 형상의 도전층(14)의 접속부(30)가, 이 영역(12)에 형성되어 있는 경우, 이 접속부(30)에는, 보강부(14c)가 형성되어 있다.
도전층(14)으로서는, 제1 실시예에서 설명한 것과 마찬가지의 T자 형상 또는 L자 형상의 형상을 가질 수 있다. 이들 도전층(14)은 보강부(14c)를 가짐으로써, 제1 도전층(14a)과 제2 도전층(14b)의 경계 부근에서 발생하기 쉬운, 실장 시의 기계적 및 열적 스트레스에 의한 크랙 등의 불량이 발생하기 어려워진다.
영역(12)의 범위는, 전극 패드(62)의 끝의 연직 하방으로부터 외측(개구(72)와 반대측)을 향하여, 패시베이션층(70)의 막 두께에 상당하는 거리를 갖는 범위로 할 수 있다. 예를 들면, 전극 패드(62)의 끝으로부터 외측을 향해, 1.0㎛ 내지 2.5㎛의 거리를 갖는 범위로 할 수 있다. 이와 같이 영역(12)의 범위를, 규정한 이유는, 이하와 같다.
먼저, 전극 패드(62)가 형성됨으로써, 전극 패드(62)의 끝이 위치하는 층간 절연층(60)에 응력이 발생하게 된다. 그 후, 전극 패드(62) 위에 범프(80)가 형성됨으로써, 범프(80)의 내부 응력에 의한 계속적인 응력이 더 가해진다. 이들 응력의 영향을 받아, 층간 절연층(50, 60)에서는, 이들 응력이 발생하고 있는 위치(전극 패드(62)의 끝)로부터 크랙이 발생하는 경우가 있다. 이러한 크랙은, 최하층의 층간 절연층에까지 도달하게 되는 경우가 있다. 예를 들면, 그 영역에 도전층이 형성되어 있는 경우, 이 도전층에 크랙 등의 불량이 발생하게 되는 경우가 있다.
또한, 패시베이션층(70)은, 상면의 높이가 균일한 면 상에 형성되는 것은 아니며, 전극 패드(62)의 형상에 따라 단차가 발생하게 된다. 그 단차가 있는 영역에서는, 예를 들면, COF(Chip On Film) 실장을 할 때에, 필름에 형성된 접속선(리드선)을 통하여 범프(80)와 접속할 때에 그 접촉·접합에 의한 스트레스가 집중되기 쉬워, 이것도 층간 절연층(50, 60)에 크랙이 발생하는 하나의 원인으로 될 수 있다. 그리고, 이 단차는, 전극 패드(62)의 끝으로부터 외측을 향해, 거의 패시베이션층(70)의 막 두께에 상당하는 거리를 갖는 위치에 발생하기 쉽다. 상기의 문제를 고려하여, 영역(12)의 범위를 규정할 수 있다.
영역(12)의 범위는, 제1층째에 한정되지 않고, 예를 들면, 제2층째 이후에 형성된 도전층에도 적용할 수 있다. 또한, 영역(12)은, 전극 패드(62)의 적어도 일부의 끝의 연직 하방으로부터 외측에 위치하는 소정 범위의 영역이어도 된다.
이상과 같이, 본 실시예의 반도체 장치에 따르면, 영역(12)에서의 도전층으로서, 기계적 강도가 확보된 T자 형상 혹은 L자 형상의 굴곡 도전층을 형성할 수 있어, 배선 패턴의 설계 자유도를 높일 수 있다.
3. 제3 실시예
도 5는 본 실시예에 따른 반도체 장치를 모식적으로 도시하는 단면도이며, 도 6은 본 실시예에 따른 반도체 장치에서, 범프와 도전층의 관계를 모식적으로 도시하는 평면도이다. 또한, 도 5는 도 6의 X-X선을 따라 취한 단면도이다.
제3 실시예는, 영역(12)의 위치가 제1, 제2 실시예와 상위한다. 제1 실시예에 따른 반도체 장치의 부재와 실질적으로 동일한 부재에는 동일 부호를 붙이고, 그 상세한 설명을 생략한다.
도 5에 도시한 바와 같이, 본 실시예에 따른 반도체 장치는, 반도체층(10)을 갖는다. 반도체층(10) 위에는, 도전층(14)이 형성되어 있다. 도전층(14)은, 도 6에 도시한 바와 같이, 예를 들면 T자 형상의 배선이며, 구체적으로는, 제1 폭을 갖는 제1 도전층(14a)과, 제1 도전층(14a)에 접속되며 제1 폭보다 작은 제2 폭을 갖는 제2 도전층(14b)으로 구성되어 있다. 또한, 상기 제1 도전층(14a)과 상기 제2 도전층(14b)이 접속되어 있는 경계(「접속부」라고도 함)(30)에는, 보강부(14c)가 형성되어 있다. 도전층(14)으로서는, 폴리실리콘, 알루미늄, 알루미늄 합금 등을 이용할 수 있다. 도시하지 않지만, 반도체층(10)에는, MIS(Metal Insulator Semiconductor) 트랜지스터가 형성되어 있고, 도전층(14)은, MIS 트랜지스터에 전기적으로 접속되어 있어도 된다.
도전층(14)의 상방에는, 도전층(14)을 피복하도록 형성된 층간 절연층(50)과, 층간 절연층(60)이 순차적으로 형성되어 있다. 층간 절연층(50) 및 층간 절연층(60)은, 공지의 일반적인 재료를 이용할 수 있다. 층간 절연층(50) 위에는, 소정의 패턴을 갖는 배선층(52)이 형성되어 있다. 층간 절연층(60) 위에는, 전극 패드(62)가 형성되어 있다. 전극 패드(62)는, 배선층(52)과 컨택트층(64)에 의해 전기적으로 접속되어 있을 수 있다.
본 실시예에 따른 반도체 장치는, 또한, 도 5에 도시한 바와 같이, 패시베이션층(70)을 갖는다. 패시베이션층(70)에는, 전극 패드(62)의 적어도 일부를 노출시키는 개구(72)가 형성되어 이루어진다.
본 실시예에 따른 반도체 장치에서는, 적어도 개구(72)에는, 범프(80)가 형성되어 있다. 즉, 전극 패드(62)의 노출면 위에, 범프(80)가 형성되어 있다. 본 실시예에 따른 반도체 장치에서는, 범프(80)는, 패시베이션층(70) 상에 이르도록 형성되어 있는 경우를 도시한다.
다음으로, 영역(12)에 대해, 설명한다.
영역(12)은, 범프(80)의 끝의 연직 하방으로부터 내측에 위치하는 범위의 영역이다.
상술한 T자 형상의 도전층(14)의 접속부(30)가, 이 영역(12)에 형성되어 있는 경우, 이 접속부(30)에는, 보강부(14c)가 형성되어 있다.
도전층(14)으로서는, 제1 실시예에서 설명한 것과 마찬가지의 T자 형상 또는 L자 형상의 형상을 가질 수 있다. 이들 도전층(14)은 보강부(14c)를 가짐으로써, 제1 도전층(14a)과 제2 도전층(14b)의 경계 부근에서 발생하기 쉬운, 실장 시의 기계적 및 열적 스트레스에 의한 크랙 등의 불량이 발생하기 어려워진다.
영역(12)의 범위는, 범프(80)의 끝의 연직 하방으로부터 내측의 영역으로 할 수 있다. 이와 같이 영역(12)의 범위를, 규정한 이유는, 이하와 같다.
먼저, 전극 패드(62)가 형성됨으로써, 전극 패드(62)의 끝이 위치하는 층간 절연층(60)에 응력이 발생하게 된다. 그 후, 도 5에 도시한 바와 같이, 전극 패드(62) 위에 범프(80)가 형성됨으로써, 범프(80)의 내부 응력에 의한 계속적인 응력이 더 가해진다. 이들 응력의 영향을 받아, 층간 절연층(50, 60)에서는, 이들 응력이 발생하고 있는 위치(전극 패드(62)의 끝)로부터 크랙이 발생하는 경우가 있다. 이러한 크랙은, 최하층의 층간 절연층에까지 도달하게 되는 경우가 있다. 예를 들면, 그 영역에 도전층이 형성되어 있는 경우, 이 도전층에 크랙 등의 불량이 발생하게 되는 경우가 있다.
영역(12)의 범위는, 제1층째에 한정되지 않고, 예를 들면, 제2층째 이후에 형성된 도전층에도 적용할 수 있다. 또한, 영역(12)은, 전극 패드(62)의 적어도 일부의 끝의 연직 하방으로부터 외측에 위치하는 소정 범위의 영역이어도 된다.
이상과 같이, 본 실시예의 반도체 장치에 따르면, 영역(12)에서의 도전층으로서, 기계적 강도가 확보된 T자 형상 혹은 L자 형상의 굴곡 도전층을 형성할 수 있어, 배선 패턴의 설계 자유도를 높일 수 있다.
4. 제4 실시예
도 7은 본 실시예에 따른 반도체 장치를 모식적으로 도시하는 단면도이며, 도 8은 본 실시예에 따른 반도체 장치에서, 범프와 도전층의 관계를 모식적으로 도시하는 평면도이다. 또한, 도 7은 도 8의 X-X선을 따라 취한 단면도이다.
제4 실시예는, 영역(12)의 위치가 제1 내지 제3 실시예와 상위한다. 제1 실시예에 따른 반도체 장치의 부재와 실질적으로 동일한 부재에는 동일 부호를 붙이고, 그 상세한 설명을 생략한다.
도 7에 도시한 바와 같이, 본 실시예에 따른 반도체 장치는, 반도체층(10)을 갖는다. 반도체층(10) 위에는, 도전층(14)이 형성되어 있다. 도전층(14)은, 도 8에 도시한 바와 같이, 예를 들면 T자 형상의 배선이며, 구체적으로는, 제1 폭을 갖는 제1 도전층(14a)과, 제1 도전층(14a)에 접속되며 제1 폭보다 작은 제2 폭을 갖는 제2 도전층(14b)으로 구성되어 있다. 또한, 상기 제1 도전층(14a)과 상기 제2 도전층(14b)이 접속되어 있는 경계(접속부라고도 함)(30)에는, 보강부(14c)가 형성되어 있다. 도전층(14)으로서는, 폴리실리콘, 알루미늄, 알루미늄 합금 등을 이용할 수 있다. 도시하지 않지만, 반도체층(10)에는, MIS(Metal Insulator Semiconductor) 트랜지스터가 형성되어 있고, 도전층(14)은, MIS 트랜지스터에 전기적으로 접속되어 있어도 된다.
도전층(14)의 상방에는, 도전층(14)을 피복하도록 형성된 층간 절연층(50)과, 층간 절연층(60)이 순차적으로 형성되어 있다. 층간 절연층(50) 및 층간 절연층(60)은, 공지의 일반적인 재료를 이용할 수 있다. 층간 절연층(50) 위에는, 소정의 패턴을 갖는 배선층(52)이 형성되어 있다. 층간 절연층(60) 위에는, 전극 패드(62)가 형성되어 있다. 전극 패드(62)는, 배선층(52)과 컨택트층(64)에 의해 전 기적으로 접속되어 있을 수 있다.
본 실시예에 따른 반도체 장치는, 또한, 도 7에 도시한 바와 같이, 패시베이션층(70)을 갖는다. 패시베이션층(70)에는, 전극 패드(62)의 적어도 일부를 노출시키는 개구(72)가 형성되어 이루어진다.
본 실시예에 따른 반도체 장치에서는, 적어도 개구(72)에는, 범프(80)가 형성되어 있다. 즉, 전극 패드(62)의 노출면 위에, 범프(80)가 형성되어 있다. 본 실시예에 따른 반도체 장치에서는, 범프(80)는, 패시베이션층(70) 위에 이르도록 형성되어 있는 경우를 도시한다.
다음으로, 영역(12)에 대해, 설명한다.
영역(12)은, 범프(80)의 끝의 연직 하방으로부터 내측 및 외측에 위치하는 소정 범위의 영역이다.
상술한 T자 형상의 도전층(14)의 접속부(30)가, 이 영역(12)에 형성되어 있는 경우, 이 접속부(30)에는, 보강부(14c)가 형성되어 있다.
도전층(14)으로서는, 제1 실시예에서 설명한 것과 마찬가지의 T자 형상 또는 L자 형상의 형상을 가질 수 있다. 이들 도전층(14)은 보강부(14c)를 가짐으로써, 제1 도전층(14a)과 제2 도전층(14b)의 경계 부근에서 발생하기 쉬운, 실장 시의 기계적 및 열적 스트레스에 의한 크랙 등의 불량이 발생하기 어려워진다.
영역(12)의 범위는, 범프(80)의 끝의 연직 하방으로부터 외측(개구(72)와 반대측)을 향해, 2.0㎛ 내지 3.0㎛, 및 내측(개구(72)의 측)을 향해, 2.0㎛ 내지 3.0㎛의 거리를 갖는 범위로 할 수 있다. 이와 같이 영역(12)의 범위를 규정한 이유 는, 이하와 같다.
범프(80)가 형성되는 과정에서, 범프(80)의 끝 근방에서는, 응력이 발생하게 된다. 그리고, 범프(80)가 형성된 후에는, 범프(80)의 내부 응력에 의한 계속적인 응력이 범프단(80)의 근방에 걸리게 된다. 이들 응력의 영향을 받아, 층간 절연층(50, 60)에서는, 이들 응력이 발생하고 있는 위치로부터 크랙이 발생하는 경우가 있다. 이러한 크랙은, 최하층의 층간 절연층에까지 도달하게 되는 경우가 있어, 그 영역에 형성되어 있는 도전층에 크랙 등의 불량을 발생시키게 되는 경우가 있다.
영역(12)의 범위는, 제1층째에 한정되지 않고, 예를 들면, 제2층째 이후에 형성된 도전층에도 적용할 수 있다. 또한, 영역(12)은, 전극 패드(62)의 적어도 일부의 끝의 연직 하방으로부터 외측에 위치하는 소정 범위의 영역이어도 된다.
이상과 같이, 본 실시예의 반도체 장치에 따르면, 영역(12)에서의 도전층으로서, 기계적 강도가 확보된 T자 형상 혹은 L자 형상의 도전층을 형성할 수 있어, 배선 패턴의 설계 자유도를 높일 수 있다.
5. 변형예
다음으로, 제2 실시예 및 제4 실시예에 따른 반도체 장치의 변형예에 대해, 도 11의 (A), (B)를 참조하면서 설명한다. 본 변형예는, 전극 패드(62) 및 범프(80)의 형상이 직사각형인 점이 특징이며, 도 11의 (A), (B)는, 범프(80), 전극 패드(62) 및 영역(12)의 위치 관계를 모식적으로 도시하는 평면도이다. 또한, 이하의 설명에서는, 제2 실시예 및 제4 실시예에 따른 반도체 장치와 다른 점에 대해 서만 설명한다.
본 변형예에 따른 반도체 장치에서는, 도 3 및 도 7에 참조되는 바와 같이, 전극 패드(62) 위의 개구(72)에, 범프(80)가 형성되어 있다. 본 변형예에서는, 전극 패드(62)는, 직사각형의 형상을 갖는다. 그리고, 전극 패드(62)의 상면에 일부에 개구(72)가 형성되고, 개구(72)에는, 범프(80)가 형성되어 있다. 범프(80)는, 전극 패드(62)보다 작은 평면 형상을 갖고, 도 11의 (A), (B)에 도시한 바와 같이, 평면적으로 보았을 때에, 전극 패드(62)의 내측에 형성되어 있는 것이 바람직하다.
제1 변형예는, 제2 실시예에 따른 변형예이다. 이 변형예에서는, 도 11의 (A)에 도시한 바와 같이, 영역(12)은, 전극 패드(62)의 짧은 변의 끝의 연직 하방으로부터 외측에 위치하는 영역에 형성되어 있다. 이 양태에 따르면, 예를 들면, TAB 기술에 의해 실장할 때에, 폴리이미드 수지 등으로 이루어지는 필름에 형성된 접속선(리드선)의 연신 방향이 전극 패드(62)의 긴 변을 따른 방향일 때에, 이하와 같은 이점이 있다. 즉, 이 경우, 전극 패드(62)는, 접속선의 연신 방향으로 인장된 상태로 되어, 특히 전극 패드(62)의 짧은 변측에 스트레스가 걸리게 된다. 그 때문에, 특히 전극 패드(62)의 짧은 변의 끝에서, 층간 절연층(50, 60)에 크랙이 발생한다고 하는 문제가 일어나기 쉬워진다. 본 변형예에서는, 영역(12)을 전극 패드(62)의 짧은 변측에 형성함으로써, 신뢰성의 저하를 초래하는 장소에, 반도체 소자가 형성되는 것을 확실하게 금지할 수 있다.
제2 변형예는, 제4 실시예에 관한 변형예이다. 이 변형예에서는, 도 11의 (B)에 도시한 바와 같이, 영역(12)은, 범프(80)의 짧은 변의 끝의 연직 하방으로부 터 내측 및 외측에 위치하는 영역에 형성되어 있다.
특히, 도 12에 도시한 바와 같이, 미세화가 도모된 반도체 칩(200)에서는, 개구(72) 및 범프(80)의 평면 형상을 직사각형으로 하여, 수많은 개구(72)를 형성하는 구조가 요구되는 경우가 있다. 본 변형예에서는, 이와 같이 직사각형의 전극 패드(62)(범프(80))를 갖는 반도체 장치에서도, 적절한 영역에 영역(12)을 형성함으로써, 미세화 및 신뢰성의 향상이 도모된 반도체 장치를 제공할 수 있다.
또한, 상술한 실시예에서는, 2층의 층간 절연층(50, 60)으로 구성되고, 그 사이에 1층의 배선층(52)이 형성되어 있는 경우를 도시하였지만, 이에 한정되지 않고, 3층 이상의 층간 절연층이 적층되며, 그 층간 절연층의 층 수에 따른 배선층이 복수층에 걸쳐 형성된 구조를 갖고 있어도 된다.
본 발명은, 상술한 실시예에 한정되는 것이 아니라, 다양한 변형이 가능하다. 예를 들면, 본 발명은, 실시예에서 설명한 구성과 실질적으로 동일한 구성(예를 들면, 기능, 방법 및 결과가 동일한 구성, 혹은 목적 및 결과가 동일한 구성)을 포함한다. 또한, 본 발명은, 실시예에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한, 본 발명은, 실시예에서 설명한 구성과 동일한 작용 효과를 발휘하는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한, 본 발명은, 실시예에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
본 발명에 따르면, 전극 패드 혹은 범프의 하방에 도전층을 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.

Claims (13)

  1. 반도체층과,
    상기 반도체층의 상방에 형성되며, 제1 폭을 갖는 제1 도전층과,
    상기 제1 도전층에 접속되며, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 도전층과,
    상기 제1 도전층 및 상기 제2 도전층의 상방에 형성된 층간 절연층과,
    상기 층간 절연층의 상방에 형성된 전극 패드를 포함하고,
    상기 전극 패드의 끝의 연직 하방으로부터 내측에 위치하는 소정의 영역에, 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 형성되어 있고,
    상기 접속부에는, 보강부가 형성되어 있는 반도체 장치.
  2. 반도체층과,
    상기 반도체층의 상방에 형성되며, 제1 폭을 갖는 제1 도전층과,
    상기 제1 도전층에 접속되며, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 도전층과,
    상기 제1 도전층 및 상기 제2 도전층의 상방에 형성된 층간 절연층과,
    상기 층간 절연층의 상방에 형성된 전극 패드를 포함하고,
    상기 전극 패드의 적어도 일부의 끝의 연직 하방으로부터 외측에 위치하는 소정의 영역에, 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 형 성되어 있고,
    상기 접속부에는, 보강부가 형성되어 있는 반도체 장치.
  3. 제2항에 있어서,
    상기 전극 패드는, 짧은 변과 긴 변을 갖는 직사각형이며,
    상기 전극 패드의 상기 짧은 변의 끝의 연직 하방으로부터 외측에 위치하는 소정의 영역에 형성된 상기 접속부에, 상기 보강부가 형성되어 있는 반도체 장치.
  4. 제2항에 있어서,
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고,
    상기 소정의 영역은, 상기 끝의 연직 하방으로부터 외측을 향해, 상기 패시베이션층의 막 두께에 상당하는 거리를 갖는 영역인 반도체 장치.
  5. 제2항에 있어서,
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고,
    상기 소정의 영역은, 상기 끝의 연직 하방으로부터 외측을 향해, 1.0㎛ 내지 2.5㎛의 거리를 갖는 영역인 반도체 장치.
  6. 제4항에 있어서,
    상기 개구에 형성된 범프를 포함하는 반도체 장치.
  7. 반도체층과,
    상기 반도체층의 상방에 형성되며, 제1 폭을 갖는 제1 도전층과,
    상기 제1 도전층에 접속되며, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 도전층과,
    상기 제1 도전층 및 상기 제2 도전층의 상방에 형성된 층간 절연층과,
    상기 층간 절연층의 상방에 형성된 전극 패드와,
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층과,
    상기 개구에 형성된 범프를 포함하고,
    상기 범프의 끝의 연직 하방으로부터 내측에 위치하는 소정의 영역에, 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 형성되어 있고,
    상기 접속부에는, 보강부가 형성되어 있는 반도체 장치.
  8. 반도체층과,
    상기 반도체층의 상방에 형성되며, 제1 폭을 갖는 제1 도전층과,
    상기 제1 도전층에 접속되며, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 도전층과,
    상기 제1 도전층 및 상기 제2 도전층의 상방에 형성된 층간 절연층과,
    상기 층간 절연층의 상방에 형성된 전극 패드와,
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층과,
    상기 개구에 형성된 범프를 포함하고,
    상기 범프의 적어도 일부의 끝의 연직 하방으로부터 내측 및 외측에 위치하는 소정의 영역에, 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 형성되어 있고,
    상기 접속부에는, 보강부가 형성되어 있는 반도체 장치.
  9. 제8항에 있어서,
    상기 범프는, 짧은 변과 긴 변을 갖는 직사각형이며,
    상기 범프의 상기 짧은 변의 끝의 연직 하방으로부터 내측 및 외측에 위치하는 소정의 영역에 형성된 상기 접속부에, 상기 보강부가 형성되어 있는 반도체 장치.
  10. 제8항에 있어서,
    상기 소정의 영역은, 상기 끝의 연직 하방으로부터 외측을 향해 2.0㎛ 내지 3.0㎛의 거리를 갖고, 또한, 내측을 향해 2.0㎛ 내지 3.0㎛의 거리를 갖는 영역인 반도체 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 도전층에 상기 제2 도전층이 접속되어 있는 형상은, T자 형상 혹은 L자 형상인 반도체 장치.
  12. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 보강부는, 상기 제1 도전층 및 상기 제2 도전층으로부터 돌출되어 있는 제3 도전층으로 이루어지는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 도전층, 상기 제2 도전층 및 상기 제3 도전층은 폴리실리콘층인 반도체 장치.
KR1020060065308A 2005-07-13 2006-07-12 반도체 장치 Active KR100767152B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00204521 2005-07-13
JP2005204521A JP4605378B2 (ja) 2005-07-13 2005-07-13 半導体装置

Publications (2)

Publication Number Publication Date
KR20070008438A true KR20070008438A (ko) 2007-01-17
KR100767152B1 KR100767152B1 (ko) 2007-10-12

Family

ID=37609720

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060065308A Active KR100767152B1 (ko) 2005-07-13 2006-07-12 반도체 장치

Country Status (4)

Country Link
US (3) US20070013065A1 (ko)
JP (1) JP4605378B2 (ko)
KR (1) KR100767152B1 (ko)
CN (1) CN100456466C (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994171B2 (en) * 2013-03-12 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a conductive pillar structure
CN104409371A (zh) * 2014-12-03 2015-03-11 无锡中微高科电子有限公司 提升金铝键合长期可靠性的方法
WO2017011900A1 (en) * 2015-07-17 2017-01-26 Ap&C Advanced Powders & Coatings Inc. Plasma atomization metal powder manufacturing processes and systems therefore
CN108962764B (zh) * 2017-05-22 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、半导体芯片、封装方法及结构
WO2019021789A1 (ja) * 2017-07-24 2019-01-31 株式会社村田製作所 半導体装置
CN111192862A (zh) * 2018-11-15 2020-05-22 长鑫存储技术有限公司 半导体器件、重布线层结构及其制造方法
JP2020113722A (ja) * 2019-01-17 2020-07-27 日本特殊陶業株式会社 パッケージ

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59181041A (ja) * 1983-03-31 1984-10-15 Toshiba Corp 半導体集積回路装置
JPH0224540A (ja) 1988-07-13 1990-01-26 Ntn Corp 光ディスク検査装置
JP3022565B2 (ja) * 1988-09-13 2000-03-21 株式会社日立製作所 半導体装置
JPH0373438A (ja) 1989-08-14 1991-03-28 Asahi Chem Ind Co Ltd 光記録媒体の製造方法
JP2598328B2 (ja) * 1989-10-17 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
JPH0373438U (ko) * 1989-11-21 1991-07-24
JPH08213422A (ja) * 1995-02-07 1996-08-20 Mitsubishi Electric Corp 半導体装置およびそのボンディングパッド構造
KR970077390A (ko) 1996-05-15 1997-12-12 김광호 패드를 이용한 반도체 장치
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100295240B1 (ko) 1997-04-24 2001-11-30 마찌다 가쯔히꼬 반도체장치
JP2003179063A (ja) 1997-04-24 2003-06-27 Sharp Corp 半導体装置
JP3608393B2 (ja) * 1997-08-21 2005-01-12 セイコーエプソン株式会社 半導体装置
JP3416040B2 (ja) 1997-11-11 2003-06-16 富士通株式会社 半導体装置
JP3276003B2 (ja) 1997-12-15 2002-04-22 日本電気株式会社 半導体集積回路装置およびそのレイアウト方法
KR19990052264A (ko) * 1997-12-22 1999-07-05 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
KR19990070614A (ko) 1998-02-23 1999-09-15 구본준 반도체장치의 비트라인 평탄화 방법
WO1999060831A1 (en) * 1998-05-19 1999-11-25 Ibiden Co., Ltd. Printed circuit board and method of production thereof
JP2000058549A (ja) 1998-08-04 2000-02-25 Nec Corp 集積回路配線の形成方法
US6500750B1 (en) 1999-04-05 2002-12-31 Motorola, Inc. Semiconductor device and method of formation
US20020000665A1 (en) 1999-04-05 2002-01-03 Alexander L. Barr Semiconductor device conductive bump and interconnect barrier
US6268642B1 (en) * 1999-04-26 2001-07-31 United Microelectronics Corp. Wafer level package
JP2001110833A (ja) 1999-10-06 2001-04-20 Matsushita Electronics Industry Corp 半導体装置
KR100358567B1 (ko) * 1999-12-28 2002-10-25 주식회사 하이닉스반도체 반도체소자의 제조방법
JP3727220B2 (ja) * 2000-04-03 2005-12-14 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6683380B2 (en) 2000-07-07 2004-01-27 Texas Instruments Incorporated Integrated circuit with bonding layer over active circuitry
US6737301B2 (en) 2000-07-13 2004-05-18 Isothermal Systems Research, Inc. Power semiconductor switching devices, power converters, integrated circuit assemblies, integrated circuitry, power current switching methods, methods of forming a power semiconductor switching device, power conversion methods, power semiconductor switching device packaging methods, and methods of forming a power transistor
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
US6465895B1 (en) * 2001-04-05 2002-10-15 Samsung Electronics Co., Ltd. Bonding pad structures for semiconductor devices and fabrication methods thereof
JP2002319587A (ja) * 2001-04-23 2002-10-31 Seiko Instruments Inc 半導体装置
JP4168615B2 (ja) 2001-08-28 2008-10-22 ソニー株式会社 半導体装置および半導体装置の製造方法
JP2003297865A (ja) 2002-03-29 2003-10-17 Optrex Corp ベアチップおよび同ベアチップが実装された電気部品
JP2003347333A (ja) 2002-05-23 2003-12-05 Renesas Technology Corp 半導体装置
JP4232584B2 (ja) 2002-10-15 2009-03-04 株式会社デンソー 半導体装置
US6818936B2 (en) 2002-11-05 2004-11-16 Taiwan Semiconductor Manufacturing Company Scaled EEPROM cell by metal-insulator-metal (MIM) coupling
JP2004207509A (ja) * 2002-12-25 2004-07-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6780694B2 (en) 2003-01-08 2004-08-24 International Business Machines Corporation MOS transistor
JP4346322B2 (ja) 2003-02-07 2009-10-21 株式会社ルネサステクノロジ 半導体装置
JP2004363173A (ja) 2003-06-02 2004-12-24 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2004363224A (ja) 2003-06-03 2004-12-24 Seiko Epson Corp 半導体チップの接続構造
JP2005050963A (ja) * 2003-07-31 2005-02-24 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
US7005369B2 (en) 2003-08-21 2006-02-28 Intersil American Inc. Active area bonding compatible high current structures
JP4012496B2 (ja) * 2003-09-19 2007-11-21 カシオ計算機株式会社 半導体装置
CN1601735B (zh) 2003-09-26 2010-06-23 松下电器产业株式会社 半导体器件及其制造方法
JP4093165B2 (ja) 2003-09-29 2008-06-04 松下電器産業株式会社 半導体集積回路装置
JP2005116974A (ja) 2003-10-10 2005-04-28 Seiko Epson Corp 半導体装置の製造方法
JP2005136170A (ja) 2003-10-30 2005-05-26 Seiko Epson Corp 半導体装置の製造方法
JP4696532B2 (ja) 2004-05-20 2011-06-08 株式会社デンソー パワー複合集積型半導体装置およびその製造方法
US20050285116A1 (en) 2004-06-29 2005-12-29 Yongqian Wang Electronic assembly with carbon nanotube contact formations or interconnections
US7256092B2 (en) 2004-07-25 2007-08-14 United Microelectronics Corp. Method for fabricating integrated circuits having both high voltage and low voltage devices
US7115985B2 (en) * 2004-09-30 2006-10-03 Agere Systems, Inc. Reinforced bond pad for a semiconductor device
US7071575B2 (en) 2004-11-10 2006-07-04 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
JP2007043071A (ja) * 2005-07-06 2007-02-15 Seiko Epson Corp 半導体装置
JP5234239B2 (ja) * 2005-07-06 2013-07-10 セイコーエプソン株式会社 半導体装置

Also Published As

Publication number Publication date
CN100456466C (zh) 2009-01-28
JP2007027264A (ja) 2007-02-01
JP4605378B2 (ja) 2011-01-05
US8878365B2 (en) 2014-11-04
KR100767152B1 (ko) 2007-10-12
US20070013065A1 (en) 2007-01-18
US20140361433A1 (en) 2014-12-11
US20120032324A1 (en) 2012-02-09
CN1897268A (zh) 2007-01-17

Similar Documents

Publication Publication Date Title
KR100813361B1 (ko) 반도체 장치
KR100419813B1 (ko) 반도체 장치 및 그 제조 방법
US9685419B2 (en) Semiconductor device
KR100767152B1 (ko) 반도체 장치
KR100916721B1 (ko) 반도체 장치
KR100746446B1 (ko) 반도체 장치
KR100719196B1 (ko) 반도체 장치의 제조 방법
US20060091537A1 (en) Semiconductor device and method of fabricating the same
JP5477599B2 (ja) 半導体装置
JP4251164B2 (ja) 半導体装置および半導体チップ
US8809695B2 (en) Contact structure for an electronic circuit substrate and electronic circuit comprising said contact structure
KR100810857B1 (ko) 반도체 장치
JP2006303169A (ja) 半導体装置
KR20070016987A (ko) 반도체 장치 및 반도체 칩
JP2009200132A (ja) 半導体装置及びその製造方法
JP2002373959A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060712

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070813

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20071008

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20071008

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20101007

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110920

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20120924

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130902

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140923

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20150917

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20150917

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20160921

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20170920

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20170920

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20180920

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20220919

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20230919

Start annual number: 17

End annual number: 17