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WO2019021789A1 - 半導体装置 - Google Patents

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WO2019021789A1
WO2019021789A1 PCT/JP2018/025762 JP2018025762W WO2019021789A1 WO 2019021789 A1 WO2019021789 A1 WO 2019021789A1 JP 2018025762 W JP2018025762 W JP 2018025762W WO 2019021789 A1 WO2019021789 A1 WO 2019021789A1
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WO
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semiconductor device
bent portion
pad
wiring
corner
Prior art date
Application number
PCT/JP2018/025762
Other languages
English (en)
French (fr)
Inventor
黒川　敦
浩章 徳矢
一也 小林
佐野　雄一
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to CN201890001043.3U priority Critical patent/CN211788920U/zh
Publication of WO2019021789A1 publication Critical patent/WO2019021789A1/ja
Priority to US16/749,904 priority patent/US11404357B2/en

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    • H01L2224/05644—Gold [Au] as principal constituent
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Definitions

  • the present invention relates to a semiconductor device.
  • a pad-on-element (POE) structure in which a wire or the like is disposed immediately below the bonding pad.
  • a protective film is formed on the bonding pad, and the protective film is provided with an opening for exposing the upper surface of the bonding pad. Moisture easily intrudes into the semiconductor device through the opening. When the moisture intruding from the opening reaches the wiring or the like immediately below the bonding pad, the corrosion of the wiring or the like progresses, and the moisture resistance of the semiconductor device is reduced.
  • a first interlayer insulating film and a second interlayer insulating film made of SiO 2 or the like in which a wiring made of Al or the like is embedded are disposed.
  • a plurality of first wires are embedded in the first interlayer insulating film, and a plurality of second wires are embedded in the second interlayer insulating film.
  • Each of the first wires is formed in a straight line on the lower side of the pad and has no bends and branches.
  • a slit is provided in the Al wiring disposed between the semiconductor substrate and the bump electrode.
  • Patent Document 3 There is known a semiconductor device in which a chamfered portion is formed at a corner portion bent at a right angle of an Al wiring drawn out from a pad. At both ends of the chamfer, the wires intersect at a larger angle than a right angle. As a result, no extra stress is applied to the corners, and the yield is improved.
  • Patent Document 1 the bent portion of the wiring can not be disposed immediately below the pad.
  • Patent Document 2 and Patent Document 3 also do not disclose a structure in which the wiring is bent immediately below the pad.
  • An object of the present invention is to provide a semiconductor device capable of suppressing a decrease in moisture resistance, occurrence of a crack, and the like when including a structure in which a wire is bent immediately below a pad.
  • a semiconductor device is A semiconductor substrate, A dielectric film formed on the semiconductor substrate; A wire disposed between the semiconductor substrate and the dielectric film, the wire including a bent portion; And a pad formed on the dielectric film, The bent portion of the wiring and the pad overlap in plan view, and at least one of an inner corner and an outer corner of the bent portion is chamfered.
  • the film quality of the dielectric film in the vicinity of the bent portion is improved, and moisture is less likely to infiltrate into the dielectric film.
  • the corrosion of the wiring or the like covered with the dielectric film can be suppressed.
  • the stress generated in the dielectric film is reduced. As a result, the occurrence of cracks and the like can be suppressed, and the reliability can be enhanced.
  • FIG. 1A and 1B are a cross-sectional view and a plan view of a portion of a semiconductor device according to a first embodiment, respectively.
  • FIG. 2A is a cross-sectional view of a portion of the semiconductor device in a wire bonded state
  • FIG. 2B is a cross-sectional view of a portion of the semiconductor device in a state in which solder ball bumps are formed
  • FIG. FIG. 5 is a cross-sectional view of a portion of the formed semiconductor device
  • FIGS. 3A and 3B are a perspective view and a plan view of a bent portion of the wiring of the semiconductor device according to the first embodiment, respectively.
  • FIG. 4A is a plan view of the pad portion of the semiconductor device according to the comparative example
  • FIG. 4B is a cross-sectional view taken along dashed dotted line 4B-4B in FIG. 4A.
  • FIG. 5A is a plan view of the pad portion of the semiconductor device according to the first embodiment, and FIG. 5B is a cross-sectional view taken along alternate long and short dash line 5B-5B of FIG. 5A.
  • FIG. 6A is a cross-sectional view of a semiconductor device to be simulated, and FIG. 6B is a perspective view of a wiring.
  • FIG. 7 is a graph showing simulation results.
  • FIGS. 8A, 8B, and 8C are perspective views of the wiring of the sample to be simulated.
  • FIG. 9 is a graph showing simulation results.
  • FIGS. 12A to 12G are diagrams showing the planar shape of the bent portion of the semiconductor device according to various modifications of the first and second embodiments.
  • FIG. 13 is a plan view of a bent portion of the wiring of the semiconductor device according to the third embodiment.
  • FIG. 14 is a plan view of a bent portion of the wiring of the semiconductor device according to the fourth embodiment.
  • FIG. 1A to FIG. 1A and 1B are a cross-sectional view and a plan view of a portion of a semiconductor device according to a first embodiment, respectively.
  • a first dielectric film 21 and a dielectric film 20 are formed in order from the semiconductor substrate 10 side.
  • the dielectric film 20 includes two layers of a second dielectric film 22 and a third dielectric film 23.
  • a wire 30 is disposed on the first dielectric film 21, and the wire 30 is covered with a second dielectric film 22 and a third dielectric film 23. That is, the wiring 30 is disposed between the semiconductor substrate 10 and the dielectric film 20.
  • the wire 30 is bent at a right angle at the bent portion 31.
  • Pads 40 are disposed on the dielectric film 20.
  • the pad 40 overlaps the bent portion 31 of the wiring 30 in plan view. More specifically, the bent portion 31 is included inside the pad 40.
  • a protective film 41 is formed on the dielectric film 20 and the pad 40.
  • the protective film 41 is provided with an opening 42 for exposing the upper surface of the pad 40.
  • FIG. 2A is a cross-sectional view of a portion of the semiconductor device in a state of being wire-bonded after the semiconductor device is fixed to a mounting substrate.
  • a gold (Au) wire 60 in which a gold ball (Au ball) or the like is formed is wire-bonded to the surface of the pad 40 exposed in the opening 42.
  • FIG. 2B is a cross-sectional view of a part of the semiconductor device in a state in which solder ball bumps are formed. Solder ball bumps 61 are formed on the pads 40 exposed in the openings 42.
  • FIG. 2C is a cross-sectional view of a part of the semiconductor device with the Cu pillar bumps formed.
  • Cu pillar bumps 64 are formed on the pads 40 exposed in the openings 42.
  • the Cu pillar bump 64 includes a Cu pillar 62 and a solder 63 mounted thereon.
  • a GaAs substrate can be used as the semiconductor substrate 10.
  • a heterobipolar transistor (HBT), for example, is formed on the upper surface of the semiconductor substrate 10 in a region different from the region where the pad 40 is formed.
  • a silicon nitride (SiN) film can be used as the first dielectric film 21, the dielectric film 20, and the protective film 41.
  • the thicknesses of the first dielectric film 21, the second dielectric film 22, the third dielectric film 23, and the protective film 41 are, for example, 0.2 ⁇ m, 0.3 ⁇ m, 0.1 ⁇ m, and 0.2 ⁇ m, respectively. It is 5 ⁇ m.
  • gold (Au) is used for the wiring 30 and the pad 40.
  • the thicknesses of the wiring 30 and the pad 40 are, for example, 1 ⁇ m and 4 ⁇ m, respectively.
  • the wiring 30 and the pad 40 may have a stacked structure including a plurality of metal layers.
  • a layered structure including an Au layer and a layer made of Ti or the like disposed thereunder can be employed.
  • the Ti layer functions as an adhesive layer that enhances the adhesion between the underlying dielectric film and the Au layer.
  • 3A and 3B are a perspective view and a plan view of the bent portion 31 of the wiring 30, respectively.
  • the inside corner 32 and the outside corner 33 of the bent portion 31 are chamfered.
  • the planar shapes of the area 35 cut off by chamfering the outside corner 33 of the bent portion 31 and the area 34 added by chamfering the inside corner are right isosceles triangles, and the sizes thereof are equal.
  • the area 35 cut off by chamfering and the area 34 added by chamfering will be referred to as a “chamfered area”.
  • the length of each of two sides sandwiching the right angle of the chamfered regions 34 and 35 is referred to as a chamfered length C.
  • a surface (chamfered surface) 37 corresponding to the oblique side of the chamfered area of the right-angled isosceles triangle is a flat surface.
  • a hatched quadrilateral region 36 (hereinafter referred to as an overlapping region) in which the region extending one straight portion of the wiring 30 continuous to the bent portion 31 and the region extending the other straight portion overlap (hereinafter referred to as overlapping region)
  • a chamfered area 35 is included. At this time, the chamfering length C is shorter than the wiring width W.
  • FIG. 4A is a plan view of a pad portion of a semiconductor device according to a comparative example.
  • the wiring 30 is bent at a right angle inside the pad 40 in plan view, and chamfering is not performed at the bent portion 31.
  • One end of the wiring 30 is connected to a circuit element 45 disposed outside the pad 40 in a plan view.
  • the circuit element 45 is, for example, a heterojunction bipolar transistor, an active element such as a FET, a thin film resistor element, a capacitor or the like.
  • FIG. 4B is a cross-sectional view taken along dashed-dotted line 4B-4B in FIG. 4A.
  • the sectional structure is the same as that of the semiconductor device according to the first embodiment shown in FIG. 1A.
  • the infiltration path of water is indicated by a thick broken line arrow. Water easily intrudes into the semiconductor device along the interface between the pad 40 and the protective film 41 from the edge of the opening 42. After reaching the lower surface of the pad 40, the moisture that has infiltrated from the edge of the opening 42 penetrates in the in-plane direction (lateral direction) along the interface between the pad 40 and the dielectric film 20.
  • the film quality of the dielectric film 20 becomes worse than the film quality of the other region in the vicinity of the corner P inside the bent portion 31.
  • the moisture reaching the inner corner P of the bent portion 31 passes through the poor dielectric film 20 and reaches the wiring 30.
  • the moisture reaching the wiring 30 further penetrates in the in-plane direction along the interface between the wiring 30 and the dielectric film 20 and the first dielectric film 21 therearound, and reaches the circuit element 45.
  • corrosion of the wiring 30, deterioration of the circuit element 45 and the like are caused.
  • FIG. 5A is a plan view of the pad portion of the semiconductor device according to the first embodiment
  • FIG. 5B is a cross-sectional view taken along alternate long and short dash line 5B-5B of FIG. 5A
  • a circuit 46 including a ground wiring, a power supply wiring, a signal processing circuit, an amplification circuit, and the like is connected to the pad 40 and the wiring 30.
  • one of the pad 40 and the wiring 30 is connected to the ground wiring of the circuit 46, and the other is connected to the power supply wiring of the circuit 46.
  • one of the pad 40 and the wire 30 may be connected to the signal wire in the circuit 46.
  • the inside corner P of the bent portion 31 of the wiring 30 is chamfered.
  • chamfering the corner P deterioration of the film quality of the dielectric film 20 near the corner P is suppressed.
  • moisture is less likely to permeate the dielectric film 20.
  • the moisture reaching the inner corner P of the wiring 30 is less likely to penetrate to the wiring 30.
  • the water hardly reaches the circuit element 45.
  • the moisture resistance of the semiconductor device can be improved.
  • FIG. 6A is a cross-sectional view of a sample to be simulated.
  • a GaAs substrate 50 (corresponding to the semiconductor substrate 10 in FIG. 1A) is prepared.
  • the initial temperature of the GaAs substrate 50 is 25.degree.
  • a 0.2 ⁇ m thick SiN film 51 (corresponding to the first dielectric film 21 in FIG. 1A) is formed on the GaAs substrate 50 by plasma chemical vapor deposition (plasma CVD) at a temperature of 300 ° C. Do.
  • plasma CVD plasma chemical vapor deposition
  • Vacuum evaporation and lift-off are applied on the SiN film 51 to form a wire 52 (corresponding to the wire 30 in FIG. 1A) made of Au and having a temperature of 80 ° C.
  • FIG. 6B is a perspective view of the wiring 52.
  • the wiring 52 has a zigzag shape bent at a right angle. The outer corner and the inner corner of the bent portion are chamfered in a right-angled isosceles triangle. The chamfer length is represented by C, and the width of the wiring 52 is represented by W.
  • SiN film 51 and the wiring 52 (FIG. 6A), a 0.4 .mu.m thick SiN film 53 (the second dielectric film 22 and the third dielectric in FIG. 1A) at 300.degree. C. by plasma CVD. (Corresponding to the film 23). Vacuum evaporation and lift-off are applied on the SiN film 53 to form a pad 54 (corresponding to the pad 40 in FIG. 1A) made of Au and having a temperature of 80 ° C.
  • a 0.5 ⁇ m thick SiN film 55 (corresponding to the protective film 41 in FIG. 1A) is formed on the SiN film 53 and the pad 54 at 300 ° C. by plasma CVD.
  • An Au film 56 with a thickness of 4 ⁇ m is formed on the back surface of the GaAs substrate 50 by applying Au plating under the conditions of a temperature of 80 ° C.
  • the Au film 56 is adhered to the package substrate 57 at a temperature of 175 ° C. using Ag paste.
  • the thermal stress generated in the SiN film 53 was determined by simulation.
  • FIG. 7 is a graph showing simulation results.
  • the abscissa represents the chamfer length C in units of ⁇ m, and the ordinate represents the stress generated in the SiN film 53 in units (MPa).
  • the circle symbol and the square symbol in FIG. 7 indicate the maximum value of the stress generated inside the bent portion and the maximum value of the stress generated outside, respectively.
  • the sample with a chamfering length C of 0 ⁇ m corresponds to a structure without chamfering. By chamfering, it is understood that stress is reduced as compared to the case where chamfering is not performed.
  • FIG. 8A, FIG. 8B, and FIG. 8C are perspective views of the wiring of a plurality of samples to be simulated, respectively.
  • the cross-sectional structure and the manufacturing process of the sample to be simulated are the same as the cross-sectional structure and the manufacturing process of the sample shown in FIG. 6A.
  • both the outside and inside corners of the bend are chamfered.
  • the inside corner of the bend is chamfered but the outside corner is not chamfered.
  • the width W of the wiring of the sample shown in FIGS. 8A and 8B is 2 ⁇ m, and the length L of each of the wirings starting from the outside corner of the bent portion is 12 ⁇ m.
  • the width W of the wiring of the sample shown in FIG. 8C is 10 ⁇ m, and the length L of each of the wirings starting from the outside corner of the bent portion is 21 ⁇ m.
  • FIG. 9 is a graph showing simulation results.
  • the abscissa represents the chamfer length C in the unit of " ⁇ m”
  • the ordinate represents the stress generated in the SiN film 53 (Fig. 6A) in the unit (MPa).
  • the circle symbol, the triangle symbol and the square symbol in FIG. 9 indicate the maximum value of the stress generated in the SiN film 53 near the bent portion of the sample shown in FIGS. 8A, 8B and 8C, respectively.
  • the sample with a chamfering length C of 0 ⁇ m corresponds to a structure without chamfering.
  • the dielectric film When the dielectric film is formed by the CVD method or the like, the supply amount of the film forming gas tends to be insufficient at the bent portion of the wiring (in particular, inside the bent portion). For this reason, the dielectric film of SiN or the like tends to have a low density at a portion in contact with the inner side surface of the bent portion, and the film quality tends to be deteriorated. The cracks generated in the relatively low density second dielectric film 22 and the third dielectric film 23 become leak paths between the pad 40 and the wiring 30, and cause a short circuit failure.
  • the entry of moisture into the region below the protective film 41 is likely to occur. Further, water may infiltrate into the dielectric film 20 near the low density, low-quality bent portion and reach the wiring 30 in some cases. In the bent portion where a large stress is generated, a gap is easily generated at the interface between the wiring 30 and the dielectric film 20, and a crack is easily generated in the dielectric film 20. When moisture is accumulated in these gaps and cracks, defects due to a decrease in moisture resistance occur at the bent portions.
  • a gap is easily generated at the interface between the interconnection 30 and the dielectric film 20 because the adhesion between the interconnection 30 made of Au and the dielectric film 20 is higher than the adhesion between the interconnection made of Al and the dielectric film. It is because it is weak.
  • the stress generated at the bent portion is relaxed, it is possible to suppress the occurrence of defects due to the decrease in moisture resistance.
  • Au is used for the wiring 30, the remarkable effect of adopting the configuration of the first embodiment can be obtained.
  • bumps for example, solder ball bumps 61 (FIG. 2B) or Cu pillar bumps 64 (FIG. 2C) are used.
  • the opening 42 is provided in the protective film 41 covering the pad 40, the same effect as in the case of the wire bonding can be obtained for improving the moisture resistance.
  • moisture penetrates from the outside to the opening 42 through the interface between the solder ball bump 61 and the protective film 41, and then the penetration of moisture along the same path as the path shown in FIGS. 4A and 4B becomes a problem. Therefore, even in the case of forming the solder ball bumps 61 (FIG.
  • the pad 40 and members in the vicinity thereof undergo a temperature cycle. At this time, a thermal stress is additionally generated in the dielectric film 20 under the pad 40, so the stress generated in the bent portion is increased.
  • the stress generated at the bent portion is relaxed, even when a bump is formed on the pad, it is possible to suppress the occurrence of a defect due to a decrease in moisture resistance.
  • the stress generated in the second dielectric film 22 and the third dielectric film 23 (FIG. 1A) is reduced. As a result, cracks are less likely to occur, so the reliability can be improved.
  • FIGS. 10A and 10B are plan views of the bent portion 31 of the wiring 30 of the semiconductor device according to the first and second modifications of the first embodiment, respectively.
  • the inside corner 32 of the bent portion 31 is chamfered, but the outside corner 33 is not chamfered.
  • the outer corner 33 is chamfered, but the inner corner 32 is not chamfered.
  • the effect of reducing stress can be obtained by chamfering only one of the outer and inner corners. As shown in FIG. 7, it is preferable to chamfer the inner corner because the stress is increased near the inner corner. In this case, it is preferable to make the chamfer length C equal to or less than the wiring width W.
  • the first dielectric film 21 (FIG. 1A) is disposed between the semiconductor substrate 10 and the wiring 30.
  • the wiring 30 may be disposed directly on the semiconductor substrate 10. In this case, it is preferable that the semiconductor substrate 10 in the region where the wiring 30 is disposed be made insulative by ion implantation or the like. If the wiring 30 is disposed between the semiconductor substrate 10 and the dielectric film 20, the same effect as that of the first embodiment can be obtained regardless of the presence or absence of the first dielectric film 21. Further, the thickness and the like of the dielectric film and the wiring are not limited to the values and specifications described in the description of the first embodiment, and various modifications can be made.
  • FIG. 11A is a perspective view of the wiring 30 of the semiconductor device according to the second embodiment.
  • the outer and inner chamfered surfaces 37 (FIG. 3A) of the bent portion 31 of the wiring 30 are flat.
  • the chamfered surface 37 is formed of an R surface. That is, the chamfered surface 37 is formed by part of a cylindrical surface in contact with the side surface of the straight portion of the wiring 30.
  • FIG. 11B is a graph showing simulation results of stress generated in the semiconductor device according to the second embodiment.
  • the abscissa represents the chamfering length C in units of ⁇ m
  • the ordinate represents the stress generated in the SiN film 53 (FIG. 6A) in units (MPa).
  • the chamfering length C is equal to the radius of curvature of the R surface.
  • the round symbols and the square symbols in FIG. 11B indicate the maximum value of the stress generated near the inside of the bent portion and the maximum value of the stress generated near the outside, respectively.
  • the sample with a chamfering length C of 0 ⁇ m corresponds to a structure without chamfering.
  • the following shapes are possible as the shape of the chamfered surface of the bent portion 31 (FIG. 3A) of the wire 30 at the right angle.
  • the chamfered surface is a plane, and the chamfered area is a right-angled isosceles triangle.
  • the chamfered surface is a flat surface, and the chamfered area is an irregular triangle.
  • the chamfered surface is an R surface.
  • the chamfered surface is a polygonal cylindrical surface including one or more corner portions.
  • the combination arbitrarily selected from the shape from said (1) to (4) is possible.
  • the outer and inner chamfered surfaces are both in the shape of (1), and the outer rectangular isosceles triangular chamfered area and the inner rectangular isosceles triangular chamfered area are This corresponds to an example in which the lengths of oblique sides are equal.
  • the second embodiment corresponds to an example in which the outer and inner chamfered surfaces are both in the shape (3) and the radius of curvature of the chamfered surfaces is equal.
  • FIGS. 12A to 12G are diagrams showing a planar shape of a bent portion 31 of a wiring 30 of a semiconductor device according to various modifications of the first and second embodiments.
  • the outer and inner chamfered regions both have the shape of (1).
  • the chamfer length Co of the outer chamfered surface is longer than the chamfer length Ci of the inner chamfered surface.
  • the chamfering length Ci of the inner chamfered surface is longer than the chamfering length Co of the outer chamfered surface.
  • the outer chamfered surface has the shape of (3)
  • the inner chamfered surface has the shape of (1).
  • the chamfer length Ci of the inner chamfered surface and the radius of curvature Cr of the outer chamfered surface may be the same or different.
  • the outer chamfered surface has the shape of (1)
  • the inner chamfered surface has the shape of (3).
  • the chamfering length Co of the outer chamfered surface and the radius of curvature Cr of the inner chamfered surface may be the same or different.
  • the outer and inner chamfered surfaces both have the shape of (2).
  • the inner and outer beveled areas are equilateral triangles with one interior angle at right angles.
  • the lengths of two sides (chamfered lengths) sandwiching the right angle of the inner and outer chamfered regions are represented by Cx and Cy, respectively.
  • the chamfered lengths Cx and Cy are equal.
  • the chamfer lengths Cx and Cy are different.
  • the ratio of the chamfer lengths Cx and Cy of the inner chamfered region and the ratio of the chamfer lengths Cx and Cy of the outer chamfered region may be the same or different.
  • the outer and inner chamfered surfaces both have the shape of (4).
  • the planar shape of the outer chamfered surface constitutes a part of a polygon, and its internal angle is less than 180 °.
  • the planar shape of the inner chamfer also constitutes part of a polygon, the internal angle of which is greater than 180 °.
  • FIG. 12F shows an example in which the outer and inner chamfered surfaces each have one corner, it may have two or more corners. Also, the number of corners of the outer chamfered surface may be different from the number of corners of the inner chamfered surface.
  • the inner chamfered surface has the shape of (1)
  • the outer chamfered surface has the shape of (4)
  • the inner chamfered surface may have the shape of (4)
  • the outer chamfered surface may have the shape of (1).
  • the stress generated in the dielectric film 20 can be reduced as in the semiconductor devices according to the first embodiment and the second embodiment. As a result, the reduction in the reliability of the semiconductor device can be suppressed. Furthermore, in the semiconductor device having a combination arbitrarily selected from the shapes of the above (1) to (4) as the shapes of the chamfered surfaces of the outer corner and the inner corner of the bent portion 31. The stress generated in the film 20 can be reduced.
  • FIG. 13 is a plan view of the bent portion 31 of the wiring 30 of the semiconductor device according to the third embodiment.
  • the wiring 30 is bent at a right angle in the bent portion 31 (FIG. 3A, FIG. 3B, etc.).
  • the bending angle ⁇ of the wiring 30 at the bending portion 31 is smaller than 90 °. Therefore, the wires 30 on both sides of the bent portion 31 intersect at an obtuse angle.
  • the stress generated in the dielectric film 20 can be reduced by chamfering at least one of the outer corner and the inner corner.
  • FIG. 14 is a plan view of the bent portion 31 of the wiring 30 of the semiconductor device according to the fourth embodiment.
  • the chamfered area 34 (FIG. 3B) at the inside corner of the bent portion 31 is added to the outside of the overlapping area 36.
  • the inner corner of the bent portion 31 is cut off by a curved curve 38.
  • FIG. 14 shows an example in which the curved curve 38 is a circumference. The inner side surface of the bent portion 31 passes inside the overlapping region 36.

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Abstract

半導体基板の上に誘電体膜が形成され、半導体基板と誘電体膜との間に、折れ曲がり部を含む配線が配置されている。誘電体膜の上にパッドが形成されている。保護膜がパッドを覆っている。保護膜に、パッドの上面を露出させる開口が設けられている。配線の折れ曲がり部とパッドとが平面視において重なっており、折れ曲がり部の内側の角及び外側の角が面取りされている。

Description

半導体装置
　本発明は、半導体装置に関する。
　チップサイズを小さくするために、ボンディングパッドの直下に配線等を配置したパッドオンエレメント（ＰＯＥ）構造が採用される。ボンディングパッドの上に保護膜が形成され、この保護膜にボンディングパッドの上面を露出させる開口が設けられる。この開口を通して、半導体装置の内部に水分が浸入しやすい。開口から浸入した水分がボンディングパッドの直下の配線等まで達すると、配線等の腐食が進行し、半導体装置の耐湿性が低下する。
　さらに、ＰＯＥ構造においては、ワイヤボンディング時の衝撃荷重の影響によって、パッドの直下の配線や絶縁膜がダメージを受けやすい。ワイヤボンディング時に、ボンディングパッド直下の絶縁膜にクラックが生じ難い構造を持つ半導体装置が公知である（特許文献１、２）。
　特許文献１に開示された半導体装置においては、Ａｌ等からなる配線が埋め込まれたＳｉＯ２等からなる第１の層間絶縁膜及び第２の層間絶縁膜が配置されている。第１の層間絶縁膜に複数の第１の配線が埋め込まれ、第２の層間絶縁膜に複数の第２の配線が埋め込まれている。第１の配線の各々は、パッドの下側において直線状に形成され、屈曲及び分岐を有していない。この構成により、第１の配線により発生する応力を小さく抑え、パッドの下側の層間絶縁膜等にクラックが生じることを抑えることができる。
　特許文献２に開示された半導体装置においては、半導体基板と突起電極との間に配置されたＡｌ配線にスリットが設けられている。スリットが設けられることにより、突起電極へのワイヤボンディング時に加わる超音波エネルギが開放されやすくなる。その結果、クラックが生じ難くなる。
　パッドから引き出されたＡｌ配線の直角に折り曲げられた角部に面取り部を形成した半導体装置が公知である（特許文献３）。面取り部の両端において、配線同士が直角より大きな角度で交差する。その結果、角部に余分なストレスが加わらなくなり、歩留まりが向上する。
特開２００７－６７３３２号公報 特開２００４－２６６０１２号公報 特開平９－２９３７２３号公報
　特許文献１に開示された半導体装置においては、パッドの直下に配線の折り曲げ箇所を配置することができない。特許文献２及び特許文献３にも、パッドの直下で配線を折り曲げた構造について開示されていない。
　本発明の目的は、パッドの直下で配線を折り曲げた構造を含む場合に、耐湿性の低下、クラックの発生等を抑制することが可能な半導体装置を提供することである。
　本発明の一観点による半導体装置は、
　半導体基板と、
　前記半導体基板の上に形成された誘電体膜と、
　前記半導体基板と前記誘電体膜との間に配置され、折れ曲がり部を含む配線と、
　前記誘電体膜の上に形成されたパッドと
を有し、
　前記配線の前記折れ曲がり部と前記パッドとが平面視において重なっており、前記折れ曲がり部の内側の角及び外側の角の少なくとも一方が面取りされている。
　折れ曲がり部の近傍の誘電体膜の膜質が向上し、誘電体膜に水分が浸入しにくくなる。その結果、誘電体膜で覆われた配線等の腐食を抑制することができる。さらに、誘電体膜に発生する応力が低減される。その結果、クラックの発生等を抑制し、信頼性を高めることができる。
図１Ａ及び図１Ｂは、それぞれ第１実施例による半導体装置の一部分の断面図及び平面図である。 図２Ａは、ワイヤボンディングされた状態の半導体装置の一部分の断面図であり、図２Ｂは、ハンダボールバンプが形成された状態の半導体装置の一部分の断面図であり、図２Ｃは、Ｃｕピラーバンプが形成された状態の半導体装置の一部分の断面図である。 図３Ａ及び図３Ｂは、それぞれ第１実施例による半導体装置の配線の折れ曲がり部の斜視図及び平面図である。 図４Ａは、比較例による半導体装置のパッド部分の平面図であり、図４Ｂは、図４Ａの一点鎖線４Ｂ－４Ｂにおける断面図である。 図５Ａは、第１実施例による半導体装置のパッド部分の平面図であり、図５Ｂは、図５Ａの一点鎖線５Ｂ－５Ｂにおける断面図である。 図６Ａはシミュレーショ対象となる半導体装置の断面図であり、図６Ｂは、配線の斜視図である。 図７は、シミュレーション結果を示すグラフである。 図８Ａ、図８Ｂ、及び図８Ｃは、それぞれシミュレーション対象のサンプルの配線の斜視図である。 図９は、シミュレーション結果を示すグラフである。 図１０Ａ及び図１０Ｂは、それぞれ第１実施例の第１変形例及び第２変形例による半導体装置の配線の折れ曲がり部の平面図である。 図１１Ａは、第２実施例による半導体装置の配線の斜視図であり、図１１Ｂは、第２実施例による半導体装置に発生する応力のシミュレーション結果を示すグラフである。 図１２Ａから図１２Ｇまでの図面は、第１及び第２実施例の種々の変形例による半導体装置の配線の折れ曲がり部の平面形状を示す図である。 図１３は、第３実施例による半導体装置の配線の折れ曲がり部の平面図である。 図１４は、第４実施例による半導体装置の配線の折れ曲がり部の平面図である。
　［第１実施例］
　図１Ａから図１０までの図面を参照して、第１実施例による半導体装置について説明する。
　図１Ａ及び図１Ｂは、それぞれ第１実施例による半導体装置の一部分の断面図及び平面図である。半導体基板１０の上に、半導体基板１０側から順番に第１の誘電体膜２１及び誘電体膜２０が形成されている。誘電体膜２０は、第２の誘電体膜２２及び第３の誘電体膜２３の２層を含む。第１の誘電体膜２１の上に配線３０が配置されており、配線３０を第２の誘電体膜２２及び第３の誘電体膜２３が覆っている。すなわち、半導体基板１０と誘電体膜２０との間に配線３０が配置されている。
　配線３０は折れ曲がり部３１において直角に折れ曲がっている。誘電体膜２０の上にパッド４０が配置されている。パッド４０は平面視において配線３０の折れ曲がり部３１と重なっている。より具体的には、折れ曲がり部３１がパッド４０の内側に含まれる。誘電体膜２０及びパッド４０の上に保護膜４１が形成されている。保護膜４１に、パッド４０の上面を露出させる開口４２が設けられている。
　図２Ａは、半導体装置を実装基板に固定した後、ワイヤボンディングした状態の半導体装置の一部の断面図である。開口４２内に露出したパッド４０の表面に、金ボール（Ａｕボール）等が形成された金（Ａｕ）ワイヤ６０がワイヤボンディングされている。
　図２Ｂは、ハンダボールバンプを形成した状態の半導体装置の一部の断面図である。開口４２内に露出したパッド４０の上に、ハンダボールバンプ６１が形成されている。
　図２Ｃは、Ｃｕピラーバンプを形成した状態の半導体装置の一部の断面図である。開口４２内に露出したパッド４０の上にＣｕピラーバンプ６４が形成されている。Ｃｕピラーバンプ６４は、Ｃｕピラー６２、及びその上に載せられたハンダ６３を含む。
　半導体基板１０として例えばＧａＡｓ基板を用いることができる。半導体基板１０の上面の、パッド４０が形成されている領域とは異なる領域に、例えばヘテロバイポーラトランジスタ（ＨＢＴ）が形成されている。第１の誘電体膜２１、誘電体膜２０及び保護膜４１として、例えば窒化シリコン（ＳｉＮ）膜を用いることができる。第１の誘電体膜２１、第２の誘電体膜２２、第３の誘電体膜２３、及び保護膜４１の厚さは、例えばそれぞれ０．２μｍ、０．３μｍ、０．１μｍ、及び０．５μｍである。配線３０及びパッド４０には、例えば金（Ａｕ）が用いられる。配線３０及びパッド４０の厚さは、例えばそれぞれ１μｍ及び４μｍである。なお、配線３０及びパッド４０を、複数の金属層を含む積層構造としてもよい。例えば、Ａｕ層と、その下に配置されたＴｉ等からなる層とを含む積層構造を採用することができる。この場合、Ｔｉ層は下地の誘電体膜とＡｕ層との密着性を高める接着層として機能する。
　図３Ａ及び図３Ｂは、それぞれ配線３０の折れ曲がり部３１の斜視図及び平面図である。折れ曲がり部３１の内側の角３２及び外側の角３３が面取りされている。折れ曲がり部３１の外側の角３３を面取りすることにより切り落とされた領域３５、及び内側の角を面取りすることにより付加された領域３４の平面形状は直角二等辺三角形であり、その大きさは等しい。以下、面取りすることにより切り落とされた領域３５、及び面取りすることにより付加された領域３４を、「面取り領域」ということとする。面取り領域３４、３５の直角を挟む２辺の各々の長さを面取り長Ｃということとする。直角二等辺三角形の面取り領域の斜辺に対応する面（面取り面）３７は平面である。
　折れ曲がり部３１に連続する配線３０の一方の直線部分を延長した領域と、他方の直線部分を延長した領域とが重なるハッチングを付した四角形の領域３６（以下、重なり領域という。）に、外側の面取り領域３５が含まれる。このとき、面取り長Ｃは配線幅Ｗより短い。
　次に、図４Ａから図９までの図面を参照して、第１実施例による半導体装置の持つ優れた効果について説明する。まず、図４Ａから図５Ｂまでの図面を参照して、耐湿性の向上について説明し、図６Ａから図９までの図面を参照して、熱応力の緩和について説明する。
　図４Ａは、比較例による半導体装置のパッド部分の平面図である。本比較例では、平面視においてパッド４０の内部で配線３０が直角に折れ曲がっており、折れ曲がり部３１において面取りはされていない。配線３０の一端は、平面視においてパッド４０の外側に配置された回路素子４５に接続されている。回路素子４５は、例えばヘテロ接合バイポーラトランジスタ、ＦＥＴ等の能動素子、薄膜抵抗素子、コンデンサ等である。
　図４Ｂは、図４Ａの一点鎖線４Ｂ－４Ｂにおける断面図である。断面構造は、図１Ａに示した第１実施例による半導体装置の断面構造と同一である。水分の浸入経路を太い折れ線の矢印で示す。開口４２の縁から、パッド４０と保護膜４１との界面に沿って半導体装置内に水分が浸入しやすい。開口４２の縁から浸入した水分は、パッド４０の下面まで達した後、パッド４０と誘電体膜２０との界面に沿って面内方向（横方向）に浸入する。
　本願の発明者らの評価実験によると、折れ曲がり部３１の内側の角Ｐの近傍において、誘電体膜２０の膜質が他の領域の膜質より悪くなることがわかった。折れ曲がり部３１の内側の角Ｐまで達した水分は、膜質の悪い誘電体膜２０を透過し、配線３０まで達する。配線３０まで達した水分は、さらに配線３０と、その周囲の誘電体膜２０及び第１の誘電体膜２１との界面に沿って、面内方向に浸入し、回路素子４５まで達する。その結果、配線３０の腐食や、回路素子４５の劣化等が引き起こされる。
　図５Ａは、第１実施例による半導体装置のパッド部分の平面図であり、図５Ｂは、図５Ａの一点鎖線５Ｂ－５Ｂにおける断面図である。グランド配線、電源配線、信号処理回路、増幅回路等を含む回路４６がパッド４０及び配線３０に接続されている。例えば、パッド４０及び配線３０の一方が回路４６のグランド配線に接続され、他方が回路４６の電源配線に接続される。その他に、パッド４０及び配線３０の一方を回路４６内の信号配線に接続してもよい。
　第１実施例では、配線３０の折れ曲がり部３１の内側の角Ｐが面取りされている。角Ｐを面取りすることにより、角Ｐの近傍の誘電体膜２０の膜質の低下が抑制される。誘電体膜２０の膜質が改善されることにより、水分が誘電体膜２０を透過しにくくなる。その結果、配線３０の内側の角Ｐまで達した水分が配線３０まで浸入しにくくなる。さらに、回路素子４５まで水分が到達しにくくなる。これにより、半導体装置の耐湿性の向上を図ることができる。
　特に、パッド４０にＡｕが用いられている場合、保護膜４１とパッド４０との密着性が悪くなるため、水分が浸入しやすい。さらに、配線３０にＡｕが用いられている場合、配線３０とその周囲の誘電体膜２０及び第１の誘電体膜２１との密着性が悪くなるため、角Ｐかた回路素子４５に向かって水分が浸入しやすくなる。従って、パッド４０及び配線３０の少なくとも一方にＡｕが用いられている半導体装置において、角Ｐを面取りすることによる耐湿性向上のより顕著な効果が得られる。
　また、回路４６が、パッド４０と配線３０との間に電位差を生じさせる場合、パッド４０と配線３０との両方に水分が接触すると、電気化学反応が生じてパッド４０及び配線３０が腐食する。パッド４０及び配線３０が腐食すると、水分の浸入及び耐湿性低下が加速される。従って、回路４６がパッド４０と配線３０との間に電位差を生じさせる場合に、角Ｐを面取りすることによる耐湿性向上のより顕著な効果が得られる。
　次に、熱応力の緩和について説明する。第１実施例による半導体装置において折れ曲がり部３１を面取りすることの効果を検証するためにシミュレーションを行った。以下、図６Ａ、図６Ｂ及び図７を参照してシミュレーション方法、及びシミュレーション結果について説明する。
　図６Ａはシミュレーショ対象となるサンプルの断面図である。以下、このサンプルを製造するための作業工程について説明する。まず、ＧａＡｓ基板５０（図１Ａの半導体基板１０に相当）を準備する。ＧａＡｓ基板５０の初期温度は２５℃である。ＧａＡｓ基板５０の上に、プラズマ化学気相成長（プラズマＣＶＤ）により、温度３００℃の条件で厚さ０．２μｍのＳｉＮ膜５１（図１Ａの第１の誘電体膜２１に相当）を成膜する。
　ＳｉＮ膜５１の上に、真空蒸着及びリフトオフ法を適用し、温度８０℃の条件で、Ａｕからなる厚さ１μｍの配線５２（図１Ａの配線３０に相当）を形成する。
　図６Ｂは、配線５２の斜視図である。配線５２は直角に折れ曲がったジグザグ形状を有する。折れ曲がり部の外側の角及び内側の角が、直角二等辺三角形状に面取りされている。面取り長をＣで表し、配線５２の幅をＷで表す。
　ＳｉＮ膜５１及び配線５２（図６Ａ）の上に、プラズマＣＶＤにより、温度３００℃の条件で厚さ０．４μｍのＳｉＮ膜５３（図１Ａの第２の誘電体膜２２及び第３の誘電体膜２３に相当）を成膜する。ＳｉＮ膜５３の上に、真空蒸着及びリフトオフ法を適用し、温度８０℃の条件で、Ａｕからなる厚さ４μｍのパッド５４（図１Ａのパッド４０に相当）を形成する。
　ＳｉＮ膜５３及びパッド５４の上に、プラズマＣＶＤにより、温度３００℃の条件で厚さ０．５μｍのＳｉＮ膜５５（図１Ａの保護膜４１に相当）を成膜する。ＧａＡｓ基板５０の裏面に、温度８０℃の条件でＡｕメッキを施すことにより、厚さ４μｍのＡｕ膜５６を形成する。Ａｇペーストを用いて、温度１７５℃の条件でパッケージ基板５７にＡｕ膜５６を接着する。
　上述の作業工程を経た後、ワイヤボンディングのためにサンプルを温度１５０℃まで加熱した時に、ＳｉＮ膜５３に発生する熱応力をシミュレーションにより求めた。
　図７は、シミュレーション結果を示すグラフである。横軸は面取り長Ｃを単位μｍで表し、縦軸はＳｉＮ膜５３に発生する応力を単位（ＭＰａ）で表す。図７中の丸記号及び四角記号は、それぞれ折れ曲がり部の内側に発生する応力の最大値、及び外側に発生する応力の最大値を示す。面取り長Ｃが０μｍのサンプルは、面取りを行っていない構造に相当する。面取りを行うことにより、面取りを行わない場合に比べて応力が低下していることがわかる。
　さらに、折れ曲がり部３１の内側の角のみを面取りしたサンプルと、両側の角を面取りしたサンプルとの応力低減効果の相違についてシミュレーションを行った。次に、図８Ａ、図８Ｂ、図８Ｃ及び図９を参照してそのシミュレーション結果について説明する。
　図８Ａ、図８Ｂ、及び図８Ｃは、それぞれシミュレーション対象の複数のサンプルの配線の斜視図である。シミュレーション対象のサンプルの断面構造及び製造工程は、図６Ａに示したサンプルの断面構造及び製造工程と同一である。
　図８Ａに示したサンプルにおいては、折れ曲がり部の外側の角及び内側の角の両方が面取りされている。図８Ｂ及び図８Ｃに示したサンプルにおいては、折れ曲がり部の内側の角が面取りされているが、外側の角は面取りされていない。図８Ａ及び図８Ｂに示したサンプルの配線の幅Ｗは２μｍであり、折れ曲がり部の外側の角を起点とした配線の各々の長さＬは１２μｍである。図８Ｃに示したサンプルの配線の幅Ｗは１０μｍであり、折れ曲がり部の外側の角を起点とした配線の各々の長さＬは２１μｍである。
　図９は、シミュレーション結果を示すグラフである。横軸は面取り長Ｃを単位「μｍ」で表し、縦軸はＳｉＮ膜５３（図６Ａ）に発生する応力を単位（ＭＰａ）で表す。図９中の丸記号、三角記号及び四角記号は、それぞれ図８Ａ、図８Ｂ、及び図８Ｃに示したサンプルの折れ曲がり部の近傍のＳｉＮ膜５３に発生する応力の最大値を示す。面取り長Ｃが０μｍのサンプルは、面取りを行っていない構造に相当する。
　配線幅Ｗが１０μｍで、外側の角を面取りしない場合（図８Ｃ）、内側の角を面取りすることによって応力の最大値が低下していることがわかる。より詳細には、面取り長Ｃを１μｍ以上５μｍ以下にしたときに、面取りの効果が得られることが確認された。配線幅Ｗが２μｍで、外側の角を面取りしない場合（図８Ｂ）、内側の面取り長Ｃを１μｍにすると面取りの効果が得られるが、面取り長Ｃを２μｍ、すなわち配線幅Ｗと同一まで長くすると、面取りの効果がほとんど得られないことがわかる。これらの評価結果から、内側の角を面取りし、外側の角を面取りしない場合には、面取り長Ｃを配線幅Ｗの０．１倍以上０．５倍以下とすれば、応力の発生を抑制する効果が得られると考えられる。
　配線幅Ｗが２μｍで、外側の角及び内側の角の両方を面取りする場合（図８Ａ）、面取り長Ｃを１μｍ以上２μｍ以下にしたとき、応力の発生を抑制する効果が得られている。また、配線幅Ｗが１０μｍで内側の面取り領域の面取り長Ｃを１μｍにしたときに、応力の発生を抑制する効果が得られている。この点を考慮すると、外側の角及び内側の角の両方を面取りする場合に、面取り長Ｃを配線幅Ｗの０．１倍以上１倍以下にすることが好ましいと考えられる。
　第２の誘電体膜２２及び第３の誘電体膜２３（図１Ａ）に応力が発生していると、パッド４０にワイヤボンディング（図２Ａ）を行うときの衝撃荷重によってクラックが発生しやすくなる。例えば、図１Ａにおいて配線３０の側面の下端近傍の第２の誘電体膜２２及び第３の誘電体膜２３は、相対的に低密度になりやすく、応力が集中しやすいため、クラック発生のリスクが高い。
　ＣＶＤ法等により誘電体膜を形成する場合、配線の折れ曲がり部（特に折れ曲がり部の内側）では成膜ガスの供給量が不十分になりやすい。このため、折れ曲がり部の内側の側面に接触する部分において、ＳｉＮ等の誘電体膜が低密度になり、膜質が低下しやすい傾向がある。相対的に低密度の第２の誘電体膜２２及び第３の誘電体膜２３に発生したクラックは、パッド４０と配線３０との間のリークパスになるため、短絡故障の原因になる。
　保護膜４１に開口４２が設けられているパッド領域において、保護膜４１より下方の領域への水分の浸入が生じやすい。さらに、水分は、低密度で膜質の悪い折れ曲がり部の近傍の誘電体膜２０に浸入し、配線３０まで達する場合がある。大きな応力が発生する折れ曲がり部において、配線３０と誘電体膜２０との界面に隙間が発生しやすく、誘電体膜２０にクラックが発生しやすい。これらの隙間やクラックに水分が溜まると、折れ曲がり部において耐湿性の低下による不良が発生する。配線３０と誘電体膜２０との界面に隙間が発生しやすいのは、Ａｕからなる配線３０と誘電体膜２０との密着性が、Ａｌからなる配線と誘電体膜との密着性と比べて弱いためである。第１実施例では、折れ曲がり部に発生する応力が緩和されるため、耐湿性の低下による不良の発生を抑制することができる。特に、配線３０にＡｕを用いる場合に、第１実施例の構成を採用することの顕著な効果が得られる。
　ワイヤボンディングに代えてバンプ（図２Ｂ、図２Ｃ）を形成する場合でも同様の効果が得られる。バンプとして、例えばハンダボールバンプ６１（図２Ｂ）や、Ｃｕピラーバンプ６４（図２Ｃ）が用いられる。いずれの場合でも、パッド４０を覆う保護膜４１に開口４２が設けられているため、耐湿性の向上についてワイヤボンディングの場合と同様の効果が得られる。例えば、ハンダボールバンプ６１と保護膜４１との界面を通して、水分が外部から開口４２まで浸入し、その後、図４Ａ及び図４Ｂに示した経路と同様の経路に沿う水分の浸入が問題となる。このため、ハンダボールバンプ６１（図２Ｂ）を形成する場合でも、折れ曲がり配線構造による耐湿性向上に関する同様の議論が成立する。Ｃｕピラーバンプ６４についても、Ｃｕピラーバンプ６４と保護膜４１との界面を通して水分が外部から開口４２まで浸入し易いため、折れ曲がり配線構造による耐湿性向上に関する同様の議論が成立する。
　また、熱応力の緩和についても同様である。ハンダを溶融させ実装基板にフェイスダウン実装する工程においてパッド４０及びその近傍の部材が温度サイクルを経験する。このときに、パッド４０の下部の誘電体膜２０に熱応力が追加的に発生するため、折れ曲がり部に発生する応力が増加する。第１実施例では、折れ曲がり部に発生する応力が緩和されるため、パッド上にバンプが形成される場合でも、耐湿性の低下による不良の発生を抑制することができる。
　通常、プラズマＣＶＤ法等で形成した窒化シリコン膜には、酸化シリコン膜に比べて大きな内部応力が発生している。このため、誘電体膜２０に窒化シリコンを用いる場合には、酸化シリコンを用いる場合と比べて応力による不具合が発生しやすい。誘電体膜２０に窒化シリコンを用いる場合に、第１実施例の構成を採用することの顕著な効果が得られる。
　第１実施例では、第２の誘電体膜２２及び第３の誘電体膜２３（図１Ａ）に発生する応力が小さくなる。これによりクラックが生じ難くなるため、信頼性を高めることができる。
　図３Ｂにおいて、外側の面取り領域３５の面取り長Ｃを配線幅Ｗより長くして、面取り領域３５が重なり領域３６の外側まで張り出す構成にすると、折れ曲がり部３１に所定の幅を確保するために、より広い領域が必要になってしまう。第１実施例では、折れ曲がり部３１の外側の面取り領域３５が重なり領域３６に含まれているため、折れ曲がり部３１に必要な領域の面積の増大を抑制することができる。
　次に、図１０Ａ及び図１０Ｂを参照して、第１実施例の変形例について説明する。
　図１０Ａ及び図１０Ｂは、それぞれ第１実施例の第１変形例及び第２変形例による半導体装置の配線３０の折れ曲がり部３１の平面図である。図１０Ａに示した第１変形例では、折れ曲がり部３１の内側の角３２が面取りされているが、外側の角３３は面取りされていない。図１０Ｂに示した第２変形例では、外側の角３３が面取りされているが、内側の角３２は面取りされていない。
　第１実施例の第１変形例及び第２変形例のように、外側及び内側の一方の角のみを面取りしても、応力を低減させる効果が得られる。図７に示したように、内側の角の近傍において応力が大きくなるため、内側の角を面取りすることが好ましい。この場合、面取り長Ｃを配線幅Ｗ以下にすることが好ましい。
　上記第１実施例においては、半導体基板１０と配線３０との間に第１の誘電体膜２１（図１Ａ）を配置したが、この第１の誘電体膜２１は必ずしも必要ではない。半導体基板１０の上に配線３０を直接配置してもよい。この場合、配線３０が配置される領域の半導体基板１０は、イオン注入等によって絶縁性にすることが好ましい。半導体基板１０と誘電体膜２０との間に配線３０が配置される構造であれば、第１の誘電体膜２１の有無に関わらず第１実施例と同様の効果が得られる。また、誘電体膜や配線の厚さ等は、第１実施例の説明中に記載した値や仕様に限定されることは無く、種々変形することが可能である。
　［第２実施例］
　次に、図１１Ａ及び図１１Ｂを参照して第２実施例による半導体装置について説明する。以下、第１実施例による半導体装置と共通の構成については説明を省略する。
　図１１Ａは、第２実施例による半導体装置の配線３０の斜視図である。第１実施例では、配線３０の折れ曲がり部３１の外側及び内側の面取り面３７（図３Ａ）が平面であった。第２実施例では、面取り面３７がＲ面で構成される。すなわち、面取り面３７は、配線３０の直線部分の側面に接する円柱面の一部で構成される。
　図１１Ｂは、第２実施例による半導体装置に発生する応力のシミュレーション結果を示すグラフである。横軸は面取り長Ｃを単位μｍで表し、縦軸はＳｉＮ膜５３（図６Ａ）に発生した応力を単位（ＭＰａ）で表す。面取り長Ｃは、Ｒ面の曲率半径に等しい。図１１Ｂ中の丸記号及び四角記号は、それぞれ折れ曲がり部の内側の近傍に発生した応力の最大値、及び外側の近傍に発生した応力の最大値を示す。面取り長Ｃが０μｍのサンプルは、面取りを行っていない構造に相当する。
　配線３０の折れ曲がり部の内側の角及び外側の角をＲ面で面取りしても、第１実施例の場合と同様に、面取りを行わない場合に比べて応力が低下していることがわかる。
　［種々の変形例］
　次に、図１２Ａから図１２Ｇまでの図面を参照して、上記第１実施例及び第２実施例の変形例について説明する。配線３０の直角の折れ曲がり部３１（図３Ａ）の面取り面の形状として、以下の形状が可能である。
　（１）面取り面が平面であり、面取り領域が直角二等辺三角形である。
　（２）面取り面が平面であり、面取り領域が不等辺三角形である。
　（３）面取り面がＲ面である。
　（４）面取り面が１つ以上の角部を含む多角柱面である。
　折れ曲がり部３１の外側の面取り面、及び内側の面取り面の形状として、上記（１）から（４）までの形状から任意に選択した組み合わせが可能である。第１実施例（図３Ａ、図３Ｂ）は、外側及び内側の面取り面が共に（１）の形状であり、外側の直角二等辺三角形の面取り領域と、内側の直角二等辺三角形の面取り領域の斜辺の長さが等しい例に相当する。第２実施例（図１１Ａ、図１１Ｂ）は、外側及び内側の面取り面が共に（３）の形状であり、面取り面の曲率半径が等しい例に相当する。
　図１２Ａから図１２Ｇまでの図面は、第１及び第２実施例の種々の変形例による半導体装置の配線３０の折れ曲がり部３１の平面形状を示す図である。
　図１２Ａ及び図１２Ｂに示した変形例では、外側及び内側の面取り領域が、共に（１）の形状を有する。図１２Ａに示した変形例では、外側の面取り面の面取り長Ｃｏが内側の面取り面の面取り長Ｃｉより長い。図１２Ｂに示した例では、その反対に、内側の面取り面の面取り長Ｃｉが外側の面取り面の面取り長Ｃｏより長い。
　図１２Ｃに示した変形例では、外側の面取り面が（３）の形状を有し、内側の面取り面が（１）の形状を有する。内側の面取り面の面取り長Ｃｉと、外側の面取り面の曲率半径Ｃｒとは、同一であってもよいし、異なっていてもよい。
　図１２Ｄに示した変形例では、外側の面取り面が（１）の形状を有し、内側の面取り面が（３）の形状を有する。外側の面取り面の面取り長Ｃｏと、内側の面取り面の曲率半径Ｃｒとは、同一であってもよいし、異なっていてもよい。
　図１２Ｅに示した変形例では、外側及び内側の面取り面が、共に（２）の形状を有する。内側及び外側の面取り領域は、１つの内角を直角とする不等辺三角形である。内側及び外側の面取り領域の直角を挟む２辺の長さ（面取り長）をそれぞれＣｘ、Ｃｙで表す。第１実施例では、面取り領域が直角二等辺三角形であったため、面取り長ＣｘとＣｙとが等しい。図１２Ｅに示した例では、面取り長ＣｘとＣｙとが異なっている。内側の面取り領域の面取り長ＣｘとＣｙとの比と、外側の面取り領域の面取り長ＣｘとＣｙとの比とは、同一であってもよいし、異なっていてもよい。
　図１２Ｆに示した変形例では、外側及び内側の面取り面が、共に（４）の形状を有する。外側の面取り面の平面形状は多角形の一部分を構成し、その内角は１８０°未満である。内側の面取り面の平面形状も多角形の一部分を構成し、その内角は１８０°よりも大きい。図１２Ｆでは、外側及び内側の面取り面が、それぞれ１つの角を有する例を示しているが、２つ以上の角を持つようにしてもよい。また、外側の面取り面の角の個数と、内側の面取り面の角の個数とが異なっていてもよい。
　図１２Ｇに示した変形例では、内側の面取り面が（１）の形状を有し、外側の面取り面が（４）の形状を有する。本変形例とは逆に、内側の面取り面が（４）の形状を有し、外側の面取り面が（１）の形状を有するようにしてもよい。
　図１２Ａから図１２Ｇまでの図面に示した変形例による半導体装置においても、第１実施例及び第２実施例による半導体装置と同様に、誘電体膜２０に発生する応力を低減させることができる。その結果、半導体装置の信頼性の低下を抑制することができる。さらに、折れ曲がり部３１の外側の角の面取り面、及び内側の角の面取り面の形状として、上記（１）から（４）までの形状から任意に選択した組み合わせを持つ半導体装置においても、誘電体膜２０に発生する応力を低減させることができる。
　［第３実施例］
　次に、図１３を参照して第３実施例による半導体装置について説明する。以下、第１実施例または第２実施例による半導体装置と共通の構成については説明を省略する。
　図１３は、第３実施例による半導体装置の配線３０の折れ曲がり部３１の平面図である。第１実施例及び第２実施例では、折れ曲がり部３１（図３Ａ、図３Ｂ等）において配線３０が直角に折れ曲がっていた。第３実施例では、折れ曲がり部３１における配線３０の折れ曲がり角θが９０°より小さい。このため、折れ曲がり部３１の両側の配線３０が鈍角で交わる。
　配線３０の折れ曲がり角θが９０°より小さい場合でも、外側の角及び内側の角の少なくとも一方を面取りすることにより、誘電体膜２０に発生する応力を低減させることができる。
　［第４実施例］
　次に、図１４を参照して第４実施例による半導体製造について説明する。以下、第１実施例または第２実施例による半導体装置と共通の構成については説明を省略する。
　図１４は、第４実施例による半導体装置の配線３０の折れ曲がり部３１の平面図である。第１実施例では、折れ曲がり部３１の内側の角の面取り領域３４（図３Ｂ）を重なり領域３６の外側に付加した。第４実施例では、折れ曲がり部３１の内側の角が、湾曲した曲線３８で切り取られている。図１４では、湾曲した曲線３８が円周である例を示している。折れ曲がり部３１の内側の側面は、重なり領域３６の内側を通過する。
　次に、第４実施例による半導体装置の持つ優れた効果について説明する。図７に示したシミュレーション結果において、折れ曲がり部３１の内側の角の近傍において、外側の角の近傍よりも大きな応力が発生している。この結果から、折れ曲がり部３１の内角が２７０°となる角部の近傍において、応力が大きくなると考えられる。第４実施例においては、折れ曲がり部３１に、２７０°より大きな内角を持つ角部が含まれていない。このため、誘電体膜２０（図１Ａ）に発生する応力を低減させることができる。
　上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１０　半導体基板
２０　誘電体膜
２１　第１の誘電体膜
２２　第２の誘電体膜
２３　第３の誘電体膜
３０　配線
３１　折れ曲がり部
３２　折れ曲がり部の内側の角
３３　折れ曲がり部の外側の角
３４　内側の角を面取りすることによって付加された領域（内側の面取り領域）
３５　外側の角を面取りすることによって落とされた領域（外側の面取り領域）
３６　配線の２つの直線部分を延長した領域が重なった領域（重なり領域）
３７　面取り面
３８　湾曲した曲線
４０　パッド
４１　保護膜
４２　開口
４５　回路素子
４６　電位差を生じさせる回路
５０　ＧａＡｓ基板
５１　ＳｉＮ膜
５２　配線
５３　ＳｉＮ膜
５４　パッド
５５　ＳｉＮ膜
５６　Ａｕ膜
５７　パッケージ基板
６０　Ａｕワイヤ
６１　ハンダボールバンプ
６２　Ｃｕピラー
６３　ハンダ
６４　Ｃｕピラーバンプ

Claims (12)

  1. 　半導体基板と、
    　前記半導体基板の上に形成された誘電体膜と、
    　前記半導体基板と前記誘電体膜との間に配置され、折れ曲がり部を含む配線と、
    　前記誘電体膜の上に形成されたパッドと、
    　前記パッドを覆い、前記パッドの上面を露出させる開口が設けられている保護膜と
    を有し、
    　前記配線の前記折れ曲がり部と前記パッドとが平面視において重なっており、前記折れ曲がり部の内側の角及び外側の角の少なくとも一方が面取りされている半導体装置。
  2. 　前記折れ曲がり部の内側の角が面取りされている請求項１に記載の半導体装置。
  3. 　前記折れ曲がり部の外側の角も面取りされている請求項２に記載の半導体装置。
  4. 　前記折れ曲がり部に連続する前記配線の一方の直線部分を延長した領域と、他方の直線部分を延長した領域とが重なる領域に、前記折れ曲がり部の外側の角を面取りすることにより落とされた領域が含まれる請求項３に記載の半導体装置。
  5. 　前記配線が前記折れ曲がり部で直角に折れ曲がっており、前記折れ曲がり部の外側の角を面取りすることにより落とされた領域の平面形状と、内側の角を面取りすることにより付加された領域の平面形状とが直角二等辺三角形である請求項３または４に記載の半導体装置。
  6. 　前記折れ曲がり部の外側の角を面取りすることにより落とされた直角二等辺三角形の領域と、内側の角を面取りすることにより付加された直角二等辺三角形の領域との大きさが等しい請求項５に記載の半導体装置。
  7. 　前記折れ曲がり部の内側の角及び外側の角の少なくとも一方がＲ面で面取りされている請求項３または４に記載の半導体装置。
  8. 　前記折れ曲がり部の内側の角及び外側の角の少なくとも一方が、１つ以上の角部を含む多角柱面で面取りされている請求項３または４に記載の半導体装置。
  9. 　さらに、前記パッドの上に配置されたバンプ、または前記パッドにボンディングされたワイヤを含み、
    　前記配線の材料は金を含む請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 　前記誘電体膜は窒化シリコン膜である請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 　さらに、前記パッドと前記配線との間に電位差を生じさせる回路を有する請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 　前記パッドは金を含む請求項１乃至１１のいずれか１項に記載の半導体装置。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02139931A (ja) * 1988-11-21 1990-05-29 Mitsubishi Electric Corp 半導体装置の製造方法
JPH05109813A (ja) * 1991-10-19 1993-04-30 Nec Corp 半導体装置
JPH05218021A (ja) * 1991-11-07 1993-08-27 Samsung Electron Co Ltd 半導体装置
JPH09293723A (ja) * 1996-04-26 1997-11-11 Nikon Corp 半導体装置
JP2007027264A (ja) * 2005-07-13 2007-02-01 Seiko Epson Corp 半導体装置
JP2008306103A (ja) * 2007-06-11 2008-12-18 Seiko Epson Corp 半導体装置及び導電パターン設計方法
JP2011222963A (ja) * 2010-01-15 2011-11-04 Rohm Co Ltd 半導体装置およびその製造方法
JP2012028549A (ja) * 2010-07-23 2012-02-09 Fujitsu Semiconductor Ltd 半導体装置の製造方法及び半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004266012A (ja) 2003-02-28 2004-09-24 Canon Inc 半導体装置
JP4517843B2 (ja) * 2004-12-10 2010-08-04 エルピーダメモリ株式会社 半導体装置
JP4671814B2 (ja) 2005-09-02 2011-04-20 パナソニック株式会社 半導体装置
GB2449225B (en) 2007-04-02 2011-01-12 Toshiba Res Europ Ltd Channel searching method and apparatus
JP6008603B2 (ja) * 2012-06-15 2016-10-19 エスアイアイ・セミコンダクタ株式会社 半導体装置
KR20150135255A (ko) * 2013-03-25 2015-12-02 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
JP6104669B2 (ja) * 2013-03-28 2017-03-29 日本オクラロ株式会社 光受信モジュール

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02139931A (ja) * 1988-11-21 1990-05-29 Mitsubishi Electric Corp 半導体装置の製造方法
JPH05109813A (ja) * 1991-10-19 1993-04-30 Nec Corp 半導体装置
JPH05218021A (ja) * 1991-11-07 1993-08-27 Samsung Electron Co Ltd 半導体装置
JPH09293723A (ja) * 1996-04-26 1997-11-11 Nikon Corp 半導体装置
JP2007027264A (ja) * 2005-07-13 2007-02-01 Seiko Epson Corp 半導体装置
JP2008306103A (ja) * 2007-06-11 2008-12-18 Seiko Epson Corp 半導体装置及び導電パターン設計方法
JP2011222963A (ja) * 2010-01-15 2011-11-04 Rohm Co Ltd 半導体装置およびその製造方法
JP2012028549A (ja) * 2010-07-23 2012-02-09 Fujitsu Semiconductor Ltd 半導体装置の製造方法及び半導体装置

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