JP2004363173A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】配線部と電極パッドとの付け根の部分での断線を防止しつつ、電極パッドの密着性を向上させる。
【解決手段】層間絶縁膜４上にバリアメタル膜５を介して電極パッド７および配線７´を形成し、電極パッド７の周囲にバリアメタル膜５が残るようにして、電極パッド７下のバリアメタル膜５が除去されたバリアメタル除去領域６をバリアメタル膜５に形成する。
【選択図】 図１
【解決手段】層間絶縁膜４上にバリアメタル膜５を介して電極パッド７および配線７´を形成し、電極パッド７の周囲にバリアメタル膜５が残るようにして、電極パッド７下のバリアメタル膜５が除去されたバリアメタル除去領域６をバリアメタル膜５に形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、電極パッドの構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、配線の微細化に伴う電気的ストレス（エレクトロマイグレーション）によって配線が断線することを防止するため、配線と絶縁膜との間にバリアメタル膜を介在させる方法がある。ここで、配線に接続される電極パッドと絶縁膜との間にもバリアメタル膜を介在させると、バリアメタル膜は絶縁膜との密着性が悪いことから、ワイヤボンディング時に電極パッドが剥離することがある。このため、例えば、特許文献１に開示されているように、電極パッド下のバリアメタル膜を除去することにより、ワイヤボンディング時に電極パッドが剥離することを防止することが行われている。
【０００３】
【特許文献１】
特開平８−２９３５２１号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、配線部と電極パッドとの付け根の部分もバリアメタル膜が除去されているため、絶縁膜の熱応力が配線部と電極パッドとの付け根の部分に加わると、配線部と電極パッドとの付け根の部分で断線することがあるという問題があった。
【０００５】
そこで、本発明の目的は、配線部と電極パッドとの付け根の部分での断線を防止しつつ、電極パッドの密着性を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、バリアメタル膜を介して絶縁層上に形成された配線と、前記配線に接続され、前記配線と電極パッドとの付け根の部分に前記バリアメタル膜が残るようにして、前記バリアメタル膜の除去領域が設けられた電極パッドとを備えることを特徴とする。
【０００７】
これにより、配線部と電極パッドとの付け根の部分にバリアメタル膜を残したままで、電極パッドの一部を絶縁層上に直接密着させることが可能となる。このため、絶縁膜の熱応力が配線部と電極パッドとの付け根の部分に加わった場合においても、ワイヤボンディング時に電極パッドが剥離することを抑制しつつ、配線部と電極パッドとの付け根の部分で断線することを防止することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、バリアメタル膜を介して絶縁層上に形成された配線と、前記配線に接続され、前記バリアメタル膜が周囲に残るようにして、前記バリアメタル膜が除去された電極パッドとを備えることを特徴とする。
これにより、配線部と電極パッドとの付け根の部分にバリアメタル膜を残すことを可能としつつ、電極パッド下のバリアメタル膜の一部を除去することが可能となり、配線部と電極パッドとの付け根の部分での断線を防止しつつ、ワイヤボンディング時に電極パッドが剥離することを抑制することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、バリアメタル膜を介して絶縁層上に形成された配線と、前記配線に接続され、前記バリアメタル膜を介して前記絶縁層上に形成された電極パッドと、前記電極パッド下に配置されるようにして前記バリアメタル膜に設けられたスリットとを備えることを特徴とする。
これにより、配線部と電極パッドとの付け根の部分にバリアメタル膜を残すことを可能としつつ、電極パッド下のバリアメタル膜の一部を除去することが可能となり、配線部と電極パッドとの付け根の部分での断線を防止しつつ、ワイヤボンディング時に電極パッドが剥離することを抑制することが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された配線層と、前記絶縁層と前記配線層との間に形成された下層バリアメタル膜と、前記配線層上に形成された上層バリアメタル膜と、前記配線層に接続され、前記下層バリアメタル膜および前記上層バリアメタル膜の少なくとも一部がそれぞれ除去された電極パッドとを備えることを特徴とする。
【００１１】
これにより、配線層がバリアメタル膜で挟み込まれる場合においても、電極パッドの上下面を絶縁層にそれぞれ直接密着させることが可能となる。このため、電極パッドの積層構造が用いられた場合においても、電極パッドの各層における密着性を向上させることが可能となり、ワイヤボンディング時に電極パッドが剥離することを抑制することが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、第１絶縁層上に形成された第１配線層と、前記第１配線層上に形成された第２絶縁層と、前記第１絶縁層と前記第１配線層との間に形成された第１下層バリアメタル膜と、前記第１配線層と前記第２絶縁層との間に形成された第１上層バリアメタル膜と、前記第１配線層に接続され、前記第１下層バリアメタル膜および前記第１上層バリアメタル膜の少なくとも一部がそれぞれ除去された第１電極パッドと、前記第２絶縁層上に形成された第２配線層と、前記第２絶縁層と前記第２配線層との間に形成された第２下層バリアメタル膜と、前記第２配線層上に形成された第２上層バリアメタル膜と、前記第２配線層に接続され、前記第２下層バリアメタル膜および前記第２上層バリアメタル膜の少なくとも一部がそれぞれ除去されるようにして、前記第１電極パッド上に配置された第２電極パッドとを備えることを特徴とする。
【００１３】
これにより、バリアメタル膜で挟み込まれた複数の配線層が積層される場合においても、電極パッドの上下面を絶縁層にそれぞれ直接密着させることが可能となり、積層構造の電極パッドがワイヤボンディング時に剥離することを抑制することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上にバリアメタル膜を形成する工程と、前記バリアメタル膜上に形成される電極パッドの周囲に前記バリアメタル膜が残るようにして、前記電極パッド下のバリアメタル膜を除去する工程と、前記電極パッド下のバリアメタル膜が除去された絶縁層上に配線材料を成膜する工程と、前記配線材料および前記バリアメタル膜をパターニングすることにより、配線および前記配線に接続された電極パッドを形成する工程とを備えることを特徴とする。
【００１４】
これにより、配線材料を成膜する前にバリアメタル膜をパターニングすることで、電極パッド下のバリアメタル膜の一部を除去することが可能としつつ、バリアメタル膜を下地層とする配線パターンを形成することができる。このため、製造工程の煩雑化を抑制しつつ、ワイヤボンディング時に電極パッドが剥離することを抑制することが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上にバリアメタル膜を形成する工程と、電極パッド下に配置される前記バリアメタル膜の領域内にスリットを形成する工程と、前記スリットが形成されたバリアメタル膜上に配線材料を成膜する工程と、前記配線材料および前記バリアメタル膜をパターニングすることにより、配線および前記配線に接続された電極パッドを形成する工程とを備えることを特徴とする。
【００１６】
これにより、配線材料を成膜する前にバリアメタル膜にスリットを形成することで、電極パッド下のバリアメタル膜の一部を除去することが可能としつつ、バリアメタル膜を下地層とする配線パターンを形成することができる。このため、製造工程の煩雑化を抑制しつつ、ワイヤボンディング時に電極パッドが剥離することを抑制することが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１絶縁層上に第１下層バリアメタル膜を形成する工程と、前記第１下層バリアメタル膜上に形成される第１電極パッドの周囲に前記第１下層バリアメタル膜が残るようにして、前記第１電極パッド下の第１下層バリアメタル膜を除去する工程と、前記第１電極パッド下の第１下層バリアメタル膜が除去された第１絶縁層上に第１配線材料を成膜する工程と、前記成膜された第１配線材料上に第１上層バリアメタル膜を形成する工程と、前記第１電極パッドの周囲に前記第１上層バリアメタル膜が残るようにして、前記第１電極パッド上の第１上層バリアメタル膜を除去する工程と、前記第１上層バリアメタル膜、前記第１配線材料および前記第１下層バリアメタル膜をパターニングすることにより、第１配線および前記第１配線に接続された前記第１電極パッドを形成する工程と、前記第１配線および前記第１電極パッド上に第２絶縁層を形成する工程と、前記第２絶縁層上に第２下層バリアメタル膜を形成する工程と、前記第２下層バリアメタル膜上に形成される第２電極パッドの周囲に前記第２下層バリアメタル膜が残るようにして、前記第２電極パッド下の第２下層バリアメタル膜を除去する工程と、前記第２電極パッド下の第２下層バリアメタル膜が除去された第２絶縁層上に第２配線材料を成膜する工程と、前記成膜された第２配線材料上に第２上層バリアメタル膜を形成する工程と、前記第２電極パッドの周囲に前記第２上層バリアメタル膜が残るようにして、前記第２電極パッド上の第２上層バリアメタル膜を除去する工程と、前記第２上層バリアメタル膜、前記第２配線材料および前記第２下層バリアメタル膜をパターニングすることにより、第２配線および前記第２配線に接続され、前記第１電極パッド上に配置された前記第２電極パッドを形成する工程とを備えることを特徴とする。
【００１８】
これにより、配線材料の成膜前後にバリアメタル膜をパターニングすることで、電極パッドの上下面のバリアメタル膜を除去することが可能としつつ、バリアメタル膜で挟み込まれた配線パターンを形成することができ、積層構造の電極パッドがワイヤボンディング時に剥離することを抑制することが可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図、図１（ｂ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。
【００２０】
図１において、絶縁層１上には、バリアメタル膜２を介して電極パッド３が形成され、電極パッド３上には、層間絶縁膜４が形成されている。そして、層間絶縁膜４上には、バリアメタル膜５を介して電極パッド７および配線７´が形成され、電極パッド７および配線７´上には、保護膜８が形成されている。ここで、保護膜８には、電極パッド７の表面を露出させるパッド開口部９が設けられている。また、バリアメタル膜５には、電極パッド７の周囲にバリアメタル膜５が残るようにして、電極パッド７下のバリアメタル膜５が除去されたバリアメタル除去領域６が形成されている。
【００２１】
これにより、配線７´と電極パッド７との付け根７´´の部分にバリアメタル膜５を残したままで、電極パッド７の一部を層間絶縁膜４上に直接密着させることが可能となる。このため、層間絶縁膜４の熱応力が配線と電極パッド７との付け根７´´の部分に加わった場合においても、ワイヤボンディング時に電極パッド７が剥離することを抑制しつつ、配線７´と電極パッド７との付け根７´´の部分で断線することを防止することが可能となる。
【００２２】
なお、バリアメタル膜２、５としては、例えば、ＴｉおよびＴｉＮの積層構造などを用いることができ、電極パッド７および配線７´としては、例えば、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−ＣｕなどのＡｌ系配線材料を用いることができる。また、絶縁層１および層間絶縁膜４としては、例えば、ＮＳＧ（ノンドープシリケードグラス）膜、ＢＰＳＧ（ボロン／リンドープシリケードグラス）膜またはＳＯＧ（スピンオングラス）膜、あるいはこれらの膜の積層構造を用いることができ、保護膜８としては、例えば、ＳｉＮ膜を用いることができる。
【００２３】
図２および図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図および平面図である。
図２（ａ）において、スパッタなどの方法により、バリアメタル材料および配線材料を絶縁層１上に成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁層１上に成膜されたバリアメタル材料および配線材料をパターニングすることにより、バリアメタル膜２を下地層とする電極パッド３を絶縁層１上に形成する。
【００２４】
次に、図２（ｂ）に示すように、ＣＶＤなどの方法により、電極パッド３が形成された絶縁層１上に層間絶縁膜４を成膜する。そして、図２（ｃ）に示すように、スパッタなどの方法により、バリアメタル材料を層間絶縁膜４上に成膜する。
次に、図２（ｄ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜４上に成膜されたバリアメタル材料をパターニングすることにより、電極パッド７の周囲にバリアメタル膜５が残るようにして、電極パッド７下のバリアメタル膜５が除去されたバリアメタル除去領域６を形成する。
【００２５】
次に、図３（ａ）に示すように、スパッタなどの方法により、バリアメタル除去領域６が形成されたバリアメタル膜５上に配線材料を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、配線材料およびバリアメタル除去領域６が形成されたバリアメタル膜５をパターニングすることにより、バリアメタル膜５を下地層とする配線７´を層間絶縁膜４上に形成するとともに、バリアメタル膜５が周囲に残された電極パッド７を層間絶縁膜４上に形成する。
【００２６】
次に、図３（ｂ）に示すように、ＣＶＤなどの方法により、電極パッド７および配線７´が形成された層間絶縁膜４上に保護膜８を成膜する。そして、図３（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、保護膜８をパターニングすることにより、電極パッド７の表面を露出させるパッド開口部９を形成する。
【００２７】
次に、図３（ｄ）に示すように、表面が露出された電極パッド７上にワイヤボンディングを行うことにより、電極パッド７にＡｕワイヤ１０を接続する。ここで、電極パッド７下のバリアメタル膜５の一部を除去することにより、電極パッド７を層間絶縁膜４に直接密着させることができる。このため、電極パッド７の密着強度を向上させることができ、ワイヤボンディング時の電極パッド７の剥離を抑制することができる。また、電極パッド７の周囲にバリアメタル膜５を残すことにより、電極パッド７と配線７´との付け根７´´の部分にバリアメタル膜５を設けることができ、付け根７´´の部分での断線を抑制することができる。
【００２８】
図４（ａ）は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図、図４（ｂ）は、本発明の第２実施形態に係る半導体装置の概略構成を示す平面図である。
図４において、絶縁層１１上には、バリアメタル膜１２を介して電極パッド１３が形成され、電極パッド１３上には、層間絶縁膜１４が形成されている。そして、層間絶縁膜１４上には、バリアメタル膜１５を介して電極パッド１７および配線１７´が形成され、電極パッド１７および配線１７´上には、保護膜１８が形成されている。ここで、保護膜１８には、電極パッド１７の表面を露出させるパッド開口部１９が設けられている。また、バリアメタル膜１５には、電極パッド１７下に配置されるスリット１６が形成されている。
【００２９】
これにより、配線１７´と電極パッド１７との付け根１７´´の部分にバリアメタル膜１５を残すことを可能としつつ、電極パッド１７下のバリアメタル膜１５の一部を除去することが可能となり、配線１７´と電極パッド１７との付け根１７´´の部分での断線を防止しつつ、ワイヤボンディング時に電極パッド１７が剥離することを抑制することが可能となる。
【００３０】
なお、バリアメタル膜１２、１５としては、例えば、ＴｉおよびＴｉＮの積層構造などを用いることができ、電極パッド１７および配線１７´としては、例えば、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−ＣｕなどのＡｌ系配線材料を用いることができる。また、絶縁層１１および層間絶縁膜１４としては、例えば、ＮＳＧ膜、ＢＰＳＧ膜またはＳＯＧ膜、あるいはこれらの膜の積層構造を用いることができ、保護膜１８としては、例えば、ＳｉＮ膜を用いることができる。
【００３１】
図５は、本発明の第３実施形態に係る半導体装置の構成を示す断面図である。図５において、第１絶縁層Ｓ１上には、第１下層バリアメタル膜ＢＤ１および第１上層バリアメタル膜ＢＵ１が上下面にそれぞれ設けられた第１電極パッドＰ１が形成されている。また、第１電極パッドＰ１上には、第２絶縁層Ｓ２が形成され、第２絶縁層Ｓ２上には、第２下層バリアメタル膜ＢＤ２および第２上層バリアメタル膜ＢＵ２が上下面にそれぞれ設けられた第２電極パッドＰ２が形成されている。また、第２電極パッドＰ２上には、第３絶縁層Ｓ３が形成され、第３絶縁層Ｓ３上には、第３下層バリアメタル膜ＢＤ３および第３上層バリアメタル膜ＢＵ３が上下面にそれぞれ設けられた第３電極パッドＰ３が形成されている。
【００３２】
ここで、第１絶縁層Ｓ１は、ＳｉＯ２膜２１／ＮＳＧ膜２２／ＢＰＳＧ膜２３／ＮＳＧ膜２４の４層構造を有し、第２絶縁層Ｓ２は、ＮＳＧ膜３２／ＳＯＧ膜３３／ＮＳＧ膜３４の３層構造を有し、第３絶縁層Ｓ３は、ＮＳＧ膜４２／ＳＯＧ膜４３／ＮＳＧ膜４４の３層構造を有している。また、第１電極パッドＰ１、第２電極パッドＰ２および第３電極パッドＰ３は、Ａｌ−Ｃｕ膜２８、Ａｌ−Ｃｕ膜３８、Ａｌ−Ｃｕ膜４７をそれぞれ有している。また、第１下層バリアメタル膜ＢＤ１は、Ｔｉ膜２５／ＴｉＮ膜２６／Ｔｉ膜２７の３層構造を有し、第２下層バリアメタル膜ＢＤ２は、Ｔｉ膜３５／ＴｉＮ膜３６／Ｔｉ膜３７の３層構造を有し、第３下層バリアメタル膜ＢＤ３は、Ｔｉ膜４５／ＴｉＮ膜４６の２層構造を有している。また、第１上層バリアメタル膜ＢＵ１は、Ｔｉ膜２９／ＴｉＮ膜３０の２層構造を有し、第２上層バリアメタル膜ＢＵ２は、Ｔｉ膜３９／ＴｉＮ膜４０の２層構造を有し、第３上層バリアメタル膜ＢＵ３は、ＴｉＮ膜４８を有している。
【００３３】
また、第３電極パッドＰ３が形成された第３絶縁層Ｓ３上には、ＳｉＮ膜４９が形成されている。そして、ＴｉＮ膜４８およびＳｉＮ膜４９には、Ａｌ−Ｃｕ膜４７の表面を露出させるパッド開口部５０が設けられている。また、Ｔｉ膜４５／ＴｉＮ膜４６には、第３電極パッドＰ３の周囲にＴｉ膜４５／ＴｉＮ膜４６が残るようにして、第３電極パッドＰ３下のＴｉ膜４５／ＴｉＮ膜４６が除去されたバリアメタル除去領域Ｒ１が形成されている。さらに、第３電極パッドＰ３のＡｌ−Ｃｕ膜４７は、Ａｌ−Ｃｕ膜４７から構成される配線に接続され、配線を構成するＡｌ−Ｃｕ膜４７の下面には、Ｔｉ膜４５／ＴｉＮ膜４６が設けられ、配線を構成するＡｌ−Ｃｕ膜４７の上面には、ＴｉＮ膜４６が設けられている。
【００３４】
これにより、第３電極パッドＰ３が第２電極パッドＰ２上に積層された場合においても、配線層の断線を防止することを可能としつつ、第３電極パッドＰ３をＮＳＧ膜４４に直接密着させることが可能となり、第３電極パッドＰ３がワイヤボンディング時に剥離することを抑制することが可能となる。
図６は、本発明の第４実施形態に係る半導体装置の構成を示す断面図である。
【００３５】
図６において、第１絶縁層Ｓ１１上には、第１下層バリアメタル膜ＢＤ１１および第１上層バリアメタル膜ＢＵ１１が上下面にそれぞれ設けられた第１電極パッドＰ１１が形成されている。また、第１電極パッドＰ１１上には、第２絶縁層Ｓ１２が形成され、第２絶縁層Ｓ１２上には、第２下層バリアメタル膜ＢＤ１２および第２上層バリアメタル膜ＢＵ１２が上下面にそれぞれ設けられた第２電極パッドＰ１２が形成されている。また、第２電極パッドＰ１２上には、第３絶縁層Ｓ１３が形成され、第３絶縁層Ｓ１３上には、第３下層バリアメタル膜ＢＤ１３および第３上層バリアメタル膜ＢＵ１３が上下面にそれぞれ設けられた第３電極パッドＰ１３が形成されている。
【００３６】
ここで、第１絶縁層Ｓ１１は、ＳｉＯ２膜６１／ＮＳＧ膜６２／ＢＰＳＧ膜６３／ＮＳＧ膜６４の４層構造を有し、第２絶縁層Ｓ１２は、ＮＳＧ膜７２／ＳＯＧ膜７３／ＮＳＧ膜７４の３層構造を有し、第３絶縁層Ｓ１３は、ＮＳＧ膜８２／ＳＯＧ膜８３／ＮＳＧ膜８４の３層構造を有している。また、第１電極パッドＰ１１、第２電極パッドＰ１２および第３電極パッドＰ１３は、Ａｌ−Ｃｕ膜６８、Ａｌ−Ｃｕ膜７８、Ａｌ−Ｃｕ膜８７をそれぞれ有している。また、第１下層バリアメタル膜ＢＤ１１は、Ｔｉ膜６５／ＴｉＮ膜６６／Ｔｉ膜６７の３層構造を有し、第２下層バリアメタル膜ＢＤ１２は、Ｔｉ膜７５／ＴｉＮ膜７６／Ｔｉ膜７７の３層構造を有し、第３下層バリアメタル膜ＢＤ１３は、Ｔｉ膜８５／ＴｉＮ膜８６の２層構造を有している。また、第１上層バリアメタル膜ＢＵ１１は、Ｔｉ膜６９／ＴｉＮ膜７０の２層構造を有し、第２上層バリアメタル膜ＢＵ１２は、Ｔｉ膜７９／ＴｉＮ膜８０の２層構造を有し、第３上層バリアメタル膜ＢＵ１３は、ＴｉＮ膜８８を有している。
【００３７】
また、第３電極パッドＰ１３が形成された第３絶縁層Ｓ１３上には、ＳｉＮ膜８９が形成されている。そして、ＴｉＮ膜８８およびＳｉＮ膜８９には、Ａｌ−Ｃｕ膜８７の表面を露出させるパッド開口部９０が設けられている。
また、第１電極パッドＰ１１下には、第１電極パッドＰ１１の周囲にＴｉ膜６５／ＴｉＮ膜６６／Ｔｉ膜６７が残るようにして、第１電極パッドＰ１１下のＴｉ膜６５／ＴｉＮ膜６６／Ｔｉ膜６７が除去されたバリアメタル除去領域Ｒ１１が形成されている。
【００３８】
また、第２電極パッドＰ１２下には、ＮＳＧ膜７２／ＳＯＧ膜７３／ＮＳＧ膜７４が除去されるとともに、第２電極パッドＰ１２の周囲にＴｉ膜７５／ＴｉＮ膜７６／Ｔｉ膜７７が残るようにして、第２電極パッドＰ１２下のＴｉ膜７５／ＴｉＮ膜７６／Ｔｉ膜７７が除去されたバリアメタル除去領域Ｒ１２が形成されている。
【００３９】
また、第３電極パッドＰ１３下には、ＮＳＧ膜８２／ＳＯＧ膜８３／ＮＳＧ膜８４が除去されるとともに、第３電極パッドＰ１３の周囲にＴｉ膜８５／ＴｉＮ膜８６が残るようにして、第３電極パッドＰ１３下のＴｉ膜８５／ＴｉＮ膜８６が除去されたバリアメタル除去領域Ｒ１３が形成されている。
さらに、第３電極パッドＰ１３のＡｌ−Ｃｕ膜８７は、Ａｌ−Ｃｕ膜８７から構成される配線に接続され、配線を構成するＡｌ−Ｃｕ膜８７の下面には、Ｔｉ膜８５／ＴｉＮ膜８６が設けられ、配線を構成するＡｌ−Ｃｕ膜８７の上面には、ＴｉＮ膜８８が設けられている。そして、第３電極パッドＰ１３上には、第３電極パッドＰ１３の周囲にＴｉＮ膜８８が残るようにして、第３電極パッドＰ１３上のＴｉＮ膜８８が除去されたバリアメタル除去領域Ｒ１４が形成されている。
【００４０】
これにより、配線層がバリアメタル膜でそれぞれ挟み込まれる場合においても、第２電極パッドＰ１２のＡｌ−Ｃｕ膜７８および第３電極パッドＰ１３のＡｌ−Ｃｕ膜８７を密着させることが可能となり、Ｔｉ膜６９／ＴｉＮ膜７０上に形成されるＡｌ−Ｃｕ膜７８、８７全体の膜厚を増加させることが可能となる。このため、ワイヤボンディング時の衝撃をＡｌ−Ｃｕ膜７８、８７で吸収することが可能となり、第２電極パッドＰ１２下にＴｉ膜６９／ＴｉＮ膜７０が存在する場合においても、第２電極パッドＰ１２がワイヤボンディング時に剥離することを抑制することが可能となる。
【００４１】
図７は、本発明の第５実施形態に係る半導体装置の構成を示す断面図である。
図７において、第１絶縁層Ｓ２１上には、第１下層バリアメタル膜ＢＤ２１および第１上層バリアメタル膜ＢＵ２１が上下面にそれぞれ設けられた第１電極パッドＰ２１が形成されている。また、第１電極パッドＰ２１上には、第２絶縁層Ｓ２２が形成され、第２絶縁層Ｓ２２上には、第２下層バリアメタル膜ＢＤ２２および第２上層バリアメタル膜ＢＵ２２が上下面にそれぞれ設けられた第２電極パッドＰ２２が形成されている。また、第２電極パッドＰ２２上には、第３絶縁層Ｓ２３が形成され、第３絶縁層Ｓ２３上には、第３下層バリアメタル膜ＢＤ２３および第３上層バリアメタル膜ＢＵ２３が上下面にそれぞれ設けられた第３電極パッドＰ２３が形成されている。
【００４２】
ここで、第１絶縁層Ｓ２１は、ＳｉＯ２膜１６１／ＮＳＧ膜１６２／ＢＰＳＧ膜１６３／ＮＳＧ膜１６４の４層構造を有し、第２絶縁層Ｓ２２は、ＮＳＧ膜１７２／ＳＯＧ膜１７３／ＮＳＧ膜１７４の３層構造を有し、第３絶縁層Ｓ２３は、ＮＳＧ膜１８２／ＳＯＧ膜１８３／ＮＳＧ膜１８４の３層構造を有している。また、第１電極パッドＰ２１、第２電極パッドＰ２２および第３電極パッドＰ２３は、Ａｌ−Ｃｕ膜１６８、Ａｌ−Ｃｕ膜１７８、Ａｌ−Ｃｕ膜１８７をそれぞれ有している。また、第１下層バリアメタル膜ＢＤ２１は、Ｔｉ膜１６５／ＴｉＮ膜１６６／Ｔｉ膜１６７の３層構造を有し、第２下層バリアメタル膜ＢＤ２２は、Ｔｉ膜１７５／ＴｉＮ膜１７６／Ｔｉ膜１７７の３層構造を有し、第３下層バリアメタル膜ＢＤ２３は、Ｔｉ膜１８５／ＴｉＮ膜１８６の２層構造を有している。また、第１上層バリアメタル膜ＢＵ２１は、Ｔｉ膜１６９／ＴｉＮ膜１７０の２層構造を有し、第２上層バリアメタル膜ＢＵ２２は、Ｔｉ膜１７９／ＴｉＮ膜１８０の２層構造を有し、第３上層バリアメタル膜ＢＵ２３は、ＴｉＮ膜１８８を有している。
【００４３】
また、第３電極パッドＰ２３が形成された第３絶縁層Ｓ２３上には、ＳｉＮ膜１８９が形成されている。そして、ＴｉＮ膜１８８およびＳｉＮ１膜８９には、Ａｌ−Ｃｕ膜１８７の表面を露出させるパッド開口部１９０が設けられている。
また、第１電極パッドＰ２１下には、第１電極パッドＰ２１の周囲にＴｉ膜１６５／ＴｉＮ膜１６６／Ｔｉ膜１６７が残るようにして、第１電極パッドＰ２１下のＴｉ膜１６５／ＴｉＮ膜１６６／Ｔｉ膜１６７が除去されたバリアメタル除去領域Ｒ１２１が形成されている。
【００４４】
また、第２電極パッドＰ２２下には、ＮＳＧ膜１７２／ＳＯＧ膜１７３／ＮＳＧ膜１７４が除去された絶縁膜除去領域Ｒ１２２が形成されるとともに、第３電極パッドＰ２３下には、ＮＳＧ膜１８２／ＳＯＧ膜１８３／ＮＳＧ膜１８４が除去された絶縁膜除去領域Ｒ１２３が形成されている。
さらに、第３電極パッドＰ２３のＡｌ−Ｃｕ膜１８７は、Ａｌ−Ｃｕ膜１８７から構成される配線に接続され、配線を構成するＡｌ−Ｃｕ膜１８７の下面には、Ｔｉ膜１８５／ＴｉＮ膜１８６が設けられ、配線を構成するＡｌ−Ｃｕ膜１８７の上面には、ＴｉＮ膜１８８が設けられている。そして、第３電極パッドＰ２３上には、第３電極パッドＰ２３の周囲にＴｉＮ膜１８８が残るようにして、第３電極パッドＰ２３上のＴｉＮ膜１８８が除去されたバリアメタル除去領域Ｒ２４が形成されている。
【００４５】
これにより、多層配線層がバリアメタル膜でそれぞれ挟み込まれる場合においても、第１上層バリアメタル膜ＢＵ２１および第２下層バリアメタル膜ＢＤ２２を介して第１電極パッドＰ２１と第２電極パッドＰ２２を密着させることが可能となるとともに、第２上層バリアメタル膜ＢＵ２２および第３下層バリアメタル膜ＢＤ２３を介して第２電極パッドＰ２２と第３電極パッドＰ２３を密着させることが可能となる。このため、第１電極パッドＰ２１〜第３電極パッドＰ２３全体の膜厚を増加させることが可能となり、ワイヤボンディング時の衝撃を第１電極パッドＰ２１〜第３電極パッドＰ２３全体で吸収することが可能となることから、第１電極パッドＰ２１〜第３電極パッドＰ２３がワイヤボンディング時に剥離することを抑制することが可能となる。
【００４６】
なお、上述した第３実施形態〜第５実施形態では、３層の電極パッド構造を例にとって説明したが、２層の電極パッド構造または４層以上の電極パッド構造に適用してもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の構成を示す図。
【図２】第１実施形態に係る半導体装置の製造方法を示す図。
【図３】第１実施形態に係る半導体装置の製造方法を示す図。
【図４】第２実施形態に係る半導体装置の構成を示す図。
【図５】第３実施形態に係る半導体装置の構成を示す断面図。
【図６】第４実施形態に係る半導体装置の構成を示す断面図。
【図７】第５実施形態に係る半導体装置の構成を示す断面図。
【符号の説明】
１、１１ 絶縁層、２、５、１２、１５ バリアメタル膜、３、７、１３、１７ 電極パッド、４、１４ 層間絶縁膜、６、１６、Ｒ１、Ｒ１１〜Ｒ１４、Ｒ１２１、Ｒ１２４ バリアメタル除去領域、Ｒ１２２、Ｒ１２３ 絶縁膜除去領域、７´、１７´ 配線、７´´、１７´´ 付け根、８、１８ 保護膜、９、１９、５０、９０ パッド開口部、１０ Ａｕワイヤ、Ｐ１、Ｐ１１、Ｐ２１ 第１電極パッド、Ｐ２、Ｐ１２、Ｐ２２ 第２電極パッド、Ｐ３、Ｐ１３、Ｐ２３ 第３電極パッド、Ｓ１、Ｓ１１、Ｓ２１ 第１絶縁層、Ｓ２、Ｓ１２、Ｓ２２ 第２絶縁層、Ｓ３、Ｓ１３、Ｓ２３ 第３絶縁層、ＢＤ１、ＢＤ１１、ＢＤ２１ 第１下層バリアメタル膜、ＢＤ２、ＢＤ１２、ＢＤ２２ 第２下層バリアメタル膜、ＢＤ３、ＢＤ１３、ＢＤ２３ 第３下層バリアメタル膜、ＢＵ１、ＢＵ１１、ＢＵ２１ 第１上層バリアメタル膜、ＢＵ２、ＢＵ１２、ＢＵ２２ 第２上層バリアメタル膜、ＢＵ３、ＢＵ１３、ＢＵ２３ 第３上層バリアメタル膜、２１、６１、１６１ ＳｉＯ２膜、２２、２４、３２、３４、４２、４４、６２、６４、７２、７４、８２、８４、１６２、１６４、１７２、１７４、１８２、１８４ ＮＳＧ膜、２３、６３、１６３ ＢＰＳＧ膜、２５、２７、２９、３５、３７、３９、４５、６５、６７、６９、７５、７７、７９、８５、１６５、１６７、１６９、１７５、１７７、１７９、１８５ Ｔｉ膜、２６、３０、３６、４０、４６、４８、６６、７０、７６、８０、８６、８８、１６６、１７０、１７６、１８０、１８６、１８８ ＴｉＮ膜、２８、３８、４７、６８、７８、８７、１６８、１７８、１８７ Ａｌ−Ｃｕ膜、４９、８９、１８９ ＳｉＮ膜、３３、４３、７３、８３、１７３、１８３ ＳＯＧ膜
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、電極パッドの構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、配線の微細化に伴う電気的ストレス（エレクトロマイグレーション）によって配線が断線することを防止するため、配線と絶縁膜との間にバリアメタル膜を介在させる方法がある。ここで、配線に接続される電極パッドと絶縁膜との間にもバリアメタル膜を介在させると、バリアメタル膜は絶縁膜との密着性が悪いことから、ワイヤボンディング時に電極パッドが剥離することがある。このため、例えば、特許文献１に開示されているように、電極パッド下のバリアメタル膜を除去することにより、ワイヤボンディング時に電極パッドが剥離することを防止することが行われている。
【０００３】
【特許文献１】
特開平８−２９３５２１号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、配線部と電極パッドとの付け根の部分もバリアメタル膜が除去されているため、絶縁膜の熱応力が配線部と電極パッドとの付け根の部分に加わると、配線部と電極パッドとの付け根の部分で断線することがあるという問題があった。
【０００５】
そこで、本発明の目的は、配線部と電極パッドとの付け根の部分での断線を防止しつつ、電極パッドの密着性を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、バリアメタル膜を介して絶縁層上に形成された配線と、前記配線に接続され、前記配線と電極パッドとの付け根の部分に前記バリアメタル膜が残るようにして、前記バリアメタル膜の除去領域が設けられた電極パッドとを備えることを特徴とする。
【０００７】
これにより、配線部と電極パッドとの付け根の部分にバリアメタル膜を残したままで、電極パッドの一部を絶縁層上に直接密着させることが可能となる。このため、絶縁膜の熱応力が配線部と電極パッドとの付け根の部分に加わった場合においても、ワイヤボンディング時に電極パッドが剥離することを抑制しつつ、配線部と電極パッドとの付け根の部分で断線することを防止することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、バリアメタル膜を介して絶縁層上に形成された配線と、前記配線に接続され、前記バリアメタル膜が周囲に残るようにして、前記バリアメタル膜が除去された電極パッドとを備えることを特徴とする。
これにより、配線部と電極パッドとの付け根の部分にバリアメタル膜を残すことを可能としつつ、電極パッド下のバリアメタル膜の一部を除去することが可能となり、配線部と電極パッドとの付け根の部分での断線を防止しつつ、ワイヤボンディング時に電極パッドが剥離することを抑制することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、バリアメタル膜を介して絶縁層上に形成された配線と、前記配線に接続され、前記バリアメタル膜を介して前記絶縁層上に形成された電極パッドと、前記電極パッド下に配置されるようにして前記バリアメタル膜に設けられたスリットとを備えることを特徴とする。
これにより、配線部と電極パッドとの付け根の部分にバリアメタル膜を残すことを可能としつつ、電極パッド下のバリアメタル膜の一部を除去することが可能となり、配線部と電極パッドとの付け根の部分での断線を防止しつつ、ワイヤボンディング時に電極パッドが剥離することを抑制することが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された配線層と、前記絶縁層と前記配線層との間に形成された下層バリアメタル膜と、前記配線層上に形成された上層バリアメタル膜と、前記配線層に接続され、前記下層バリアメタル膜および前記上層バリアメタル膜の少なくとも一部がそれぞれ除去された電極パッドとを備えることを特徴とする。
【００１１】
これにより、配線層がバリアメタル膜で挟み込まれる場合においても、電極パッドの上下面を絶縁層にそれぞれ直接密着させることが可能となる。このため、電極パッドの積層構造が用いられた場合においても、電極パッドの各層における密着性を向上させることが可能となり、ワイヤボンディング時に電極パッドが剥離することを抑制することが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、第１絶縁層上に形成された第１配線層と、前記第１配線層上に形成された第２絶縁層と、前記第１絶縁層と前記第１配線層との間に形成された第１下層バリアメタル膜と、前記第１配線層と前記第２絶縁層との間に形成された第１上層バリアメタル膜と、前記第１配線層に接続され、前記第１下層バリアメタル膜および前記第１上層バリアメタル膜の少なくとも一部がそれぞれ除去された第１電極パッドと、前記第２絶縁層上に形成された第２配線層と、前記第２絶縁層と前記第２配線層との間に形成された第２下層バリアメタル膜と、前記第２配線層上に形成された第２上層バリアメタル膜と、前記第２配線層に接続され、前記第２下層バリアメタル膜および前記第２上層バリアメタル膜の少なくとも一部がそれぞれ除去されるようにして、前記第１電極パッド上に配置された第２電極パッドとを備えることを特徴とする。
【００１３】
これにより、バリアメタル膜で挟み込まれた複数の配線層が積層される場合においても、電極パッドの上下面を絶縁層にそれぞれ直接密着させることが可能となり、積層構造の電極パッドがワイヤボンディング時に剥離することを抑制することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上にバリアメタル膜を形成する工程と、前記バリアメタル膜上に形成される電極パッドの周囲に前記バリアメタル膜が残るようにして、前記電極パッド下のバリアメタル膜を除去する工程と、前記電極パッド下のバリアメタル膜が除去された絶縁層上に配線材料を成膜する工程と、前記配線材料および前記バリアメタル膜をパターニングすることにより、配線および前記配線に接続された電極パッドを形成する工程とを備えることを特徴とする。
【００１４】
これにより、配線材料を成膜する前にバリアメタル膜をパターニングすることで、電極パッド下のバリアメタル膜の一部を除去することが可能としつつ、バリアメタル膜を下地層とする配線パターンを形成することができる。このため、製造工程の煩雑化を抑制しつつ、ワイヤボンディング時に電極パッドが剥離することを抑制することが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上にバリアメタル膜を形成する工程と、電極パッド下に配置される前記バリアメタル膜の領域内にスリットを形成する工程と、前記スリットが形成されたバリアメタル膜上に配線材料を成膜する工程と、前記配線材料および前記バリアメタル膜をパターニングすることにより、配線および前記配線に接続された電極パッドを形成する工程とを備えることを特徴とする。
【００１６】
これにより、配線材料を成膜する前にバリアメタル膜にスリットを形成することで、電極パッド下のバリアメタル膜の一部を除去することが可能としつつ、バリアメタル膜を下地層とする配線パターンを形成することができる。このため、製造工程の煩雑化を抑制しつつ、ワイヤボンディング時に電極パッドが剥離することを抑制することが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１絶縁層上に第１下層バリアメタル膜を形成する工程と、前記第１下層バリアメタル膜上に形成される第１電極パッドの周囲に前記第１下層バリアメタル膜が残るようにして、前記第１電極パッド下の第１下層バリアメタル膜を除去する工程と、前記第１電極パッド下の第１下層バリアメタル膜が除去された第１絶縁層上に第１配線材料を成膜する工程と、前記成膜された第１配線材料上に第１上層バリアメタル膜を形成する工程と、前記第１電極パッドの周囲に前記第１上層バリアメタル膜が残るようにして、前記第１電極パッド上の第１上層バリアメタル膜を除去する工程と、前記第１上層バリアメタル膜、前記第１配線材料および前記第１下層バリアメタル膜をパターニングすることにより、第１配線および前記第１配線に接続された前記第１電極パッドを形成する工程と、前記第１配線および前記第１電極パッド上に第２絶縁層を形成する工程と、前記第２絶縁層上に第２下層バリアメタル膜を形成する工程と、前記第２下層バリアメタル膜上に形成される第２電極パッドの周囲に前記第２下層バリアメタル膜が残るようにして、前記第２電極パッド下の第２下層バリアメタル膜を除去する工程と、前記第２電極パッド下の第２下層バリアメタル膜が除去された第２絶縁層上に第２配線材料を成膜する工程と、前記成膜された第２配線材料上に第２上層バリアメタル膜を形成する工程と、前記第２電極パッドの周囲に前記第２上層バリアメタル膜が残るようにして、前記第２電極パッド上の第２上層バリアメタル膜を除去する工程と、前記第２上層バリアメタル膜、前記第２配線材料および前記第２下層バリアメタル膜をパターニングすることにより、第２配線および前記第２配線に接続され、前記第１電極パッド上に配置された前記第２電極パッドを形成する工程とを備えることを特徴とする。
【００１８】
これにより、配線材料の成膜前後にバリアメタル膜をパターニングすることで、電極パッドの上下面のバリアメタル膜を除去することが可能としつつ、バリアメタル膜で挟み込まれた配線パターンを形成することができ、積層構造の電極パッドがワイヤボンディング時に剥離することを抑制することが可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図、図１（ｂ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。
【００２０】
図１において、絶縁層１上には、バリアメタル膜２を介して電極パッド３が形成され、電極パッド３上には、層間絶縁膜４が形成されている。そして、層間絶縁膜４上には、バリアメタル膜５を介して電極パッド７および配線７´が形成され、電極パッド７および配線７´上には、保護膜８が形成されている。ここで、保護膜８には、電極パッド７の表面を露出させるパッド開口部９が設けられている。また、バリアメタル膜５には、電極パッド７の周囲にバリアメタル膜５が残るようにして、電極パッド７下のバリアメタル膜５が除去されたバリアメタル除去領域６が形成されている。
【００２１】
これにより、配線７´と電極パッド７との付け根７´´の部分にバリアメタル膜５を残したままで、電極パッド７の一部を層間絶縁膜４上に直接密着させることが可能となる。このため、層間絶縁膜４の熱応力が配線と電極パッド７との付け根７´´の部分に加わった場合においても、ワイヤボンディング時に電極パッド７が剥離することを抑制しつつ、配線７´と電極パッド７との付け根７´´の部分で断線することを防止することが可能となる。
【００２２】
なお、バリアメタル膜２、５としては、例えば、ＴｉおよびＴｉＮの積層構造などを用いることができ、電極パッド７および配線７´としては、例えば、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−ＣｕなどのＡｌ系配線材料を用いることができる。また、絶縁層１および層間絶縁膜４としては、例えば、ＮＳＧ（ノンドープシリケードグラス）膜、ＢＰＳＧ（ボロン／リンドープシリケードグラス）膜またはＳＯＧ（スピンオングラス）膜、あるいはこれらの膜の積層構造を用いることができ、保護膜８としては、例えば、ＳｉＮ膜を用いることができる。
【００２３】
図２および図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図および平面図である。
図２（ａ）において、スパッタなどの方法により、バリアメタル材料および配線材料を絶縁層１上に成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁層１上に成膜されたバリアメタル材料および配線材料をパターニングすることにより、バリアメタル膜２を下地層とする電極パッド３を絶縁層１上に形成する。
【００２４】
次に、図２（ｂ）に示すように、ＣＶＤなどの方法により、電極パッド３が形成された絶縁層１上に層間絶縁膜４を成膜する。そして、図２（ｃ）に示すように、スパッタなどの方法により、バリアメタル材料を層間絶縁膜４上に成膜する。
次に、図２（ｄ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜４上に成膜されたバリアメタル材料をパターニングすることにより、電極パッド７の周囲にバリアメタル膜５が残るようにして、電極パッド７下のバリアメタル膜５が除去されたバリアメタル除去領域６を形成する。
【００２５】
次に、図３（ａ）に示すように、スパッタなどの方法により、バリアメタル除去領域６が形成されたバリアメタル膜５上に配線材料を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、配線材料およびバリアメタル除去領域６が形成されたバリアメタル膜５をパターニングすることにより、バリアメタル膜５を下地層とする配線７´を層間絶縁膜４上に形成するとともに、バリアメタル膜５が周囲に残された電極パッド７を層間絶縁膜４上に形成する。
【００２６】
次に、図３（ｂ）に示すように、ＣＶＤなどの方法により、電極パッド７および配線７´が形成された層間絶縁膜４上に保護膜８を成膜する。そして、図３（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、保護膜８をパターニングすることにより、電極パッド７の表面を露出させるパッド開口部９を形成する。
【００２７】
次に、図３（ｄ）に示すように、表面が露出された電極パッド７上にワイヤボンディングを行うことにより、電極パッド７にＡｕワイヤ１０を接続する。ここで、電極パッド７下のバリアメタル膜５の一部を除去することにより、電極パッド７を層間絶縁膜４に直接密着させることができる。このため、電極パッド７の密着強度を向上させることができ、ワイヤボンディング時の電極パッド７の剥離を抑制することができる。また、電極パッド７の周囲にバリアメタル膜５を残すことにより、電極パッド７と配線７´との付け根７´´の部分にバリアメタル膜５を設けることができ、付け根７´´の部分での断線を抑制することができる。
【００２８】
図４（ａ）は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図、図４（ｂ）は、本発明の第２実施形態に係る半導体装置の概略構成を示す平面図である。
図４において、絶縁層１１上には、バリアメタル膜１２を介して電極パッド１３が形成され、電極パッド１３上には、層間絶縁膜１４が形成されている。そして、層間絶縁膜１４上には、バリアメタル膜１５を介して電極パッド１７および配線１７´が形成され、電極パッド１７および配線１７´上には、保護膜１８が形成されている。ここで、保護膜１８には、電極パッド１７の表面を露出させるパッド開口部１９が設けられている。また、バリアメタル膜１５には、電極パッド１７下に配置されるスリット１６が形成されている。
【００２９】
これにより、配線１７´と電極パッド１７との付け根１７´´の部分にバリアメタル膜１５を残すことを可能としつつ、電極パッド１７下のバリアメタル膜１５の一部を除去することが可能となり、配線１７´と電極パッド１７との付け根１７´´の部分での断線を防止しつつ、ワイヤボンディング時に電極パッド１７が剥離することを抑制することが可能となる。
【００３０】
なお、バリアメタル膜１２、１５としては、例えば、ＴｉおよびＴｉＮの積層構造などを用いることができ、電極パッド１７および配線１７´としては、例えば、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−ＣｕなどのＡｌ系配線材料を用いることができる。また、絶縁層１１および層間絶縁膜１４としては、例えば、ＮＳＧ膜、ＢＰＳＧ膜またはＳＯＧ膜、あるいはこれらの膜の積層構造を用いることができ、保護膜１８としては、例えば、ＳｉＮ膜を用いることができる。
【００３１】
図５は、本発明の第３実施形態に係る半導体装置の構成を示す断面図である。図５において、第１絶縁層Ｓ１上には、第１下層バリアメタル膜ＢＤ１および第１上層バリアメタル膜ＢＵ１が上下面にそれぞれ設けられた第１電極パッドＰ１が形成されている。また、第１電極パッドＰ１上には、第２絶縁層Ｓ２が形成され、第２絶縁層Ｓ２上には、第２下層バリアメタル膜ＢＤ２および第２上層バリアメタル膜ＢＵ２が上下面にそれぞれ設けられた第２電極パッドＰ２が形成されている。また、第２電極パッドＰ２上には、第３絶縁層Ｓ３が形成され、第３絶縁層Ｓ３上には、第３下層バリアメタル膜ＢＤ３および第３上層バリアメタル膜ＢＵ３が上下面にそれぞれ設けられた第３電極パッドＰ３が形成されている。
【００３２】
ここで、第１絶縁層Ｓ１は、ＳｉＯ２膜２１／ＮＳＧ膜２２／ＢＰＳＧ膜２３／ＮＳＧ膜２４の４層構造を有し、第２絶縁層Ｓ２は、ＮＳＧ膜３２／ＳＯＧ膜３３／ＮＳＧ膜３４の３層構造を有し、第３絶縁層Ｓ３は、ＮＳＧ膜４２／ＳＯＧ膜４３／ＮＳＧ膜４４の３層構造を有している。また、第１電極パッドＰ１、第２電極パッドＰ２および第３電極パッドＰ３は、Ａｌ−Ｃｕ膜２８、Ａｌ−Ｃｕ膜３８、Ａｌ−Ｃｕ膜４７をそれぞれ有している。また、第１下層バリアメタル膜ＢＤ１は、Ｔｉ膜２５／ＴｉＮ膜２６／Ｔｉ膜２７の３層構造を有し、第２下層バリアメタル膜ＢＤ２は、Ｔｉ膜３５／ＴｉＮ膜３６／Ｔｉ膜３７の３層構造を有し、第３下層バリアメタル膜ＢＤ３は、Ｔｉ膜４５／ＴｉＮ膜４６の２層構造を有している。また、第１上層バリアメタル膜ＢＵ１は、Ｔｉ膜２９／ＴｉＮ膜３０の２層構造を有し、第２上層バリアメタル膜ＢＵ２は、Ｔｉ膜３９／ＴｉＮ膜４０の２層構造を有し、第３上層バリアメタル膜ＢＵ３は、ＴｉＮ膜４８を有している。
【００３３】
また、第３電極パッドＰ３が形成された第３絶縁層Ｓ３上には、ＳｉＮ膜４９が形成されている。そして、ＴｉＮ膜４８およびＳｉＮ膜４９には、Ａｌ−Ｃｕ膜４７の表面を露出させるパッド開口部５０が設けられている。また、Ｔｉ膜４５／ＴｉＮ膜４６には、第３電極パッドＰ３の周囲にＴｉ膜４５／ＴｉＮ膜４６が残るようにして、第３電極パッドＰ３下のＴｉ膜４５／ＴｉＮ膜４６が除去されたバリアメタル除去領域Ｒ１が形成されている。さらに、第３電極パッドＰ３のＡｌ−Ｃｕ膜４７は、Ａｌ−Ｃｕ膜４７から構成される配線に接続され、配線を構成するＡｌ−Ｃｕ膜４７の下面には、Ｔｉ膜４５／ＴｉＮ膜４６が設けられ、配線を構成するＡｌ−Ｃｕ膜４７の上面には、ＴｉＮ膜４６が設けられている。
【００３４】
これにより、第３電極パッドＰ３が第２電極パッドＰ２上に積層された場合においても、配線層の断線を防止することを可能としつつ、第３電極パッドＰ３をＮＳＧ膜４４に直接密着させることが可能となり、第３電極パッドＰ３がワイヤボンディング時に剥離することを抑制することが可能となる。
図６は、本発明の第４実施形態に係る半導体装置の構成を示す断面図である。
【００３５】
図６において、第１絶縁層Ｓ１１上には、第１下層バリアメタル膜ＢＤ１１および第１上層バリアメタル膜ＢＵ１１が上下面にそれぞれ設けられた第１電極パッドＰ１１が形成されている。また、第１電極パッドＰ１１上には、第２絶縁層Ｓ１２が形成され、第２絶縁層Ｓ１２上には、第２下層バリアメタル膜ＢＤ１２および第２上層バリアメタル膜ＢＵ１２が上下面にそれぞれ設けられた第２電極パッドＰ１２が形成されている。また、第２電極パッドＰ１２上には、第３絶縁層Ｓ１３が形成され、第３絶縁層Ｓ１３上には、第３下層バリアメタル膜ＢＤ１３および第３上層バリアメタル膜ＢＵ１３が上下面にそれぞれ設けられた第３電極パッドＰ１３が形成されている。
【００３６】
ここで、第１絶縁層Ｓ１１は、ＳｉＯ２膜６１／ＮＳＧ膜６２／ＢＰＳＧ膜６３／ＮＳＧ膜６４の４層構造を有し、第２絶縁層Ｓ１２は、ＮＳＧ膜７２／ＳＯＧ膜７３／ＮＳＧ膜７４の３層構造を有し、第３絶縁層Ｓ１３は、ＮＳＧ膜８２／ＳＯＧ膜８３／ＮＳＧ膜８４の３層構造を有している。また、第１電極パッドＰ１１、第２電極パッドＰ１２および第３電極パッドＰ１３は、Ａｌ−Ｃｕ膜６８、Ａｌ−Ｃｕ膜７８、Ａｌ−Ｃｕ膜８７をそれぞれ有している。また、第１下層バリアメタル膜ＢＤ１１は、Ｔｉ膜６５／ＴｉＮ膜６６／Ｔｉ膜６７の３層構造を有し、第２下層バリアメタル膜ＢＤ１２は、Ｔｉ膜７５／ＴｉＮ膜７６／Ｔｉ膜７７の３層構造を有し、第３下層バリアメタル膜ＢＤ１３は、Ｔｉ膜８５／ＴｉＮ膜８６の２層構造を有している。また、第１上層バリアメタル膜ＢＵ１１は、Ｔｉ膜６９／ＴｉＮ膜７０の２層構造を有し、第２上層バリアメタル膜ＢＵ１２は、Ｔｉ膜７９／ＴｉＮ膜８０の２層構造を有し、第３上層バリアメタル膜ＢＵ１３は、ＴｉＮ膜８８を有している。
【００３７】
また、第３電極パッドＰ１３が形成された第３絶縁層Ｓ１３上には、ＳｉＮ膜８９が形成されている。そして、ＴｉＮ膜８８およびＳｉＮ膜８９には、Ａｌ−Ｃｕ膜８７の表面を露出させるパッド開口部９０が設けられている。
また、第１電極パッドＰ１１下には、第１電極パッドＰ１１の周囲にＴｉ膜６５／ＴｉＮ膜６６／Ｔｉ膜６７が残るようにして、第１電極パッドＰ１１下のＴｉ膜６５／ＴｉＮ膜６６／Ｔｉ膜６７が除去されたバリアメタル除去領域Ｒ１１が形成されている。
【００３８】
また、第２電極パッドＰ１２下には、ＮＳＧ膜７２／ＳＯＧ膜７３／ＮＳＧ膜７４が除去されるとともに、第２電極パッドＰ１２の周囲にＴｉ膜７５／ＴｉＮ膜７６／Ｔｉ膜７７が残るようにして、第２電極パッドＰ１２下のＴｉ膜７５／ＴｉＮ膜７６／Ｔｉ膜７７が除去されたバリアメタル除去領域Ｒ１２が形成されている。
【００３９】
また、第３電極パッドＰ１３下には、ＮＳＧ膜８２／ＳＯＧ膜８３／ＮＳＧ膜８４が除去されるとともに、第３電極パッドＰ１３の周囲にＴｉ膜８５／ＴｉＮ膜８６が残るようにして、第３電極パッドＰ１３下のＴｉ膜８５／ＴｉＮ膜８６が除去されたバリアメタル除去領域Ｒ１３が形成されている。
さらに、第３電極パッドＰ１３のＡｌ−Ｃｕ膜８７は、Ａｌ−Ｃｕ膜８７から構成される配線に接続され、配線を構成するＡｌ−Ｃｕ膜８７の下面には、Ｔｉ膜８５／ＴｉＮ膜８６が設けられ、配線を構成するＡｌ−Ｃｕ膜８７の上面には、ＴｉＮ膜８８が設けられている。そして、第３電極パッドＰ１３上には、第３電極パッドＰ１３の周囲にＴｉＮ膜８８が残るようにして、第３電極パッドＰ１３上のＴｉＮ膜８８が除去されたバリアメタル除去領域Ｒ１４が形成されている。
【００４０】
これにより、配線層がバリアメタル膜でそれぞれ挟み込まれる場合においても、第２電極パッドＰ１２のＡｌ−Ｃｕ膜７８および第３電極パッドＰ１３のＡｌ−Ｃｕ膜８７を密着させることが可能となり、Ｔｉ膜６９／ＴｉＮ膜７０上に形成されるＡｌ−Ｃｕ膜７８、８７全体の膜厚を増加させることが可能となる。このため、ワイヤボンディング時の衝撃をＡｌ−Ｃｕ膜７８、８７で吸収することが可能となり、第２電極パッドＰ１２下にＴｉ膜６９／ＴｉＮ膜７０が存在する場合においても、第２電極パッドＰ１２がワイヤボンディング時に剥離することを抑制することが可能となる。
【００４１】
図７は、本発明の第５実施形態に係る半導体装置の構成を示す断面図である。
図７において、第１絶縁層Ｓ２１上には、第１下層バリアメタル膜ＢＤ２１および第１上層バリアメタル膜ＢＵ２１が上下面にそれぞれ設けられた第１電極パッドＰ２１が形成されている。また、第１電極パッドＰ２１上には、第２絶縁層Ｓ２２が形成され、第２絶縁層Ｓ２２上には、第２下層バリアメタル膜ＢＤ２２および第２上層バリアメタル膜ＢＵ２２が上下面にそれぞれ設けられた第２電極パッドＰ２２が形成されている。また、第２電極パッドＰ２２上には、第３絶縁層Ｓ２３が形成され、第３絶縁層Ｓ２３上には、第３下層バリアメタル膜ＢＤ２３および第３上層バリアメタル膜ＢＵ２３が上下面にそれぞれ設けられた第３電極パッドＰ２３が形成されている。
【００４２】
ここで、第１絶縁層Ｓ２１は、ＳｉＯ２膜１６１／ＮＳＧ膜１６２／ＢＰＳＧ膜１６３／ＮＳＧ膜１６４の４層構造を有し、第２絶縁層Ｓ２２は、ＮＳＧ膜１７２／ＳＯＧ膜１７３／ＮＳＧ膜１７４の３層構造を有し、第３絶縁層Ｓ２３は、ＮＳＧ膜１８２／ＳＯＧ膜１８３／ＮＳＧ膜１８４の３層構造を有している。また、第１電極パッドＰ２１、第２電極パッドＰ２２および第３電極パッドＰ２３は、Ａｌ−Ｃｕ膜１６８、Ａｌ−Ｃｕ膜１７８、Ａｌ−Ｃｕ膜１８７をそれぞれ有している。また、第１下層バリアメタル膜ＢＤ２１は、Ｔｉ膜１６５／ＴｉＮ膜１６６／Ｔｉ膜１６７の３層構造を有し、第２下層バリアメタル膜ＢＤ２２は、Ｔｉ膜１７５／ＴｉＮ膜１７６／Ｔｉ膜１７７の３層構造を有し、第３下層バリアメタル膜ＢＤ２３は、Ｔｉ膜１８５／ＴｉＮ膜１８６の２層構造を有している。また、第１上層バリアメタル膜ＢＵ２１は、Ｔｉ膜１６９／ＴｉＮ膜１７０の２層構造を有し、第２上層バリアメタル膜ＢＵ２２は、Ｔｉ膜１７９／ＴｉＮ膜１８０の２層構造を有し、第３上層バリアメタル膜ＢＵ２３は、ＴｉＮ膜１８８を有している。
【００４３】
また、第３電極パッドＰ２３が形成された第３絶縁層Ｓ２３上には、ＳｉＮ膜１８９が形成されている。そして、ＴｉＮ膜１８８およびＳｉＮ１膜８９には、Ａｌ−Ｃｕ膜１８７の表面を露出させるパッド開口部１９０が設けられている。
また、第１電極パッドＰ２１下には、第１電極パッドＰ２１の周囲にＴｉ膜１６５／ＴｉＮ膜１６６／Ｔｉ膜１６７が残るようにして、第１電極パッドＰ２１下のＴｉ膜１６５／ＴｉＮ膜１６６／Ｔｉ膜１６７が除去されたバリアメタル除去領域Ｒ１２１が形成されている。
【００４４】
また、第２電極パッドＰ２２下には、ＮＳＧ膜１７２／ＳＯＧ膜１７３／ＮＳＧ膜１７４が除去された絶縁膜除去領域Ｒ１２２が形成されるとともに、第３電極パッドＰ２３下には、ＮＳＧ膜１８２／ＳＯＧ膜１８３／ＮＳＧ膜１８４が除去された絶縁膜除去領域Ｒ１２３が形成されている。
さらに、第３電極パッドＰ２３のＡｌ−Ｃｕ膜１８７は、Ａｌ−Ｃｕ膜１８７から構成される配線に接続され、配線を構成するＡｌ−Ｃｕ膜１８７の下面には、Ｔｉ膜１８５／ＴｉＮ膜１８６が設けられ、配線を構成するＡｌ−Ｃｕ膜１８７の上面には、ＴｉＮ膜１８８が設けられている。そして、第３電極パッドＰ２３上には、第３電極パッドＰ２３の周囲にＴｉＮ膜１８８が残るようにして、第３電極パッドＰ２３上のＴｉＮ膜１８８が除去されたバリアメタル除去領域Ｒ２４が形成されている。
【００４５】
これにより、多層配線層がバリアメタル膜でそれぞれ挟み込まれる場合においても、第１上層バリアメタル膜ＢＵ２１および第２下層バリアメタル膜ＢＤ２２を介して第１電極パッドＰ２１と第２電極パッドＰ２２を密着させることが可能となるとともに、第２上層バリアメタル膜ＢＵ２２および第３下層バリアメタル膜ＢＤ２３を介して第２電極パッドＰ２２と第３電極パッドＰ２３を密着させることが可能となる。このため、第１電極パッドＰ２１〜第３電極パッドＰ２３全体の膜厚を増加させることが可能となり、ワイヤボンディング時の衝撃を第１電極パッドＰ２１〜第３電極パッドＰ２３全体で吸収することが可能となることから、第１電極パッドＰ２１〜第３電極パッドＰ２３がワイヤボンディング時に剥離することを抑制することが可能となる。
【００４６】
なお、上述した第３実施形態〜第５実施形態では、３層の電極パッド構造を例にとって説明したが、２層の電極パッド構造または４層以上の電極パッド構造に適用してもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の構成を示す図。
【図２】第１実施形態に係る半導体装置の製造方法を示す図。
【図３】第１実施形態に係る半導体装置の製造方法を示す図。
【図４】第２実施形態に係る半導体装置の構成を示す図。
【図５】第３実施形態に係る半導体装置の構成を示す断面図。
【図６】第４実施形態に係る半導体装置の構成を示す断面図。
【図７】第５実施形態に係る半導体装置の構成を示す断面図。
【符号の説明】
１、１１ 絶縁層、２、５、１２、１５ バリアメタル膜、３、７、１３、１７ 電極パッド、４、１４ 層間絶縁膜、６、１６、Ｒ１、Ｒ１１〜Ｒ１４、Ｒ１２１、Ｒ１２４ バリアメタル除去領域、Ｒ１２２、Ｒ１２３ 絶縁膜除去領域、７´、１７´ 配線、７´´、１７´´ 付け根、８、１８ 保護膜、９、１９、５０、９０ パッド開口部、１０ Ａｕワイヤ、Ｐ１、Ｐ１１、Ｐ２１ 第１電極パッド、Ｐ２、Ｐ１２、Ｐ２２ 第２電極パッド、Ｐ３、Ｐ１３、Ｐ２３ 第３電極パッド、Ｓ１、Ｓ１１、Ｓ２１ 第１絶縁層、Ｓ２、Ｓ１２、Ｓ２２ 第２絶縁層、Ｓ３、Ｓ１３、Ｓ２３ 第３絶縁層、ＢＤ１、ＢＤ１１、ＢＤ２１ 第１下層バリアメタル膜、ＢＤ２、ＢＤ１２、ＢＤ２２ 第２下層バリアメタル膜、ＢＤ３、ＢＤ１３、ＢＤ２３ 第３下層バリアメタル膜、ＢＵ１、ＢＵ１１、ＢＵ２１ 第１上層バリアメタル膜、ＢＵ２、ＢＵ１２、ＢＵ２２ 第２上層バリアメタル膜、ＢＵ３、ＢＵ１３、ＢＵ２３ 第３上層バリアメタル膜、２１、６１、１６１ ＳｉＯ２膜、２２、２４、３２、３４、４２、４４、６２、６４、７２、７４、８２、８４、１６２、１６４、１７２、１７４、１８２、１８４ ＮＳＧ膜、２３、６３、１６３ ＢＰＳＧ膜、２５、２７、２９、３５、３７、３９、４５、６５、６７、６９、７５、７７、７９、８５、１６５、１６７、１６９、１７５、１７７、１７９、１８５ Ｔｉ膜、２６、３０、３６、４０、４６、４８、６６、７０、７６、８０、８６、８８、１６６、１７０、１７６、１８０、１８６、１８８ ＴｉＮ膜、２８、３８、４７、６８、７８、８７、１６８、１７８、１８７ Ａｌ−Ｃｕ膜、４９、８９、１８９ ＳｉＮ膜、３３、４３、７３、８３、１７３、１８３ ＳＯＧ膜
Claims (8)
- バリアメタル膜を介して絶縁層上に形成された配線と、
前記配線に接続され、前記配線と電極パッドとの付け根の部分に前記バリアメタル膜が残るようにして、前記バリアメタル膜の除去領域が設けられた電極パッドとを備えることを特徴とする半導体装置。 - バリアメタル膜を介して絶縁層上に形成された配線と、
前記配線に接続され、前記バリアメタル膜が周囲に残るようにして、前記バリアメタル膜が除去された電極パッドとを備えることを特徴とする半導体装置。 - バリアメタル膜を介して絶縁層上に形成された配線と、
前記配線に接続され、前記バリアメタル膜を介して前記絶縁層上に形成された電極パッドと、
前記電極パッド下に配置されるようにして前記バリアメタル膜に設けられたスリットとを備えることを特徴とする半導体装置。 - 絶縁層上に形成された配線層と、
前記絶縁層と前記配線層との間に形成された下層バリアメタル膜と、
前記配線層上に形成された上層バリアメタル膜と、
前記配線層に接続され、前記下層バリアメタル膜および前記上層バリアメタル膜の少なくとも一部がそれぞれ除去された電極パッドとを備えることを特徴とする半導体装置。 - 第１絶縁層上に形成された第１配線層と、
前記第１配線層上に形成された第２絶縁層と、
前記第１絶縁層と前記第１配線層との間に形成された第１下層バリアメタル膜と、
前記第１配線層と前記第２絶縁層との間に形成された第１上層バリアメタル膜と、
前記第１配線層に接続され、前記第１下層バリアメタル膜および前記第１上層バリアメタル膜の少なくとも一部がそれぞれ除去された第１電極パッドと、
前記第２絶縁層上に形成された第２配線層と、
前記第２絶縁層と前記第２配線層との間に形成された第２下層バリアメタル膜と、
前記第２配線層上に形成された第２上層バリアメタル膜と、
前記第２配線層に接続され、前記第２下層バリアメタル膜および前記第２上層バリアメタル膜の少なくとも一部がそれぞれ除去されるようにして、前記第１電極パッド上に配置された第２電極パッドとを備えることを特徴とする半導体装置。 - 絶縁層上にバリアメタル膜を形成する工程と、
前記バリアメタル膜上に形成される電極パッドの周囲に前記バリアメタル膜が残るようにして、前記電極パッド下のバリアメタル膜を除去する工程と、
前記電極パッド下のバリアメタル膜が除去された絶縁層上に配線材料を成膜する工程と、
前記配線材料および前記バリアメタル膜をパターニングすることにより、配線および前記配線に接続された電極パッドを形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 絶縁層上にバリアメタル膜を形成する工程と、
電極パッド下に配置される前記バリアメタル膜の領域内にスリットを形成する工程と、
前記スリットが形成されたバリアメタル膜上に配線材料を成膜する工程と、
前記配線材料および前記バリアメタル膜をパターニングすることにより、配線および前記配線に接続された電極パッドを形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 第１絶縁層上に第１下層バリアメタル膜を形成する工程と、
前記第１下層バリアメタル膜上に形成される第１電極パッドの周囲に前記第１下層バリアメタル膜が残るようにして、前記第１電極パッド下の第１下層バリアメタル膜を除去する工程と、
前記第１電極パッド下の第１下層バリアメタル膜が除去された第１絶縁層上に第１配線材料を成膜する工程と、
前記成膜された第１配線材料上に第１上層バリアメタル膜を形成する工程と、
前記第１電極パッドの周囲に前記第１上層バリアメタル膜が残るようにして、前記第１電極パッド上の第１上層バリアメタル膜を除去する工程と、
前記第１上層バリアメタル膜、前記第１配線材料および前記第１下層バリアメタル膜をパターニングすることにより、第１配線および前記第１配線に接続された前記第１電極パッドを形成する工程と、
前記第１配線および前記第１電極パッド上に第２絶縁層を形成する工程と、
前記第２絶縁層上に第２下層バリアメタル膜を形成する工程と、
前記第２下層バリアメタル膜上に形成される第２電極パッドの周囲に前記第２下層バリアメタル膜が残るようにして、前記第２電極パッド下の第２下層バリアメタル膜を除去する工程と、
前記第２電極パッド下の第２下層バリアメタル膜が除去された第２絶縁層上に第２配線材料を成膜する工程と、
前記成膜された第２配線材料上に第２上層バリアメタル膜を形成する工程と、
前記第２電極パッドの周囲に前記第２上層バリアメタル膜が残るようにして、前記第２電極パッド上の第２上層バリアメタル膜を除去する工程と、
前記第２上層バリアメタル膜、前記第２配線材料および前記第２下層バリアメタル膜をパターニングすることにより、第２配線および前記第２配線に接続され、前記第１電極パッド上に配置された前記第２電極パッドを形成する工程とを備えることを特徴とする半導体装置の製造方法。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767152B1 (ko) | 2005-07-13 | 2007-10-12 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
| US7598569B2 (en) | 2005-06-23 | 2009-10-06 | Seiko Epson Corporation | Semiconductor device |
| US7649260B2 (en) | 2005-07-06 | 2010-01-19 | Seiko Epson Corporation | Semiconductor device |
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056915A (ja) * | 1991-06-27 | 1993-01-14 | Fujitsu Ltd | 半導体装置の電極パツド構造 |
| JPH05175191A (ja) * | 1991-10-22 | 1993-07-13 | Mitsubishi Electric Corp | 積層導電配線 |
| JPH08293521A (ja) * | 1995-04-21 | 1996-11-05 | Toshiba Corp | 半導体装置 |
| JPH09321051A (ja) * | 1996-05-24 | 1997-12-12 | Denso Corp | 半導体装置の製造方法 |
| JP2001351939A (ja) * | 2000-06-08 | 2001-12-21 | Nec Corp | 半導体装置のパッド構造およびその製造方法 |
| JP2002222811A (ja) * | 2001-01-24 | 2002-08-09 | Seiko Epson Corp | 半導体装置およびその製造方法 |
-
2003
- 2003-06-02 JP JP2003156830A patent/JP2004363173A/ja not_active Withdrawn
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056915A (ja) * | 1991-06-27 | 1993-01-14 | Fujitsu Ltd | 半導体装置の電極パツド構造 |
| JPH05175191A (ja) * | 1991-10-22 | 1993-07-13 | Mitsubishi Electric Corp | 積層導電配線 |
| JPH08293521A (ja) * | 1995-04-21 | 1996-11-05 | Toshiba Corp | 半導体装置 |
| JPH09321051A (ja) * | 1996-05-24 | 1997-12-12 | Denso Corp | 半導体装置の製造方法 |
| JP2001351939A (ja) * | 2000-06-08 | 2001-12-21 | Nec Corp | 半導体装置のパッド構造およびその製造方法 |
| JP2002222811A (ja) * | 2001-01-24 | 2002-08-09 | Seiko Epson Corp | 半導体装置およびその製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7598569B2 (en) | 2005-06-23 | 2009-10-06 | Seiko Epson Corporation | Semiconductor device |
| US7649260B2 (en) | 2005-07-06 | 2010-01-19 | Seiko Epson Corporation | Semiconductor device |
| US7777334B2 (en) | 2005-07-06 | 2010-08-17 | Seiko Epson Corporation | Semiconductor device having active element formation region provided under a bump pad |
| KR100767152B1 (ko) | 2005-07-13 | 2007-10-12 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
| US8878365B2 (en) | 2005-07-13 | 2014-11-04 | Seiko Epson Corporation | Semiconductor device having a conductive layer reliably formed under an electrode pad |
| US7936064B2 (en) | 2005-07-19 | 2011-05-03 | Seiko Epson Corporation | Semiconductor device |
| US8441125B2 (en) | 2005-07-19 | 2013-05-14 | Seiko Epson Corporation | Semiconductor device |
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