[go: up one dir, main page]

KR100358567B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR100358567B1
KR100358567B1 KR1019990063566A KR19990063566A KR100358567B1 KR 100358567 B1 KR100358567 B1 KR 100358567B1 KR 1019990063566 A KR1019990063566 A KR 1019990063566A KR 19990063566 A KR19990063566 A KR 19990063566A KR 100358567 B1 KR100358567 B1 KR 100358567B1
Authority
KR
South Korea
Prior art keywords
conductive layer
forming
pad
pattern
semiconductor device
Prior art date
Application number
KR1019990063566A
Other languages
English (en)
Other versions
KR20010061082A (ko
Inventor
홍기로
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990063566A priority Critical patent/KR100358567B1/ko
Publication of KR20010061082A publication Critical patent/KR20010061082A/ko
Application granted granted Critical
Publication of KR100358567B1 publication Critical patent/KR100358567B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 고집적 반도체소자의 패드(pad) 형성공정시 패드의 하부에 도전층 패턴을 형성하되, 상기 도전층 패턴을 단일패턴 또는 여러개의 조각패턴으로 형성한 후, 상기 도전층 패턴 상부에 패드콘택을 형성한 후 패드를 형성하거나, 상기 도전층 패턴 상부에 금속배선을 형성한 후 패드를 형성하되, 요구되는 핀캐패시턴스(pin capacitance)에 따라 상기 금속배선과 패드의 중첩도(overlay)를 조절하여 동일한 면적으로 핀캐패시턴스를 확보할 수 있고, 각 패드의 특성별로 핀캐패시턴스를 조절할 수 있으며, 핀캐패시턴스를 확보하기 위해 별도로 마스크를 제작하지 않기 때문에 공정을 단순하게 하는 기술이다.

Description

반도체소자의 제조방법{Fabricating method of semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 패드의 구조를 변경시켜 핀캐패시턴스를 조절하는 반도체소자의 제조방법에 관한 것이다.
반도체회로가 구현된 칩을 외부회로와 전기적으로 연결하기 위하여 칩 상부에 다수개의 패드를 구비한다. 한편 칩을 완성한 상태에서는 상기 패드를 외부의 영향으로 부터 보호하기 위하여 패시베이션막을 형성한다.
그리고, 상기 칩을 리드프레임에 올려놓고 상기 패드와 리드를 전기적으로 연결하기 위하여 와이어 본딩을 실시하게 되는데, 이 공정에 앞서 상기 패드 상부의 패시베이션막을 식각하게 된다.
반도체소자의 개발시 적절한 핀캐패시턴스를 확보하기 위하여 리드프레임의 두께, 접합캐패시턴스 등으로 조절한다.
그러나, 적절한 핀캐패시턴스를 확보하는데 소자의 집적도에 따라 리드프레임의 조절 및 접합캐패시턴스를 조절하기 위한 면적을 확보하기가 어렵다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대해 설명하기로 한다.
도 1 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도로서, 반도체기판(10)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(11)을 형성하고, 전체표면 상부에 평탄화막(12)을 형성한 다음, 금속배선공정으로 패드(13)를 형성한다. 이때, 상기 패드(13)를 형성하는 공정시 회로에 연결되는 금속배선(14)도 동시에 형성된다.
다음, 전체표면 상부에 상기 패드(13)를 노출시키는 패시베이션막 패턴(15)을 형성한다.
상기와 같은 방법으로 형성되는 반도체소자의 제조방법은, 핀캐패시턴스를 확보하기 위하여 접합캐패시턴스를 크게 하는 경우, ESD 특성의 변화와 면적을 확보하기 어렵고, 리드프레임의 두께를 조절하는 경우에는 핀캐패시턴스의 변화가 미미하여 집적도 및 핀의 수가 많을 경우에는 핀간의 공간을 확보하기 어려운 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 섬패턴(island pattern) 형태인 패드를 형성하기 전에 패드의 하부에 하부도전층을 형성한 다음, 상기 하부도전층 상부에 콘택의 크기와 개수를 조정하되, 상기 하부도전층까지 콘택을 형성하지 않고, 절연막을 일부 남겨 핀캐패시턴스를 조절하거나, 상기 하부도전층을 다수개의 조각으로 형성하여 필요한 핀캐패시턴스만큼 연결하여 사용할 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 3a 내지 도 3c 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 4a 는 본 발명의 제3실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 4b 및 도 4c 는 본 발명의 제3실시예에 따른 반도체소자의 제조방법을 도시한 평면도.
도 5a 내지 도 5c 는 본 발명의 제4실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 6 은 본 발명의 제5실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 7a 및 도 7b 는 본 발명의 실시예에 따라 형성된 하부도전층 패턴을 도시한 평면도.
<도면의 주요부분에 대한 부호의 설명>
10, 20, 30, 40, 50, 60 : 반도체기판
11, 21, 31, 41, 51, 61 : 소자분리절연막
12 : 평탄화막
13, 26, 37, 45, 58, 68 : 패드
14, 23, 43, 56, 66 : 금속배선
15, 27, 38, 46, 59, 69 : 페시베이션막 패턴
22, 32, 42, 54, 62 : 제1평탄화막
23, 33, 70 : 도전층 패턴
24, 35, 44, 57, 64 : 제2평탄화막
25, 36 : 패드콘택플러그
52 : 게이트절연막
53 : 게이트전극
55, 65 : 금속배선 콘택플러그
63 : 비트라인
67 : 제3평탄화막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,반도체기판 상에 제1평탄화막을 형성하는 공정과,상기 제1평탄화막 상부에 제 1 도전층 패턴을 형성하는 공정과,전체표면 상부에 제2평탄화막을 형성하는 공정과,상기 제 1 도전층 패턴에서 패드콘택으로 예정되는 부분을 노출시키는 패드콘택마스크를 식각마스크로 상기 제2평탄화막을 식각하여 홈을 형성하되, 상기 식각공정시 상기 홈과 제 1 도전층 패턴 사이에 소정 두께의 제2평탄화막이 남도록 실시하는 공정과,상기 홈을 매립하는 제 2 도전층을 형성하는 공정과,상기 제 2 도전층과 접속되는 패드를 형성하는 공정과,
전체표면 상부에 상기 패드를 노출시키는 패시베이션막 패턴을 형성하는 공정을 포함하는 것을 제 1 특징으로 한다.그리고, 본 발명에 따른 반도체소자의 제조방법은,반도체기판 상에 제1평탄화막을 형성하는 공정과,상기 제1평탄화막 상부의 중앙부가 노출된 도전층 패턴을 형성하는 공정과,전체표면 상부에 제2평탄화막을 형성하는 공정과,상기 제2평탄화막 상부에 패드를 형성하되, 상기 패드가 상기 도전층 패턴과 중첩되는 공정과,전체표면 상부에 상기 패드를 노출시키는 패시베이션막 패턴을 형성하는 공정을 포함하는 것을 제 2 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(20)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(21)을 형성하고, 전체표면 상부에 제1평탄화막(22)을 형성한다. (도 2a참조)
다음, 상기 제1평탄화막(22) 상부에 도전층 패턴(23)을 형성한다. 상기 도전층 패턴(23)은 금속층, 다결정실리콘층 또는 실리사이드층을 이용하여 형성된다.
그 다음, 전체표면 상부에 제2평탄화막(24)을 형성한다. (도 2b참조)
다음, 상기 도전층 패턴(23) 상부에서 패드콘택으로 예정되는 부분을 노출시키는 콘택마스크(도시안됨)을 식각마스크로 상기 제2평탄화막(24)을 식각하여 콘택홀(도시안됨)을 형성하되, 상기 콘택홀과 상기 도전층 패턴(23) 사이에 소정 두께의 제2평탄화막(24)이 남아있도록 형상한다.
그 다음, 상기 콘택홀을 매립하는 패드콘택플러그(25)를 형성한다. 여기서, 핀캐패시턴스를 조절하기 위하여 상기 패드콘택플러그(25)의 개수를 다르게 형성할 수 있다. (도 2c참조)
다음, 전체표면 상부에 금속층(도시안됨)을 형성하고, 패드로 예정되는 부분을 보호하는 패드마스크를 식각마스크로 사용하여 상기 금속층을 식각하여 패드(26)를 형성한다.
그 후, 전체표면 상부에 상기 패드(26)를 노출시키는 패시베이션막 패턴(27)을 형성한다. (도 2d참조)
도 3a 내지 도 3c 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 도 2a 의 공정을 실시하고, 제1평탄화막(32) 상부에 도전층 패턴(33)과 질화막패턴(34)의 적층구조를 형성한 다음, 제1실시예와 동일한 후속공정을 실시한다. 여기서 상기 패드(37)가 제2금속배선으로 형성되는 경우 상기 도전층 패턴(33)은 게이트전극, 비트라인 또는 제1금속배선으로 형성할 수 있다. 이때, 콘택홀은 상기 질화막패턴(34)의 표면이 노출되도록 형성할 수도 있다.
제2실시예에서 상기 질화막 패턴(34)은 패드콘택으로 예정되는 부분을 노출시키는 콘택마스크(도시안됨)을 식각마스크로 사용한 식각공정시 식각장벽역할을 한다.
도 4a 는 본 발명의 제3실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 도 2a 의 공정을 실시하고, 제1평탄화막(42) 상부에 금속배선(43)을 형성한 다음, 전체표면 상부에 제2평탄화막(44)을 형성하고, 패드(45)를 형성하되, 상기 금속배선(43)의 가장자리와 상기 패드(45)의 가장자리가 소정 거리 중첩되도록 형성하고, 상기 패드(45)를 노출시키는 패시베이션막 패턴(46)을 형성한다. 이때, 핀캐패시턴스의 크기에 따라서 상기 금속배선(43)과 패드(45)의 중첩도를 조절한다.
도 4b 및 도 4c 는 도 4a 의 평면도로서, 금속배선(43)을 단일패턴으로 형성할 수도 있고, 여러개의 조각패턴으로 형성하여 필요한 만큼 중첩시켜 핀캐패시턴스를 조절할 수 있다
도 5a 내지 도 5c 는 본 발명의 제4실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
반도체기판(50)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(51)을 형성하고, 상기 소자분리절연막(51) 상부에 게이트절연막(52)과 게이트전극(53)의 적층구조를 형성한다. (도 5a참조)
그리고, 전체표면 상부에 제1평탄화막(54)을 형성한 다음, 상기 게이트전극(53)에서 금속배선 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제1평탄화막(54)을 식각하여 금속배선 콘택홀(도시안됨)을 형성한다.
다음, 상기 금속배선 콘택홀을 통하여 상기 게이트전극(53)과 접속되는 금속배선 콘택플러그(55)를 형성한 후, 상기 금속배선 콘택플러그(55)와 접속되는 금속배선(56)을 형성한다. (도 5b참조)
그 다음, 전체표면 상부에 제2평탄화막(57)을 형성하고, 패드(58)를 형성한 후 상기 패드(58)를 노출시키는 패시베이션막 패턴(59)을 형성한다. (도 5c참조)
도 6 은 본 발명의 제5실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 반도체기판(60)에 소자분리절연막(61)을 형성하고, 전체표면 상부에 제1평탄화막(62)을 형성한 다음, 비트라인(63)을 형성한다.
다음, 전체표면 상부에 제2평탄화막(64)을 형성한 다음, 상기 비트라인(63)에서 금속배선 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제2평탄화막(64)을 식각하여 금속배선 콘택홀(도시안됨)을 형성한다.
다음, 상기 금속배선 콘택홀을 통하여 상기 비트라인(63)과 접속되는 금속배선 콘택플러그(65)를 형성한 후, 상기 금속배선 콘택플러그(65)와 접속되는 금속배선(66)을 형성한다.
그 다음, 전체표면 상부에 제3평탄화막(67)을 형성하고, 제4실시예와 동일한 후속공정을 실시한다. (도 6 참조)
그리고, 도 7a 및 도 7b 는 본 발명의 제4실시예 및 제5실시예에서 도전층 패턴(70)인 게이트전극 또는 비트라인의 패턴을 도시한 평면도로서, 도 7a 와 같이 단일패턴으로 형성할 수 있고, 도 7b 와 같이 여러개의 조각패턴으로 형성할 수 있다. 여기서 상기 도전층 패턴(70)은 저장전극 또는 플레이트전극을 형성할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 고집적 반도체소자의 패드 형성공정시 패드의 하부에 도전층 패턴을 형성하되, 상기 도전층 패턴을 단일패턴 또는 여러개의 조각패턴으로 형성한 후, 상기 도전층 패턴 상부에 패드콘택을 형성한 후 패드를 형성하거나, 상기 도전층 패턴 상부에 금속배선을 형성한 후 패드를 형성하되, 요구되는 핀캐패시턴스에 따라 상기 금속배선과 패드의 중첩도를 조절하여 동일한 면적으로 핀캐패시턴스를 확보할 수 있고, 각 패드의 특성별로 핀캐패시턴스를 조절할 수 있으며, 핀캐패시턴스를 확보하기 위해 별도로 마스크를 제작하지 않기 때문에 공정을 단순하게 하는 이점이 있다.

Claims (10)

  1. 반도체기판 상에 제1평탄화막을 형성하는 공정과,
    상기 제1평탄화막 상부에 제 1 도전층 패턴을 형성하는 공정과,
    전체표면 상부에 제2평탄화막을 형성하는 공정과,
    상기 제 1 도전층 패턴에서 패드콘택으로 예정되는 부분을 노출시키는 패드콘택마스크를 식각마스크로 상기 제2평탄화막을 식각하여 홈을 형성하되, 상기 식각공정시 상기 홈과 제 1 도전층 패턴 사이에 소정 두께의 제2평탄화막이 남도록 실시하는 공정과,
    상기 홈을 매립하는 제 2 도전층을 형성하는 공정과,
    상기 제 2 도전층과 접속되는 패드를 형성하는 공정과,
    전체표면 상부에 상기 패드를 노출시키는 패시베이션막 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전층 패턴은 금속층, 다결정실리콘층 및 실리사이드층 중에서 선택된 임의의 한가지로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 도전층 패턴 상부에 질화막이 적층된 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 홈은 상기 질화막이 노출되도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 1 도전층 패턴과 패드는 서로 소정 거리 중첩시켜, 중첩된 부분에 홈 및 이를 매립하는 제 2 도전층이 구비되는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 2 도전층은 단일패턴으로 형성하거나 여러개의 조각패턴으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 패드는 금속층으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 반도체기판 상에 제1평탄화막을 형성하는 공정과,
    상기 제1평탄화막 상부의 중앙부가 노출된 도전층 패턴을 형성하는 공정과,
    전체표면 상부에 제2평탄화막을 형성하는 공정과,
    상기 제2평탄화막 상부에 패드를 형성하되, 상기 패드가 상기 도전층 패턴과 중첩되는 공정과,
    전체표면 상부에 상기 패드를 노출시키는 패시베이션막 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 도전층 패턴 하측에 콘택된 게이트전극, 비트라인, 저장전극 또는 플레이트전극 중에서 선택된 임의의 한가지를 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 도전층 패턴은 단일패턴 또는 여러개의 상기 조각패턴으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
KR1019990063566A 1999-12-28 1999-12-28 반도체소자의 제조방법 KR100358567B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990063566A KR100358567B1 (ko) 1999-12-28 1999-12-28 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990063566A KR100358567B1 (ko) 1999-12-28 1999-12-28 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20010061082A KR20010061082A (ko) 2001-07-07
KR100358567B1 true KR100358567B1 (ko) 2002-10-25

Family

ID=19630891

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990063566A KR100358567B1 (ko) 1999-12-28 1999-12-28 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100358567B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007005539A (ja) 2005-06-23 2007-01-11 Seiko Epson Corp 半導体装置
JP5234239B2 (ja) 2005-07-06 2013-07-10 セイコーエプソン株式会社 半導体装置
JP2007043071A (ja) 2005-07-06 2007-02-15 Seiko Epson Corp 半導体装置
JP4605378B2 (ja) 2005-07-13 2011-01-05 セイコーエプソン株式会社 半導体装置
JP2007027481A (ja) 2005-07-19 2007-02-01 Seiko Epson Corp 半導体装置
KR100683387B1 (ko) * 2005-12-28 2007-02-15 동부일렉트로닉스 주식회사 반도체 소자와 그 패드 형성 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196525A (ja) * 1992-12-24 1994-07-15 Kawasaki Steel Corp ボンディングパッドの構造
JPH06326150A (ja) * 1993-05-12 1994-11-25 Sony Corp パッド構造
KR970063592A (ko) * 1996-02-29 1997-09-12 김광호 다층 패드를 구비하는 반도체장치 및 그 제조방법
JPH10199925A (ja) * 1997-01-06 1998-07-31 Sony Corp 半導体装置及びその製造方法
JPH1154544A (ja) * 1997-05-01 1999-02-26 Texas Instr Inc <Ti> ボンド・パッドを増強するシステムおよび方法
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196525A (ja) * 1992-12-24 1994-07-15 Kawasaki Steel Corp ボンディングパッドの構造
JPH06326150A (ja) * 1993-05-12 1994-11-25 Sony Corp パッド構造
KR970063592A (ko) * 1996-02-29 1997-09-12 김광호 다층 패드를 구비하는 반도체장치 및 그 제조방법
JPH10199925A (ja) * 1997-01-06 1998-07-31 Sony Corp 半導体装置及びその製造方法
JPH1154544A (ja) * 1997-05-01 1999-02-26 Texas Instr Inc <Ti> ボンド・パッドを増強するシステムおよび方法
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits

Also Published As

Publication number Publication date
KR20010061082A (ko) 2001-07-07

Similar Documents

Publication Publication Date Title
US6022797A (en) Method of manufacturing through holes in a semiconductor device
KR970007830B1 (ko) 반도체 장치 및 그 제조방법
JP4297682B2 (ja) 半導体素子及びその製造方法
KR100385960B1 (ko) 자기 정렬된 금속 콘택 플러그를 구비하는 반도체 소자 및그 제조 방법
KR20110063204A (ko) 반도체 소자 및 그의 형성 방법
US6248654B1 (en) Method for forming self-aligned contact
US6746956B1 (en) Hermetic seal for silicon die with metal feed through structure
KR100455378B1 (ko) 반도체 소자의 퓨즈 오픈방법
US20060276019A1 (en) Method for production of contacts on a wafer
KR100358567B1 (ko) 반도체소자의 제조방법
KR100351915B1 (ko) 반도체 메모리 소자의 제조 방법
KR100605505B1 (ko) 버퍼막 패턴을 갖는 반도체 장치들 및 그들의 형성방법들
US20080057694A1 (en) Method for manufacturing semiconductor device
US20250048654A1 (en) Semiconductor device and manufacturing method of semiconductor device
KR100652409B1 (ko) 콘택이 구비된 반도체소자 및 그 제조방법
KR100372635B1 (ko) 반도체장치의 배선연결부 구조 및 그 형성방법
KR100546143B1 (ko) 반도체소자의 도전배선 형성방법
KR100328832B1 (ko) 반도체 장치의 패드 및 그 제조방법
KR100702119B1 (ko) 반도체소자의 본딩패드 및 그 제조방법
KR100310542B1 (ko) 반도체소자의 제조방법
KR100679941B1 (ko) 반도체장치의 콘택 제조방법
KR100359158B1 (ko) 반도체소자의 퓨즈 형성방법
KR101043411B1 (ko) 반도체소자의 금속배선 형성방법
KR20050059912A (ko) 반도체소자의 형성방법
KR20000004453A (ko) 반도체장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19991228

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20011128

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20020725

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20021015

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20021016

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20050922

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20060920

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20070914

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20081006

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20090922

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20100920

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee