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KR19990070614A - 반도체장치의 비트라인 평탄화 방법 - Google Patents

반도체장치의 비트라인 평탄화 방법 Download PDF

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KR19990070614A
KR19990070614A KR1019980005565A KR19980005565A KR19990070614A KR 19990070614 A KR19990070614 A KR 19990070614A KR 1019980005565 A KR1019980005565 A KR 1019980005565A KR 19980005565 A KR19980005565 A KR 19980005565A KR 19990070614 A KR19990070614 A KR 19990070614A
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KR
South Korea
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forming
conductive layer
bit line
insulating film
gate
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Application number
KR1019980005565A
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Inventor
김형태
Original Assignee
구본준
엘지반도체 주식회사
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Publication date
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Abstract

본 발명은 반도체장치의 평탄화 방법에 관한 것으로서, 특히 소자가 형성된 반도체 기판상에 형성된 절연층에 대한 비트라인용 콘택홀형성 작업 후 그 콘택홀 내부에 비트라인 패드를 형성한 다음 그 위 및 절연층 상부에 비트라인용 제 1 도전층을 형성하고 평탄화시킨 후 다시 그 위에 비트라인용 제 2 도전층을 형성하여 이후 층간절연층(interlayer dielectric) 평탄화공정 마진(margin)을 향상시키므로서 고집적 DRAM 소자제조에 적합하도록한 반도체장치의 비트라인 평탄화방법에 관한 것이다.
상기 목적을 달성하기 위한 본 발명은 반도체기판상에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 캡(capping)절연막을 형성하는 단계와, 캡절연막과 제 1 도전층 및 게이트절연막의 소정부위를 제거하여 게이트를 패터닝하는 단계와, 게이트를 마스크로 이용하여 불순물영역을 반도체기판에 형성하는 단계와, 게이트 및 잔류한 캡절연막 그리고 게이트절연막의 측면에 측벽을 형성하는 단계와, 제 1 절연층을 일부 소자가 형성된 부위를 포함하는 기판의 전면에 형성하는 단계와, 제 2 절연층의 표면을 평탄화시키는 단계와, 측벽 표면 및 불순물영역의 일부 표면을 노출시키는 콘택홀을 형성하는 단계와, 노출된 불순물영역의 표면 부위에 비트라인용 패드를 형성하는 단계와, 콘택홀을 충분히 매립하며 제 2 절연층 표면에 제 2 도전층을 형성하는 단계와, 제 2 도전층의 표면을 표면을 평탄화시키는 단계와, 제 2 도전층의 표면에 도전성 향상을 위한 제 3 도전층을 형성하는 단계와, 제 3 도전층 및 제 2 도전층의 소정부위를 제거하여 비트라인패턴을 형성하는 단계로 이루어진다.

Description

반도체장치의 비트라인 평탄화 방법
본 발명은 반도체장치의 평탄화 방법에 관한 것으로서, 특히 소자가 형성된 반도체 기판상에 형성된 절연층에 대한 비트라인용 콘택홀형성 작업 후 그 콘택홀 내부에 비트라인 패드를 형성한 다음 그 위 및 절연층 상부에 비트라인용 제 1 도전층을 형성하고 평탄화시킨 후 다시 그 위에 비트라인용 제 2 도전층을 형성하여 이후 층간절연층(interlayer dielectric) 평탄화공정 마진(margin)을 향상시키므로서 고집적 DRAM 소자제조에 적합하도록한 반도체장치의 비트라인 평탄화방법에 관한 것이다.
종래 기술은 반도체기판 위에 형성된 각각의 소자 또는 워드라인 등의 간격을 메꾸기 위하여 절연막인 갭매립용 산화막(gap filling oxide)을 증착한 후 씨엠피 작업을 수행하게 된다.
그리고 평탄화된 절연층의 일부를 제거하여 콘택홀을 형성한 다음 여기에 비트라인을 형성하기 위해서 도전층을 증착하게 되는데 이때 콘택홀 내부에 도전층의 형성이 불량하게 되는 문제점이 있다.
도 1a 내지 도 1d는 종래의 기술에 의한 반도체장치의 평탄화방법을 나타낸 것으로서 반도체장치의 수직 단면도이며, 종래의 기술에 의한 반도체소자의 COB(capacitor over bitline) 구조에서 캐패시터 제조전 비트라인을 형성하는 공정단면도이다.
도 1a에 있어서, 반도체기판인 실리콘기판(1)상에 활성영역 격리용 필드산화막(2)을 LOCOS 공정으로 형성하여 활성영역과 필드영역을 형성한 다음 채널영역의 문턱전압을 조절하기 위한 이온주입을 실시한다. 그리고 기판(1)의 전면에 열산화공정을 실시하여 게이트산화막(3)을 형성한 다음 그(3) 위에 게이트 형성용 제 1 도전층(4)으로 도핑된 폴리실리콘 및 그(4) 위에 실리사이드 형성용 제 2 도전층(5)을 WSi를 증착하여 형성한다. 이때 제 2 도전층은 이후 형성될 게이트의 저항을 감소시키는 역할을 한다. 그다음 제 2 도전층(5) 위에 게이트 보호용 캡(capping)절연막(6)을 증착하여 형성한다.
그리고 캡절연막(6)과 제 2 도전층(5)/제 1 도전층(4) 및 게이트산화막(3)의 소정부위를 사진식각공정을 실시하여 차례로 제거하여 게이트(5, 4)를 형성한다. 그리고 불순물영역(7)을 이온주입을 통하여 형성한다. 그 다음 형성된 소자를 포함하는 기판(1)의 전면에 절연막을 증착한 후 에치백하여 게이트(4, 5) 및 잔류한 캡절연막(6) 그리고 게이트산화막(3)의 측면에 측벽(8)을 형성한다. 그 다음, 비트라인 형성전 층간절연막(interlayer dielectric)의 평탄화를 위한 절연막(9)을 일부 소자가 형성된 부위를 포함하는 기판(1)의 전면에 증착하여 형성한다. 그 후 다시 절연막(9)의 전면에 형성된 소자의 토포그라피에 기인한 골을 매꾸기 위한 충분한 두께로 평탄화용 층간절연막(10)을 형성한 다음 층간절연막(10)의 평탄화를 확보하기 위하여 씨엠피(chemical mechanical polishing)공정이나 에치백을 실시하여 층간절연막(10)의 표면을 평탄화시킨다.
도 1b에 있어서, 평탄화된 층간절연막(10)의 표면에 포토레지스트를 도포한 다음 사진공정을 실시하여 제 1 포토레지스트패턴(100)을 정의한다. 이때 정의된 포토레지스트패턴(100)은 비트라인과 소자의 불순물영역(7)의 연결통로를 형성하기 위하여 형성된다.
그리고 포토레지스트패턴(100)을 마스크로 이용한 식각공정을 실시하여 마스크로 보호되지 아니하는 부위의 층간절연막(10), 절연막(9)을 제거하여 측벽(88) 표면 및 불순물영역(7)의 일부 표면을 노출시키는 콘택홀을 형성한다.
도 1c에 있어서, 제 1 포토레지스트패턴(100)을 제거한 다음 비트라인용 제 3 도전층(110)을 도핑된 폴리실리콘으로 잔류한 층간절연층(10) 표면 및 콘택홀내부에 증착하여 한다. 그리고 형성될 비트라인의 저항을 감소시키기 위하여 제 3 도전층(110)의 표면에 제 4 도전층(120)으로 WSi를 증착하여 형성한다. 이때 콘택홀 내부에 형성된 제 3 도전층 및 제 4 도전층은 가운데 부위가 움푹 패인 단면을 갖게 되어 이후 형성될 또 다른 층간절연층 평탄화 공정에서 열악한 공정 마진을 갖게 한다.
그 다음 비트라인 패턴 형성용 마스크를 형성하기 위하여 전술한 콘택홀 상부를 포함하는 부위에 제 2 포토레지스트패턴(101)을 형성한다.
도 1d에 있어서, 제 2 포토레지스트패턴(도시 안함)을 마스크로 이용하는 사진식각공정으로 마스크로 보호되지 아니하는 부위의 제 4 도전층(120)/제 3 도전층(110)을 제거하여 비트라인(12, 11)을 완성한다.
상술한 바와 같이 종래 기술에 의하여 형성된 비트라인은 비트라인과 소자의 불순물영역 연결통로로 이용되는 콘택홀 부위에서 깊은 골을 형성하게 되어 비트라인 형성공정과 이후의 층간절연층 평탄화공정에서 공정마진이 작아지게 되는 문제점이 있다.
따라서, 본 발명의 목적은 표면이 평탄화된 비트라인용 평탄화층을 형성하므로서 비트라인 패턴형성시 공정 마진이 확대되고, 비트라인패턴 형성 후 다른 층간절연층(interlayer dielectric)의 평탄화공정에서도 공정 마진이 커지게 되는 반도체장치의 비트라인 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치에 있어서 비트라인평탄화 방법은 반도체기판상에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 캡(capping)절연막을 형성하는 단계와, 캡절연막과 제 1 도전층 및 게이트절연막의 소정부위를 제거하여 게이트를 패터닝하는 단계와, 게이트를 마스크로 이용하여 불순물영역을 반도체기판에 형성하는 단계와, 게이트 및 잔류한 캡절연막 그리고 게이트절연막의 측면에 측벽을 형성하는 단계와, 제 1 절연층을 일부 소자가 형성된 부위를 포함하는 기판의 전면에 형성하는 단계와, 제 2 절연층의 표면을 평탄화시키는 단계와, 측벽 표면 및 불순물영역의 일부 표면을 노출시키는 콘택홀을 형성하는 단계와, 노출된 불순물영역의 표면 부위에 비트라인용 패드를 형성하는 단계와, 콘택홀을 충분히 매립하며 제 2 절연층 표면에 제 2 도전층을 형성하는 단계와, 제 2 도전층의 표면을 표면을 평탄화시키는 단계와, 제 2 도전층의 표면에 도전성 향상을 위한 제 3 도전층을 형성하는 단계와, 제 3 도전층 및 제 2 도전층의 소정부위를 제거하여 비트라인패턴을 형성하는 단계로 이루어진다.
도 1a 내지 도 1d 는 종래 기술에 따른 반도체장치의 비트라인 평탄화 방법을 나타낸 단면도이다.
도 2a 내지 도 2e 는 본 발명에 따른 반도체장치의 비트라인 평탄화 방법을 나타낸 단면도이다.
본 발명에 따른 반도체장치의 비트라인 평탄화 방법은 다음의 공정들로 이루어진다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 평탄화방법을 나타낸 것으로서 반도체장치의 수직 단면도이며, 반도체소자의 COB(capacitor over bitline) 구조에서 캐패시터 제조전 비트라인 패드와 비트라인형성용 도핑된 폴리실리콘을 에치백으로 비트라인 평탄화를 이루는 공정단면도이다.
도 2a에 있어서, 반도체기판인 실리콘기판(21)상에 활성영역 격리용 필드산화막(22)을 LOCOS 공정으로 형성하여 활성영역과 필드영역을 형성한 다음 채널영역의 문턱전압을 조절하기 위한 이온주입을 실시한다. 그리고 기판(21)의 전면에 열산화공정을 실시하여 게이트산화막(23)을 형성한 다음 그(23) 위에 게이트 형성용 제 1 도전층(24)으로 도핑된 폴리실리콘 및 그(24) 위에 실리사이드 형성용 제 2 도전층(25)을 WSi를 증착하여 형성한다. 이때 제 2 도전층은 이후 형성될 게이트의 저항을 감소시키는 역할을 한다. 그다음 제 2 도전층(25) 위에 게이트 보호용 캡(capping)절연막(26)을 증착하여 형성한다.
그리고 캡절연막(26)과 제 2 도전층(25)/제 1 도전층(24) 및 게이트산화막(23)의 소정부위를 사진식각공정을 실시하여 차례로 제거하여 게이트(25, 24)를 형성한다. 그리고 불순물영역(27)을 게이트(25, 24)를 마스크로 이용하는 이온주입을 통하여 형성한다. 그 다음 형성된 소자를 포함하는 기판(21)의 전면에 절연막을 증착한 후 에치백하여 게이트(24, 25) 및 잔류한 캡절연막(26) 그리고 게이트산화막(23)의 측면에 측벽(28)을 형성한다. 그 다음, 비트라인 형성전 층간절연막(interlayer dielectric)의 평탄화를 위한 제 1 절연막(29)을 일부 소자가 형성된 부위를 포함하는 기판(21)의 전면에 증착하여 형성한다. 그 후 다시 제 1 절연막(29)의 전면에 형성된 소자의 토포그라피에 기인한 골을 매꾸기 위한 충분한 두께로 평탄화용 제 2 층간절연막(210)을 형성한 다음 층간절연막(210)의 평탄화를 확보하기 위하여 씨엠피(chemical mechanical polishing)공정이나 에치백을 실시하여 층간절연막(210)의 표면을 평탄화시킨다.
도 2b에 있어서, 평탄화된 제 2 층간절연층(210)의 표면에 포토레지스트를 도포한 다음 사진공정을 실시하여 제 1 포토레지스트패턴(200)을 정의한다. 이때 정의된 포토레지스트패턴(200)은 비트라인과 소자의 불순물영역(27)의 연결통로를 형성하기 위하여 형성된다.
그리고 포토레지스트패턴(200)을 마스크로 이용한 식각공정을 실시하여 마스크로 보호되지 아니하는 부위의 제 2 층간절연층(210), 절연층(29)을 제거하여 측벽(288) 표면 및 불순물영역(27)의 일부 표면을 노출시키는 콘택홀 내지는 트렌치를 형성한다.
도 2c에 있어서, 제 1 포토레지스트패턴(200)을 제거한 다음, 콘택홀 형성시 노출된 기판의 불순물영역(27)의 표면 부위에 에피택샬(epitaxial) 방법으로 도핑된 실리콘을 콘택홀 내부를 충전시키며 콘택홀의 표면을 넘치지 않는 두께로 성장시켜 비트라인용 패드(213)를 형성한다.이때 패드(213)의 형성 두께는 캡절연막(26) 위에 형성된 제 1 절연층(29)의 높이정도인 3000-10000 Å 정도로 형성한다.
그리고 비트라인패드(213)위의 나머지 콘택홀을 충분히 매립하며 제 2 층간절연층(210) 표면에 비트라인용 제 3 도전층(211)을 두껍게 증착하여 형성한다. 이때 증착두께는 1000-8000 Å 정도로 형성한다.
도 2d에 있어서, 제 3 도전층(211)의 표면을 에치백하여 콘택홀 상부에 형성된 제 3 도전층(211)과 그 외 나머지 부위에 형성된 제 3 도전층(211)의 표면이 같아지도록 제 3 도전층의 표면을 평탄화시킨다. 이때 에치백 후 잔류한 제 3 도전층의 두께는 300-3000 Å 정도로 한다. 그 다음 비트라인의 저항을 감소시키기 위하여 비트라인용 제 4 도전층(212)을 WSi를 증착하여 형성한다.
그리고 비트라인 패턴 형성용 마스크를 형성하기 위하여 전술한 콘택홀 상부를 포함하는 부위에 제 2 포토레지스트패턴(201)을 형성한다.
도 2e에 있어서, 제 2 포토레지스트패턴(도시 안함)을 마스크로 이용하는 사진식각공정으로 마스크로 보호되지 아니하는 부위의 제 4 도전층(212)/제 3 도전층(211)을 식각방법으로 제거하여 비트라인(212, 211)패턴을 완성한다.
즉 본 발명은 표면이 평탄화된 비트라인용 평탄화층을 형성하므로서 비트라인 패턴형성시 공정 마진이 확대되고, 비트라인패턴 형성 후 다른 층간절연층(interlayer dielectric)의 평탄화공정에서도 공정 마진이 커지게 되는 장점이 있다.

Claims (7)

  1. 반도체기판상에 게이트절연막을 형성하는 단계와,
    상기 게이트절연막 위에 제 1 도전층을 형성하는 단계와,
    상기 제 1 도전층 위에 캡(capping)절연막을 형성하는 단계와,
    상기 캡절연막, 상기 제 1 도전층 및 상기 게이트절연막의 소정부위를 제거하여 게이트를 패터닝하는 단계와,
    상기 게이트를 마스크로 이용하여 불순물영역을 상기 반도체기판에 형성하는 단계와,
    상기 게이트 및 잔류한 상기 캡절연막 그리고 상기 게이트절연막의 측면에 측벽을 형성하는 단계와,
    제 1 절연층을 일부 소자가 형성된 부위를 포함하는 상기 기판의 전면에 형성하는 단계와,
    상기 제 2 절연층의 표면을 평탄화시키는 단계와,
    상기 측벽 표면 및 상기 불순물영역의 일부 표면을 노출시키는 콘택홀을 형성하는 단계와,
    노출된 상기 불순물영역의 표면 부위에 비트라인용 패드를 형성하는 단계와,
    상기 콘택홀을 충분히 매립하며 상기 제 2 절연층 표면에 제 2 도전층을 형성하는 단계와,
    상기 제 2 도전층의 표면을 표면을 평탄화시키는 단계와,
    상기 제 2 도전층의 표면에 도전성 향상을 위한 제 3 도전층을 형성하는 단계와,
    상기 제 3 도전층 및 상기 제 2 도전층의 소정부위를 제거하여 비트라인패턴을 형성하는 단계로 이루어진 반도체장치의 비트라인 평탄화 방법.
  2. 청구항 1에 있어서 상기 게이트는 실리사이드층으로 형성하는 것이 반도체 장치의 비트라인 평탄화 방법.
  3. 청구항 1에 있어서 상기 비트라인 패드는 노출된 상기 불순물영역의 표면 부위에 에피택샬(epitaxial) 방법으로 도핑된 실리콘을 상기 콘택홀 내부를 충전시키며 상기 콘택홀의 표면을 넘치지 않는 두께로 성장시켜 형성하는 것이 특징인 반도체장치의 비트라인 평탄화 방법.
  4. 청구항 1에 있어서 상기 패드의 형성 두께는 상기 캡절연막 위에 형성된 상기 제 1 절연층의 높이정도인 3000-10000 Å 정도로 형성하는 것이 특징인 반도체장치의 비트라인 평탄화 방법.
  5. 청구항 1에 있어서 상기 제 2 도전층의 증착두께는 1000-8000 Å 정도로 형성하는 것이 특징인 반도체장치의 비트라인 평탄화 방법.
  6. 청구항 1에 있어서 상기 제 2 도전층의 표면의 평탄화는 상기 제 2 도전층의 표면을 에치백하여 두께를 300-3000 Å 정도로 잔류시키는 것이 특징인 반도체장치의 비트라인 평탄화 방법.
  7. 청구항 1에 있어서 상기 제 1 평탄화 및 제 2 평탄화를 층간 절연층 또는 텅스텐 플러그 또는 폴리실리콘 플러그에 이용하는 것이 특징인 반도체 장치의 평탄화 방법.
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