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KR100916721B1 - 반도체 장치 - Google Patents

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KR100916721B1
KR100916721B1 KR1020070108698A KR20070108698A KR100916721B1 KR 100916721 B1 KR100916721 B1 KR 100916721B1 KR 1020070108698 A KR1020070108698 A KR 1020070108698A KR 20070108698 A KR20070108698 A KR 20070108698A KR 100916721 B1 KR100916721 B1 KR 100916721B1
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passivation layer
layer
region
semiconductor
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KR1020070108698A
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아끼노리 신도
마사또시 다가끼
히데아끼 구리따
Original Assignee
세이코 엡슨 가부시키가이샤
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Filing date
Publication date
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Abstract

패드의 하방에 반도체 소자를 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공한다. 본 발명의 반도체 장치는, 소자 형성 영역(10A)과 그 소자 형성 영역(10A)의 주위에 형성된 소자 분리 영역(20)을 갖는 반도체층(10)과, 상기 소자 형성 영역(10A) 내에 형성된 소자(30)와, 상기 반도체층(10)의 상방에 형성된 층간 절연층(60)과, 상기 층간 절연층(60)의 상방에 형성되고, 평면 형상이 짧은 변과 긴 변을 갖는 직사각형인 전극 패드(62)로서, 상기 소자(30)와 평면에서 보아 적어도 일부가 중복되는 상기 전극 패드(62)를 포함하고，상기 반도체층(10)에서，상기 전극 패드(62)의 상기 짧은 변의 연직 하방으로부터 외측에 위치하는 소정의 범위는, 소자 금지 영역(12)이다.
전극 패드, 소자, 패시베이션층, 트랜지스터

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이다．
[특허 문헌1] 일본 특개2002-319587호 공보
종래, 패드의 하방에 MOS 트랜지스터 등의 반도체 소자를 배치하면，본딩 시의 스트레스 등에 의해, MOS 트랜지스터 등의 반도체 소자의 특성이 손상되는 경우가 있고, 반도체 칩에서，패드 형성부와, 반도체 소자가 형성되는 영역과는, 평면에서 보아 분리해서 형성되어 있었다. 그러나，최근의 반도체 칩의 미세화 및 고집적화에 수반하여，패드의 하방에도 반도체 소자를 배치하는 것에 대한 요망이 생기게 되었다. 이러한 기술의 일례가, 특허 문헌1에 개시되어 있다.
본 발명의 목적은, 전극 패드의 하방에 반도체 소자를 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 데 있다.
(1) 본 발명의 반도체 장치는,
소자 형성 영역과 그 소자 형성 영역의 주위에 형성된 소자 분리 영역을 갖는 반도체층과,
상기 소자 형성 영역 내에 형성된 소자와,
상기 반도체층의 상방에 형성된 층간 절연층과,
상기 층간 절연층의 상방에 형성되고, 평면 형상이 짧은 변과 긴 변을 갖는 직사각형인 전극 패드로서, 상기 소자와 평면에서 보아 일부가 중복되는 상기 전극 패드를 포함하고，
상기 반도체층에서，상기 전극 패드의 상기 짧은 변의 연직 하방으로부터 외측에 위치하는 소정의 범위는, 소자 금지 영역이다.
본 발명의 반도체 장치에서，전극 패드의 하방에 위치하는 반도체층의 적어도 일부는, 소자 형성 영역으로서, 전극 패드의 짧은 변으로부터 외측을 향해 위치하는 소정의 영역에는, 소자 금지 영역이 형성되어 있다. 전극 패드의 짧은 변으로부터 외측을 향해 위치하는 소정의 영역은, 전극 패드를 형성함으로써 스트레스가 생기기 쉬워 응력이 발생하기 쉽다. 그 때문에，이 영역의 상방에 배치되는 층 간 절연층에서는 크랙이 발생하기 쉬워, 예를 들면, 이 영역에 MOS 트랜지스터 등의 반도체 소자가 형성되어 있는 경우, MOS 트랜지스터의 특성을 열화시키는 하나의 원인으로 될 수 있다. 따라서, 본 발명에 따른 반도체 장치에서는, 이 소정의 영역을 소자 금지 영역으로 함으로써, 상기 문제를 회피하는 것으로 한 것이다. 또한，전극 패드의 하방에 위치하는 반도체층에는, 소자 형성 영역을 형성하고, 전극 패드 아래에서 반도체 소자를 형성해도 문제가 없는 장소에는, 반도체 소자를 배치하는 것으로 하고 있다. 즉, 본 발명에 따르면, 전극 패드의 하방으로서, 반도체 소자를 형성해도 신뢰성에 영향을 주지 않는 장소에는, 적극적으로 반도체 소자를 배치하고, 한편，신뢰성이 손상된다고 생각되어지는 장소에는, 반도체 소자를 배치하지 않음으로써, 미세화 및 신뢰성의 향상이 도모된 반도체 장치를 제공할 수 있다．
또한，본 발명에서，소자 영역이란, MIS 트랜지스터, 다이오드, 저항 등 각종 소자를 형성하는 영역을 말한다. 또한，본 발명에서，특정한 A층(이하, 「A층」이라고 함)의 상방에 형성된 특정한 B층(이하, 「B층」이라고 함)이라고 할 때, A층 위에 직접 B층이 형성된 경우와, A층 위에 다른 층을 개재하여 B층이 형성된 경우를 포함하는 의미이다.
본 발명에 따른 반도체 장치는, 또한, 하기의 양태를 취할 수 있다.
(2) 본 발명에 따른 반도체 장치에서，
상기 소자 금지 영역은, 상기 전극 패드의 상기 짧은 변의 연직 하방으로부 터 외측을 향하여, 1.0㎛ 또는 2.5㎛의 거리를 갖는 범위일 수 있다.
(3) 본 발명에 따른 반도체 장치에서，
상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고，
상기 소자 금지 영역은, 상기 전극 패드의 상기 짧은 변의 연직 하방으로부터 외측을 향하여, 상기 패시베이션층의 막 두께에 상당하는 거리를 갖는 범위일 수 있다.
(4) 본 발명에 따른 반도체 장치에서，
상기 개구에 형성된 범프를 포함할 수 있다.
(5) 본 발명에 따른 반도체 장치는,
소자 형성 영역과 그 소자 형성 영역의 주위에 형성된 소자 분리 영역을 갖는 반도체층과,
상기 소자 형성 영역 내에 형성된 소자와,
상기 반도체층의 상방에 형성된 층간 절연층과,
상기 층간 절연층의 상방에 형성되고, 상기 소자와 평면에서 보아 중복되는 전극 패드를 포함하고,
상기 반도체층에서，상기 전극 패드의 끝의 연직 하방으로부터 외측에 위치하는 소정의 범위는, 소자 금지 영역이다.
본 발명에 따른 반도체 장치에서는，전극 패드의 하방에 위치하는 반도체층은, 소자 영역으로서, 전극 패드의 끝으로부터 외측을 향해 위치하는 소정의 영역 에는, 금지 영역이 형성되어 있다. 즉, 본 발명에 따르면, 상기에 기재된 반도체 장치와 마찬가지의 이점을 갖고，전극 패드의 하방으로서, 반도체 소자를 형성해도 신뢰성에 영향을 주지 않는 장소에는, 적극적으로 반도체 소자를 배치하고, 한편，신뢰성이 손상된다고 생각되어지는 장소에는, 반도체 소자를 배치하지 않음으로써, 미세화 및 신뢰성의 향상이 도모된 반도체 장치를 제공할 수 있다．
(6) 본 발명에 따른 반도체 장치에서，
상기 소자 금지 영역은, 상기 전극 패드의 끝의 연직 하방으로부터 외측을 향하여, 1.0㎛ 또는 2.5㎛의 거리를 갖는 범위일 수 있다.
(7) 본 발명에 따른 반도체 장치에서，
상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고，
상기 소자 금지 영역은, 상기 전극 패드의 끝의 연직 하방으로부터 외측을 향하여, 상기 패시베이션층의 막 두께에 상당하는 거리를 갖는 범위일 수 있다.
(8) 본 발명에 따른 반도체 장치에서，
상기 개구에 형성된 범프를 포함할 수 있다.
(9) 본 발명에 따른 반도체 장치에서，
상기 소자는, 트랜지스터일 수 있다.
(10) 본 발명에 따른 반도체 장치에서，
상기 소자 금지 영역은, 저전압 구동 트랜지스터의 금지 영역일 수 있다.
(11) 본 발명에 따른 반도체 장치에서，
상기 소자 금지 영역에, 고내압 트랜지스터가 형성되어 있을 수 있다.
본 발명에 따르면, 전극 패드의 하방에 반도체 소자를 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이하, 본 발명의 실시예의 일례에 대하여, 도면을 참조하면서 설명한다.
1. 제1 실시예
도 1은, 본 실시예에 따른 반도체 장치를 모식적으로 도시하는 단면도이고, 도 2는, 본 실시예에 따른 반도체 장치에서，전극 패드의 형상과 금지 영역의 관계를 모식적으로 도시하는 평면도이다. 도 3은, 소자 형성 영역(10A)을 설명하기 위한 평면도이다. 또한，도 1의 단면은, 도 2의 Ｘ-X선을 따른 단면이다.
도 1에 도시한 바와 같이, 본 실시예에 따른 반도체 장치는, 반도체층(10)을 갖는다. 반도체층(10)으로서는, 단결정 실리콘 기판, 절연층 상에 형성된 반도체층(SOI:Silicon On Insulator)으로서, 반도체층이 실리콘층, 게르마늄층 및 실리콘 게르마늄층인 기판 등을 이용할 수 있다.
반도체층(10)에는, 소자 분리 절연층(20)이 형성되어 있다. 소자 분리 절연층(20)은, STI법, LOCOS법 및 세미리세스 LOCOS법에 의해 형성되어 있을 수 있다. 또한，도 1에는, STI법에 의해 형성된 소자 분리 절연층(20)을 도시한다. 이와 같이, 소자 분리 절연층(20)이 형성됨으로써, 소자가 형성되어 있는 소자 형성 영 역(10A) 및 소자 금지 영역(12)이 획정된다. 소자 형성 영역(10A)은, 후술하겠지만, 전극 패드의 하방에 형성되는 영역이다. 소자 금지 영역(12)은, 도 2에서의 회색 에리어로서, 전극 패드의 끝으로부터 외측의 소정의 범위의 반도체층(10)이다. 이 영역에 대해서도 후술한다. 또한，본 실시예에 따른 반도체 장치에서는，또한，소자 금지 영역(12)의 외측에 소자 형성 영역(10B)이 형성되어 있다.
소자 형성 영역(10A)에는, 오프셋 영역에 절연층이 형성되어 있지 않은 저전압 구동의 MIS(Metal Insulator Semiconductor) 트랜지스터(30)가 형성되어 있다. 또한，소자 형성 영역(10B)에서도, 소자 형성 영역(10A)과 마찬가지로，MIS 트랜지스터(40)가 형성되어 있다. MIS 트랜지스터(30)는, 게이트 절연층(32)과, 게이트 절연층(32) 위에 형성된 게이트 전극(34)과, 반도체층(10)에 형성된 불순물 영역(36)을 포함한다. 불순물 영역(36)은, 소스 영역 또는 드레인 영역으로 된다. MIS 트랜지스터(40)는, MIS 트랜지스터(30)와 마찬가지의 구조를 갖고，게이트 절연층(42), 게이트 전극(44) 및 불순물 영역(46)을 포함하고，오프셋 영역에 절연층이 형성되어 있지 않은 저전압 구동의 트랜지스터이다. 또한，본 발명에서의 소자 형성 영역(10A)이란, 도 3에 도시한 바와 같이, 평면에서 보아，소자 분리 절연층(20)에 둘러싸여 있는 영역(사선으로 나타낸 영역)이다. 또한, 소자 형성 영역(10B)에서도, 마찬가지이다.
MIS 트랜지스터(30, 40)의 상방에는, MIS 트랜지스터(30, 40)를 피복하도록 형성된 층간 절연층(50)과, 층간 절연층(60)이 순차적으로 형성되어 있다. 층간 절연층(50) 및 층간 절연층(60)은, 공지의 일반적인 재료를 이용할 수 있다. 층간 절연층(50) 위에는, 소정의 패턴을 갖는 배선층(52)이 형성되고, 배선층(52)과 MIS 트랜지스터(30)의 불순물 영역(36)은, 컨택트층(54)에 의해 전기적으로 접속되어 있다.
층간 절연층(60) 위에는, 전극 패드(62)가 형성되어 있다. 전극 패드(62)는, 배선층(52)과 컨택트층(64)에 의해 전기적으로 접속되어 있을 수 있다. 전극 패드(62)는, 알루미늄 또는 구리 등의 금속으로 형성되어 있을 수 있다.
본 실시예에 따른 반도체 장치는, 도 1에 도시한 바와 같이, 패시베이션층(70)을 더 갖는다. 패시베이션층(70)에는, 전극 패드(62)의 적어도 일부를 노출시키는 개구(72)가 형성되어 이루어진다. 개구(72)는, 도 1 및 도 2에 도시한 바와 같이, 전극 패드(62)의 중앙 영역만을 노출시키도록 형성되어 있어도 된다. 즉, 패시베이션층(70)은, 전극 패드(62)의 주연부를 피복하도록 형성되어 있을 수 있다. 패시베이션층은, 예를 들면, SiO2, SiN, 폴리이미드 수지 등으로 형성되어 있을 수 있다. 또한，본 실시예에 따른 반도체 장치에서는，전극 패드라고 할 때, 개구(72)가 형성된 영역을 포함하고，배선부와 비교하여 폭이 넓은 영역을 말한다.
본 실시예에 따른 반도체 장치에서는, 적어도 개구(72)에는, 범프(80)가 형성되어 있다. 즉, 전극 패드(62)의 노출면 위에, 범프(80)가 형성되어 있다. 본 실시예에 따른 반도체 장치에서는，범프(80)는, 패시베이션층(70) 상에 도달하도록 형성되어 있는 경우를 설명한다. 범프(80)는, 1층 또는 복수층으로 형성되고, 금, 니켈 또는 구리 등의 금속으로 형성되어 있을 수 있다. 또한，범프(80)의 외형은 특별히 한정되는 것은 아니지만, 사각형(정사각형 및 직사각형을 포함함), 혹은 원형을 이루고 있어도 된다. 또한，범프(80)의 외형은, 전극 패드(62)보다 작아도 된다. 이때, 범프(80)는, 전극 패드(62)와 오버랩하는 영역 내에만 형성되어 있어도 된다．
또한，도시하지 않았지만, 범프(80)의 최하층에는, 배리어층이 형성되어 있어도 된다. 배리어층은, 전극 패드(62)와 범프(80)의 양자의 확산 방지를 도모하기 위한 것이다. 배리어층은, 1층 또는 복수층으로 형성할 수 있다. 배리어층을 스퍼터링에 의해 형성해도 된다. 또한，배리어층은, 전극 패드(62) 및 범프(80)의 밀착성을 높이는 기능을 더 갖고 있어도 된다. 배리어층은, 티탄 텅스텐(TiW)층을 갖고 있어도 된다. 복수층으로 구성되는 경우, 배리어층의 최외측 표면은, 범프(80)를 석출시키는 전기 도금 급전용의 금속층(예를 들면 Au층)이어도 된다．
다음으로，소자 금지 영역(12)에 대해, 설명한다. 전술한 바와 같이, 소자 금지 영역(12)은, 전극 패드(62)의 끝의 연직 하방으로부터 외측에 위치하는 반도체층(10)으로서, 소정의 범위의 영역이다. 이 소자 금지 영역(12)에서는，소자 형성 영역을 배치하는 것은 금지되어 있는 것이다.
소자 금지 영역(12)의 범위는, 전극 패드(62)의 단부로부터 외측(개구(72)와 반대측)을 향하여, 패시베이션층(70)의 막 두께에 상당하는 거리를 갖는 범위로 할 수 있다. 예를 들면, 전극 패드(62)의 끝으로부터 외측을 향하여, 1.0㎛ 또는 2.5㎛의 거리를 갖는 범위로 할 수 있다. 이와 같이 소자 금지 영역(12)의 범위를, 규정한 이유는, 이하와 같다.
우선，전극 패드(62)가 형성됨으로써, 전극 패드(62)의 끝이 위치하는 층간 절연층(60)에 응력이 생기게 된다. 그 후, 도 1에 도시한 바와 같이, 전극 패드(62) 위에 형성된 범프(80)가 형성됨으로써, 범프(80)의 내부 응력에 의한 계속적인 응력이 더 가해진다. 이들 응력의 영향을 받아, 층간 절연층(50, 60)에서는，이들 응력이 발생하고 있는 위치(전극 패드(62)의 끝)로부터 크랙이 발생하는 경우가 있다. 이와 같은 크랙은, 최하층의 층간 절연층에까지 도달하는 경우가 있어, 그 영역에 형성되어 있는 반도체 소자의 특성에 변동을 준다. 예를 들면, MIS 트랜지스터가 형성되어 있으면, 게이트 절연층 등의 열화를 초래하여, 리크 전류를 발생시키게 되는 것이다.
또한，패시베이션층(70)은, 그 상면의 높이가 균일한 면 상에 형성되는 것이 아니라, 전극 패드(62)의 형상에 따라서 단차가 생기게 된다. 그 단차에서는，전술한 바와 같이, 예를 들면, COF 실장을 할 때에, 필름에 형성된 접속선(리드선)을 통하여 범프(80)와 접속할 때에 그 접촉·접합에 의한 스트레스가 집중되기 쉬워, 이것도 층간 절연층(50, 60)에 크랙이 발생하는 하나의 원인으로 될 수 있다. 그리고，이 단차는, 전극 패드(62)의 끝으로부터 외측을 향하여, 거의 패시베이션층(70)의 막 두께에 상당하는 거리를 갖는 위치에 발생하기 쉽다. 상기한 문제를 고려하여, 소자 금지 영역(12)의 범위가 규정되어 있는 것이다.
본 실시예에 따른 반도체 장치에서는，전극 패드(62)의 하방에 위치하는 반도체층은, 소자 형성 영역(10A)으로서, 전극 패드(62)의 끝으로부터 외측을 향해 소정의 영역에는, 소자 금지 영역(12)이 형성되어 있다. 전극 패드(62)의 끝으로 부터 외측을 향해 소정의 영역은, 스트레스가 생기기 쉬워 응력이 발생하기 쉽다. 그 때문에，이 소자 금지 영역(12)의 상방에 배치되는 층간 절연층(50, 60)에서는 크랙이 발생하기 쉬워, 예를 들면, 이 영역에 MOS 트랜지스터 등의 반도체 소자가 형성되어 있는 경우, MOS 트랜지스터의 특성을 열화시키는 하나의 원인으로 될 수 있다. 따라서，본 실시예에 따른 반도체 장치에서는, 이 소정의 범위의 소자 금지 영역(12)으로 함으로써, 상기 문제를 회피하는 것으로 한 것이다. 또한，전극 패드(62)의 하방에 위치하는 반도체층(10)은, 소자 형성 영역(10A)으로 하고, 전극 패드(62) 아래에서 반도체 소자를 형성해도 문제가 없는 장소에는, 반도체 소자를 배치하는 것으로 하고 있다. 즉, 본 실시예에 따르면, 전극 패드의 하방으로서, 반도체 소자를 형성해도 신뢰성에 영향을 주지 않는 장소에는, 적극적으로 반도체 소자를 배치하고, 한편，신뢰성이 손상된다고 생각되어지는 장소에는, 배치하지 않음으로써, 미세화를 도모할 수 있고, 또한, 신뢰성도 유지된 반도체 장치를 제공할 수 있는 것이다.
또한，게이트 전극(34)을 구성하는 도전층을 다른 소자, 예를 들면 MIS 트랜지스터(40)와 접속하기 위한 배선으로서 이용되는 경우가 있고, 이 배선으로서 이용되는 부분의 도전층은 소자 금지 영역(12)에 형성되어 있어도 된다．
2. 제2 실시예
다음으로，본 발명의 제2 실시예에 대해, 도 4를 참조하면서 설명한다. 도 4는, 제2 실시예에 따른 반도체 장치를 모식적으로 도시하는 단면도이다. 제2 실시예에 따른 반도체 장치에서는，소자 금지 영역(12)에, 반도체 소자가 형성되어 있는 점이, 제1 실시예에 따른 반도체 장치와 서로 다른 예이다. 이하의 설명에서는，제1 실시예에 따른 반도체 장치와 서로 다른 점에 대해 설명한다.
제2 실시예에 따른 반도체 장치는, 도 4에 도시한 바와 같이, 소자 형성 영역(10A)과, 그 주위에 형성된 소자 금지 영역(12)을 갖는다. 본 실시예에 따른 반도체 장치에서는, 도 4에서는 도시하고 있지 않지만, 제1 실시예에 따른 반도체 장치와 마찬가지로，소자 금지 영역(12)의 외측에 소자 형성 영역(10B)을 더 형성하고 있다．
본 실시예에 따른 반도체 장치에서는，소자 금지 영역(12)에, 고내압의 MOS 트랜지스터가 형성되어 있다. 구체적으로는，LOCOS 오프셋 구조를 갖는 MOS 트랜지스터(100)가 형성되어 있다. MOS 트랜지스터(100)는, 반도체층(10) 내에 형성되고, 전계 완화를 위한 오프셋 절연층(22)과, 반도체층(10) 위에 형성된 게이트 절연층(102)과, 오프셋 절연층(22)의 일부 및 게이트 절연층(102) 위에 형성된 게이트 전극(104)과, 게이트 전극(104)에 외측의 반도체층에 형성된 소스 영역 또는 드레인 영역으로 이루어지는 불순물 영역(106)을 갖는다. 오프셋 절연층(22) 아래에는, 불순물 영역(106)과 동일한 도전형으로서, 불순물 농도가 낮은 오프셋 불순물 영역(108)이 형성되어 있다.
본 실시예에 따른 반도체 장치에서는，소자 금지 영역(12)의 반도체층(10)에, MOS 트랜지스터(100)의 구성 요소의 일부가 형성되어 있다. MOS 트랜지스터(100)에서는，게이트 전극(104)의 단부가, 오프셋 절연층(22) 위에 형성되어 있다. 즉, 1층째의 도전층인, 게이트 전극(104)의 단부가 반도체층(10)의 상방에 얇 은 절연층을 개재하여 배치되어 있다고 하는 구조가 소자 금지 영역(12) 내에는, 형성되어 있지 않게 된다. 여기에서, 소자 금지 영역(12)에, 소자 영역에 형성되어 있는 구조를 갖는 MIS 트랜지스터(30)가 형성되어 있다고 가정한 경우의 문제점에 대해 설명한다. MIS 트랜지스터(30)는, MOS 트랜지스터(100)와는 달리，게이트 전극(34)의 단부가 반도체층(10) 위에 형성된 구조를 갖는다. 그 때문에，게이트 전극(34)의 단부가 위치하고 있는 반도체층(10)에 응력이 발생하기 쉽다. 제1 실시예에서 설명한 바와 같이, 소자 금지 영역(12)의 상방의 층간 절연층(50, 60)에서는，크랙이 발생하기 쉬워, 막의 열화가 발생하기 쉽다. 응력이 발생하고 있는 게이트 전극(34) 단부에까지, 이 영향이 미쳐 게이트 절연층(32)의 열화를 초래하는 경우가 있다. 그리고，MIS 트랜지스터(30)에서 리크 전류가 흐르게 되는 경우가 있다.
그러나，제2 실시예에 따른 반도체 장치에 따르면, 소자 금지 영역(12)에서는，오프셋 절연층(22) 위에, 게이트 전극(104)의 단부가 배치되어 있기 때문에，전술한 바와 같은 응력을 반도체층(10)에 발생시키지 않아, 게이트 절연층(102)의 열화를 억제할 수 있다. 그 때문에，전극 패드(62) 아래에 형성되는 소자 형성 영역(10A)뿐만 아니라, 소정의 구조를 갖는 반도체 소자이면, 소자 금지 영역(12) 내에도 배치할 수 있어，더욱 반도체 칩의 미세화를 도모할 수 있게 된다. 이것은, 1매의 반도체 웨이퍼로부터 얻어지는 반도체 칩의 개수를 증가시킬 수 있는 것으로도 되어, 제조 코스트의 삭감도 도모할 수 있다.
또한，도 4에는, 소자 금지 영역(12) 내에, MOS 트랜지스터(100)가 형성되어 있는 경우를 설명하였지만, 이것에 한정되지 않고, MOS 트랜지스터(100)의 구성의 일부가 포함되어 있는 경우도 포함한다. 그 경우에는, 편측 오프셋 구조의 MOS 트랜지스터이어도 된다.
3. 변형예
다음으로，제1 실시예 및 제2 실시예에 따른 반도체 장치의 변형예에 대해, 도 5를 참조하면서 설명한다. 본 변형예는, 범프(80)의 형상이 짧은 변 및 긴 변을 갖는 직사각형인 점이 특징으로서, 도 5는, 범프(80), 전극 패드(62) 및 소자 금지 영역(12)의 위치 관계를 모식적으로 도시하는 평면도이다. 또한，이하의 설명에서는，제1 실시예 및 제2 실시예에 따른 반도체 장치와 서로 다른 점에 대해서만 설명한다.
본 변형예에 따른 반도체 장치에서는，도 1 및 도 4에 참조되는 바와 같이, 전극 패드(62) 위의 개구(72)에, 범프(80)가 형성되어 있다. 본 변형예에서는，전극 패드(62)는, 직사각형의 형상을 갖는다. 그리고，전극 패드(62)의 상면에 일부에 개구(72)가 형성되고, 개구(72)에는, 범프(80)가 형성되어 있다. 범프(80)는, 전극 패드(62)보다 작은 패턴을 갖고，도 5에 도시한 바와 같이, 평면에서 보아, 전극 패드(62)의 내측에 형성되어 있는 것이 바람직하다. 본 변형예에서는，소자 금지 영역(12)은, 전극 패드(62)의 짧은 변의 끝으로부터 외측에 위치하는 영역에 형성되어 있다. 이 양태에 따르면, 예를 들면, TAB 기술에 의해 실장 할 때에, 폴리이미드 수지 등으로 이루어지는 필름에 형성된 접속선(리드선)(13)의 연장 방향이 전극 패드(62)의 긴 변을 따른 방향일 때에, 이하와 같은 이점이 있다. 이 경 우, 전극 패드(62)는, 접속선의 연장 방향으로 인장된 상태로 되어, 특히 전극 패드(62)의 짧은 변측에 스트레스가 생기게 된다. 그 때문에，전술한 바와 같이, 전극 패드(62)의 짧은 변의 끝에서는，특히 층간 절연층(50, 60)에 크랙이 발생한다고 하는 문제가 일어나기 쉬워진다. 본 변형예에서는，소자 금지 영역(12)을 전극 패드(62)의 짧은 변측에 형성함으로써, 신뢰성의 저하를 초래하는 장소에, 반도체 소자가 형성되는 것을 확실하게 금지할 수 있다. 또한，전극 패드(62)의 긴 변의 하방의 반도체층에는 소자 금지 영역(12)을 형성하고 있지 않기 때문에, 전극 패드(62)의 긴 변의 하방의 반도체층에는 반도체 소자를 형성할 수 있어, 미세화가 도모된 반도체 장치를 제공할 수 있다．
특히, 도 6에 도시한 바와 같이, 미세화가 도모된 반도체 칩(200)에서는，개구(72) 및 범프(80)의 형상을 직사각 형상으로 하여, 수많은 개구(72)를 형성하는 구조가 요구되는 경우가 있다. 본 변형예에서는，이와 같이 직사각 형상의 전극 패드(62)(범프(80))를 갖는 반도체 장치라도, 적절한 영역에 소자 금지 영역(12)을 형성함으로써, 미세화 및 신뢰성의 향상이 도모된 반도체 장치를 제공할 수 있다．
또한，전술한 실시예에서는，2층의 층간 절연층(50, 60)으로 구성되고, 그 사이에 1층의 배선층(52)이 형성되어 있는 경우를 도시하였지만, 이것에 한정되지 않고, 3층 이상의 층간 절연층이 적층되고, 그 층간 절연층의 층수에 따른 배선층이 복수층에 걸쳐 형성된 구조를 갖고 있어도 된다.
본 발명은, 전술한 실시예에 한정되는 것은 아니고, 다양한 변형이 가능하다. 예를 들면, 본 발명은, 실시예에서 설명한 구성과 실질적으로 동일한 구성(예 를 들면, 기능, 방법 및 결과가 동일한 구성, 혹은 목적 및 결과가 동일한 구성)을 포함한다. 또한，본 발명은, 실시예에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한，본 발명은, 실시예에서 설명한 구성과 동일한 작용 효과를 발휘하는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한，본 발명은, 실시예에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
도 1은 제1 실시예에 따른 반도체 장치를 설명하는 도면.
도 2는 제1 실시예에 따른 반도체 장치를 설명하는 도면.
도 ３은 제1 실시예에 따른 반도체 장치를 설명하는 도면.
도 4는 제2 실시예에 따른 반도체 장치를 설명하는 도면.
도 5는 제1 및 제2 실시예의 변형예에 따른 반도체 장치를 설명하는 도면.
도 6은 제1 및 제2 실시예의 변형예에 따른 반도체 장치를 설명하는 도면.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체층
10A, 10B : 소자 형성 영역
12 : 소자 금지 영역
20 : 소자 분리 절연층
22 : 오프셋 절연층
30, 40 : MIS 트랜지스터
32, 42, 102 : 게이트 절연층
34, 44, 104 : 게이트 전극
36, 46, 106 : 불순물 영역
50, 60 : 층간 절연층
52 : 배선층
62 : 전극 패드
70 : 패시베이션층
72 : 개구
80 : 범프
100 : MIS 트랜지스터
108 : 오프셋 불순물 영역

Claims (37)

  1. 소자 형성 영역을 갖는 반도체층과,
    상기 소자 형성 영역 내에 형성된 소자와,
    상기 소자의 상방에 형성된 층간 절연층과,
    상기 층간 절연층의 상방에 형성되고, 상기 소자와 평면에서 보아 적어도 일부가 중복되는 전극 패드를 포함하고,
    상기 반도체층에서，상기 전극 패드의 한 변의 연직 하방으로부터 외측에 위치하는 소정의 범위에는, 소자금지영역이 형성되어 있으며,
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고，
    상기 소정의 범위는, 상기 패시베이션층의 막 두께에 상당하는 거리를 가지는 반도체 장치.
  2. 소자 형성 영역을 갖는 반도체층과,
    상기 소자 형성 영역 내에 형성된 소자와,
    상기 소자의 상방에 형성된 층간 절연층과,
    상기 층간 절연층의 상방에 형성되고, 상기 소자와 평면에서 보아 적어도 일부가 중복되는 전극 패드를 포함하고,
    상기 반도체층에서，상기 전극 패드의 한 변의 연직 하방으로부터 외측에 위치하는 소정의 범위에는, 트랜지스터가 배치되어 있지 않으며,
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고，
    상기 소정의 범위는, 상기 패시베이션층의 막 두께에 상당하는 거리를 가지는 반도체 장치.
  3. 삭제
  4. 제1항 또는 제2항에 있어서，
    상기 소정의 범위는, 상기 전극 패드의 상기 한 변의 연직 하방으로부터 외측을 향하여 1.0㎛ 또는 2.5㎛의 거리를 가지는 범위인 반도체 장치.
  5. 삭제
  6. 제1항 또는 제2항에 있어서，
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고，
    상기 패시베이션층은, 제1 상면과 그 제1 상면보다도 낮은 제2 상면을 가지고,
    상기 소정의 범위는 상기 전극 패드의 상기 한 변의 연직 하방으로부터 외측을 향하여, 상기 제1 상면과 상기 제2 상면의 경계까지의 범위인 반도체 장치.
  7. 제1항 또는 제2항에 있어서，
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고，
    상기 패시베이션층은, 제1 상면과 그 제1 상면보다도 낮은 제2 상면을 가지고,
    상기 소정의 범위는 상기 전극 패드의 상기 한 변의 연직 하방으로부터 외측을 향하여, 상기 제1 상면의 단부까지의 범위인 반도체 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서，
    상기 제1 상면은 평탄한 반도체 장치.
  9. 제1항 또는 제2항에 있어서，
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고，
    상기 패시베이션층은, 제1 상면과 그 제1 상면보다도 낮은 제2 상면을 가지고,
    상기 소정의 범위는 상기 전극 패드의 상기 한 변의 연직 하방으로부터 외측을 향하여, 상기 제2 상면의 단부까지의 범위인 반도체 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서，
    상기 제2 상면은 평탄한 반도체 장치.
  11. 제9항에 있어서，
    상기 제2 상면의 단부는, 상기 전극 패드측에 위치하는 반도체 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서，
    상기 제2 상면은 평탄한 반도체 장치.
  13. 제1항 또는 제2항에 있어서，
    상기 반도체층은, 상기 전극 패드의 한 변의 연직 하방으로부터 외측에 위치하는 소자 분리 영역을 가지고,
    상기 소자 분리 영역은 STI이고,
    상기 소정의 범위는, 상기 전극 패드의 연직 하방으로부터 외측을 향하여 상기 STI의 일부까지의 범위인 반도체 장치.
  14. 제1항에 있어서，
    상기 반도체층은, 상기 전극 패드의 한 변의 연직 하방으로부터 외측에 위치하는 소자 분리 영역을 가지고,
    상기 소정의 범위에는, 노출된 상기 반도체층 및 상기 소자 분리 영역의 일부만이 형성되어 있는 반도체 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 소자 분리 영역은, STI인 반도체 장치.
  16. 제2항에 있어서,
    상기 반도체층은, 상기 전극 패드의 한 변의 연직 하방으로부터 외측에 위치하는 소자 분리 영역을 가지고,
    상기 소정의 범위에는, 상기 반도체층과 상기 층간 절연층에 접해있는 상기 영역 및 상기 소자 분리 영역의 일부만이 형성되어 있는 반도체 장치.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서,
    상기 소자 분리 영역은, STI인 반도체 장치.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 층간 절연층은, 제1층째의 층간 절연층인 반도체 장치.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제1항 또는 제2항에 있어서,
    상기 소자는, 트랜지스터인 반도체 장치.
  20. 제1항 또는 제2항에 있어서,
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층과,
    상기 개구에 형성된 범프를 포함하는 반도체 장치.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서,
    상기 범프에 형성되는 리드선을 포함하는 반도체 장치.
  22. 소자 형성 영역을 갖는 반도체층과,
    상기 소자 형성 영역 내에 형성된 제1 소자와,
    상기 제1 소자의 상방에 형성된 층간 절연층과,
    상기 층간 절연층의 상방에 형성되고, 상기 제1 소자와 평면에서 보아 중복되는 전극 패드를 포함하고,
    상기 반도체층에서，상기 전극 패드의 한 변의 연직 하방으로부터 외측에 위치하는 소정의 범위에는, 상기 제1 소자보다도 내압이 높은 제2 소자의 일부가 형성되어 있는 반도체 장치.
  23. 삭제
  24. 제22항에 있어서,
    상기 소정의 범위는, 상기 전극 패드의 상기 한 변의 연직 하방으로부터 외측을 향하여 1.0㎛ 또는 2.5㎛의 거리를 가지는 범위인 반도체 장치.
  25. 제22항에 있어서，
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고，
    상기 소정의 범위는, 상기 패시베이션층의 막 두께에 상당하는 거리를 가지는 반도체 장치.
  26. 제22항에 있어서，
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고，
    상기 패시베이션층은, 제1 상면과 그 제1 상면보다도 낮은 제2 상면을 가지고,
    상기 소정의 범위는 상기 전극 패드의 상기 한 변의 연직하방으로부터 외측을 향하여, 상기 제1 상면과 상기 제2 상면의 경계까지의 범위인 반도체 장치.
  27. 제22항에 있어서，
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고，
    상기 패시베이션층은, 제1 상면과 그 제1 상면보다도 낮은 제2 상면을 가지고,
    상기 소정의 범위는 상기 전극 패드의 상기 한 변의 연직하방으로부터 외측을 향하여, 상기 제1 상면의 단부까지의 범위인 반도체 장치.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제27항에 있어서，
    상기 제1 상면은 평탄한 반도체 장치.
  29. 제22항에 있어서，
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고，
    상기 패시베이션층은, 제1 상면과 그 제1 상면보다도 낮은 제2 상면을 가지고,
    상기 소정의 범위는, 상기 전극 패드의 상기 한 변의 연직 하방으로부터 외측을 향하여, 상기 제2 상면의 단부까지의 범위인 반도체 장치.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제29항에 있어서，
    상기 제2 상면은 평탄한 반도체 장치.
  31. 제9항에 있어서，
    상기 제2 상면의 상기 단부는, 상기 전극 패드측에 위치하는 반도체 장치.
  32. 청구항 32은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서，
    상기 제2 상면은 평탄한 반도체 장치.
  33. 제22항에 있어서,
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층과,
    상기 개구에 형성된 범프를 포함하는 반도체 장치.
  34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.
    제33항에 있어서,
    상기 범프에 형성되는 리드선을 포함하는 반도체 장치.
  35. 청구항 35은(는) 설정등록료 납부시 포기되었습니다.
    제22항에 있어서,
    상기 제1 소자는, 제1 트랜지스터이고,
    상기 제2 소자는, 제2 트랜지스터인 반도체 장치.
  36. 제22항에 있어서,
    상기 제1 소자는, 제1 트랜지스터이고,
    상기 제1 트랜지스터는, 오프셋 영역에 절연층을 형성하지 않고,
    상기 제2 소자는, 제2 트랜지스터이고,
    상기 제2 트랜지스터는, 오프셋 영역에 절연층을 형성하는 반도체 장치.
  37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.
    제22항에 있어서,
    상기 제1 소자는, 저전압 구동 트랜지스터이고,
    상기 제2 소자는, 고내압 트랜지스터인 반도체 장치.
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