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JP2007036021A - 半導体装置 - Google Patents

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JP2007036021A
JP2007036021A JP2005218904A JP2005218904A JP2007036021A JP 2007036021 A JP2007036021 A JP 2007036021A JP 2005218904 A JP2005218904 A JP 2005218904A JP 2005218904 A JP2005218904 A JP 2005218904A JP 2007036021 A JP2007036021 A JP 2007036021A
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Akinori Shindo
昭則 進藤
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Seiko Epson Corp
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Abstract

【課題】 パッドの下方に半導体素子を設けることができ、信頼性の高い半導体装置を提供する。
【解決手段】 半導体装置は、半導体層１０と、前記半導体層１０の上方に設けられた層間絶縁層５０，６０，７０，８０，９０と、前記層間絶縁層の上方に設けられた緩衝層７２，８２，９２と、前記層間絶縁層の上方に設けられた電極パッド９４と、を含み、前記緩衝層は、前記電極パッドの少なくとも一部の端と平面的に重なるように設けられている。
【選択図】 図１

Description

本発明は、半導体装置に関する。
従来、パッドの下方にＭＩＳトランジスタなどの半導体素子を配置すると、ボンディング時のストレスなどにより、ＭＩＳトランジスタなどの半導体素子の特性が損なわれることがあり、半導体チップにおいて、パッド形成部と、半導体素子が形成される領域とは、平面的にみて分離して設けられていた。しかし、近年の半導体チップの微細化および高集積化に伴い、パッドの下方にも半導体素子を配置することについての要望が生じるようになった。このような技術の一例が、特開平１１−３０７７２４号公報に開示されている。該公報では、ボンディングパッドの下方に形成されたアイランド状バッファ層が記載されている。
特開平１１−３０７７２４号公報
本発明の目的は、電極パッドの下方に素子を設けることができ、信頼性の高い半導体装置を提供することにある。
（１）本発明の半導体装置は、
半導体層と、
前記半導体層の上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられた緩衝層と、
前記層間絶縁層の上方に設けられた電極パッドと、を含み、
前記緩衝層は、前記電極パッドの少なくとも一部の端と平面的に重なるように設けられている。
電極パッドの端部周辺では、電極パッドを形成することで応力が生じてストレスが発生する。そのため、この領域の層間絶縁層ではクラックが生じやすく、たとえば、この領域の下方にＭＩＳトランジスタなどの半導体素子が設けられている場合、ＭＩＳトランジスタの特性を劣化させる一因となりうる。そこで、本発明にかかる半導体装置では、電極パッドの少なくとも一部の端と平面的に重なるように設けられた緩衝層を形成することで、上記問題を回避することができる。
また、緩衝層を形成することで応力を緩和でき、その結果、電極パッド下方の層間絶縁層の機械的強度を充分に大きくすることができる。その結果、電極パッドの下方を素子領域とすることができ、素子の集積度を上げ、微細化および信頼性の向上が図られた半導体装置を提供することができる。
なお、本発明において、素子領域とは、ＭＩＳトランジスタ、ダイオード、抵抗など各種素子を形成する領域をいう。また、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
（２）本発明の半導体装置において、
前記緩衝層は、前記電極パッドの端の鉛直下方から外側に位置する所定の範囲に設けられ、かつ、前記緩衝層の端と前記電極パッドの端とは平面的に重なっていることができる。
（３）本発明の半導体装置において、
前記緩衝層は、前記電極パッドの端の鉛直下方から外側および内側に位置する所定の範囲に設けられることができる。
（４）本発明の半導体装置において、
前記緩衝層の形状は、リング状であることができる。
（５）本発明の半導体装置において、
前記緩衝層は、前記電極パッドの隅と平面的に重なるように設けられることができる。
（６）本発明の半導体装置において、
前記電極パッドは、短辺と長辺とを有する長方形状をなし、
前記緩衝層は、前記短辺の端と平面的に重なるように設けられることができる。
（７）本発明の半導体装置において、
前記緩衝層は、金属層からなることができる。
（８）本発明の半導体装置において、
前記電極パッドの上方であって、前記電極パッドの少なくとも一部を露出させる開口を有する前記パッシべーション層と、を含み、
前記電極パッドの端の鉛直下方から外側に位置する前記所定の範囲は、前記パッシべーション層の膜厚に相当する距離を有することができる。
（９）本発明の半導体装置において、
前記開口に設けられたバンプを含むことができる。
（１０）本発明の半導体装置において、
前記半導体層上に素子が設けられ、
前記電極パッドと前記素子とは、平面的に重なっていることができる。
（１１）本発明の半導体装置において、
前記素子は、トランジスタであることができる。
以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。
１．第１の実施の形態
図１は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図２は、本実施の形態にかかる半導体装置において、電極パッドと緩衝層との関係を模式的に示す平面図である。なお、図１の断面は、図２のＸ−Ｘ線に沿った断面である。
図１に示すように、本実施の形態にかかる半導体装置は、半導体層１０を有する。半導体層１０としては、単結晶シリコン基板、絶縁層上に設けられた半導体層（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）であって、半導体層がシリコン層、ゲルマニウム層およびシリコンゲルマニウム層である基板などを用いることができる。
半導体層１０には、素子分離絶縁層２０が設けられている。素子分離絶縁層２０は、ＳＴＩ法、ＬＯＣＯＳ法およびセミリセスＬＯＣＯＳ法により形成されていることができる。なお、図１には、ＳＴＩ法により形成された素子分離絶縁層２０を示す。
第１の素子領域１０Ａは、電極パッド９４の下方に設けられる領域である。また、本実施の形態にかかる半導体装置では、さらに、第１の素子領域１０Ａの外側に第２の素子領域１０Ｂが設けられている。
第１の素子領域１０Ａには、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｃｔｏｒ）トランジスタ３０が設けられている。ＭＩＳトランジスタ３０は、ゲート絶縁層３２と、ゲート絶縁層３２の上に設けられたゲート電極３４と、半導体層１０に設けられた不純物領域３６と、を含む。不純物領域３６は、ソース領域またはドレイン領域となる。ゲート電極３４は、例えばポリシリコン層、あるいはポリサイド層などから構成される。図１では図示しないが、ＭＩＳトランジスタ３０，４０は、サイドウォール絶縁層を有することができる。
第２の素子領域１０Ｂでは、高耐圧のＭＩＳトランジスタ１００が設けられている。具体的には、第２の素子領域１０Ｂに、ＬＯＣＯＳオフセット構造を有するＭＩＳトランジスタ１００が設けられている。ＭＩＳトランジスタ１００は、半導体層１０中に設けられ、電界緩和のためのオフセット絶縁層２２と、半導体層１０の上に設けられたゲート絶縁層１０２と、オフセット絶縁層２２の一部およびゲート絶縁層１０２の上に設けられたゲート電極１０４と、ゲート電極１０４に外側の半導体層に設けられたソース領域またはドレイン領域となる不純物領域１０６と、を有する。オフセット絶縁層２２の下には、不純物領域１０６と同一の導電型で、不純物濃度が低いオフセット不純物領域１０８が設けられている。
ＭＩＳトランジスタ１００では、ゲート電極１０４の両端部（両側面）が、オフセット絶縁層２２の上に設けられている。そのため、第１の素子領域１０Ａに形成されたＭＩＳトランジスタ３０に比べて、応力を半導体層１０に波及させにくく、ゲート絶縁層１０２の劣化を抑制することができる。
第２の素子領域１０Ｂには、電極パッド９４に起因して発生するストレスが波及しやすいが、該第２の素子領域１０Ｂに、ＬＯＣＯＳオフセット構造を有し機械的強度の大きいＭＩＳトランジスタ１００を形成することにより、このような問題を解消し、ＭＩＳトランジスタの集積度を上げることができる。
ＭＩＳトランジスタ３０、１００の上方には、第１の層間絶縁層５０、第２の層間絶縁層６０，第３の層間絶縁層７０、第４の層間絶縁層８０および第５の層間絶縁層９０が順次設けられている。層間絶縁層５０ないし層間絶縁層９０は、公知の一般的な材料を用いることができる。第１の層間絶縁層５０の上には、所定のパターンを有する配線層６２が設けられている。配線層６２とＭＩＳトランジスタ３０の不純物領域３６とは、コンタクト層５４により電気的に接続されている。同様に、第２ないし第５の各層間絶縁層６０，７０，８０，９０の上には、所定のパターンを有する配線層（図示せず）が設けられている。
第２の層間絶縁層６０上には、第１の緩衝層７２が設けられている。同様に、第３の層間絶縁層７０上には、第２の緩衝層８２が設けられている。第４の層間絶縁層８０上には、第３の緩衝層９２が設けられている。第１ないし第３の緩衝層７２，８２，９２は、それぞれ、同じ層に形成される配線層（図示せず）と同じ工程で形成される金属層からなる。金属層としては、アルミニウム、銅などの公知の金属を用いることができる。
第５の層間絶縁層９０上には、平面形状が矩形の電極パッド９４が設けられている。また、第５の層間絶縁層９０上には、パッシベーション層９６が形成されている。パッシベーション層９６には、電極パッド９４の少なくとも一部を露出させる開口９８が形成されている。開口９８は、図１および図２に示すように、電極パッド９４の中央領域のみを露出させるように形成されていてもよい。すなわち、パッシベーション層９６は、電極パッド９４の周縁部を覆うように形成されていることができる。パッシべーション層９６は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂等で形成されていることができる。なお、本実施の形態にかかる半導体装置では、電極パッドというとき、開口９８が設けられた領域を含み、配線部と比して幅が広い領域のことをいう。そして、開口９８には、バンプ（図示せず）が形成されることができる。
次に、緩衝層について具体的に説明する。
本実施形態において、緩衝層は、電極パッド９４の少なくとも一部の端と平面的に重なるように設けられている。
図示の例では、第１ないし第３の緩衝層７２，８２，９２は、平面的にみて、少なくとも電極パッド９４の外形線と重なるように配置される。本実施の形態では、緩衝層７２，８２，９２は、図２に示すように、平面形状が矩形のリング状を有する。
緩衝層７２，８２，９２が形成される範囲は、少なくとも、電極パッド９４の端部から外側（開口９８と反対側）に向かって、パッシベーション層９６の膜厚に相当する距離を有する範囲を含む領域とすることができる。たとえば、かかる領域としては、電極パッド９４の端から外側に向かって、１．５μｍないし２．０μｍの距離を有する範囲とすることができる。このような領域に緩衝層を設ける理由は、以下のとおりである。
まず、電極パッド９４が設けられることで、電極パッド９４の端が位置する層間絶縁層に応力が生じることとなる。その後、電極パッド９４の上にバンプ（図示せず）が設けられることで、バンプの内部応力による継続的な応力がさらに加わる。これらの応力の影響を受け、層間絶縁層では、これらの応力が生じている位置（電極パッド９４の端部）からクラックが生じることがある。このようなクラックは、最下層の層間絶縁層にまで到達してしまうことがあり、その領域に設けられている半導体素子の特性に変動を与える。たとえば、この領域にＭＩＳトランジスタが設けられていれば、ゲート絶縁層の劣化を招き、リーク電流を増大させてしまうことがある。
また、パッシベーション層９６は、上面の高さが均一な面上に設けられる訳ではなく、電極パッド９４の形状に応じて段差が生じることとなる。その段差がある領域では、たとえば、ＣＯＦ（Chip On Film）実装をする際に、フィルムに設けられた接続線（リード線）を介してバンプと接続する際にその接触・接合によるストレスが集中しやすく、このことも層間絶縁層にクラックが生じる一因となりうる。そして、この段差は、電極パッド９４の端から外側に向かって、ほぼパッシベーション層９６の膜厚に相当する距離を有する位置に生じやすい。上記の問題を考慮して、緩衝層７２，８２，９２を形成する領域を規定することができる。本実施の形態の緩衝層は、電極パッド９４の端から外側だけでなく、もちろん内側にも連続して配置することができる。要するに、本実施形態にかかる緩衝層は、電極パッド９４の影響でクラックなどの問題を生じる可能性のある領域に形成でききる。
本実施の形態によれば、緩衝層７２，８２，９２を形成することによって、上述した問題を解消することができる。すなわち、緩衝層７２，８２，９２を電極パッド９４の下方の所定位置に配置することにより、上述した電極パッド９４やバンプによる応力、あるいはバンプと接続線等とを接続する際に生じる応力を緩衝層７２，８２，９２が吸収することにより、層間絶縁層にクラックが生じるなどの問題を回避できる。そして、緩衝層７２，８２，９２は、金属層から構成されていて、いわゆる靱性があるので応力緩和の機能が大きい。したがって、電極パッド９４の下方を素子領域１０Ａとすることができる。素子領域１０Ａには、例えばＭＩＳトランジスタなどの半導体素子を形成することができ、素子の集積度を上げることができる。
さらに、本実施の形態によれば、緩衝層７２，８２，９２は、リング形状を有していて、中央が開放されているので、開放部を有さない一枚の板状緩衝層に比べて、以下のような利点を有する。
（ａ）緩衝層７２，８２，９２の内側に配線層を設けることができるので、配線の設計自由度が高くなる。
（ｂ）層間絶縁層から加熱処理によってガス抜きを行う際に、開放部からガスを放出できるので充分なガス抜きができる。
（ｃ）スパッタ処理などによって層間絶縁層などにチャージされた電荷を除去し、シリコン基板の結晶性などを回復させるための水素シンタリング処理を阻害することがない。
（ｄ）緩衝層そのものの設置面積が小さいため、該緩衝層によるストレスを小さくできる。
以上のように、本実施の形態にかかる半導体装置では、電極パッド９４の下方に位置する半導体層は、素子領域１０Ａであり、電極パッド９４の下方の所定領域に緩衝層７２，８２，９２が設けられている。この緩衝層７２，８２，９２を設けることにより、電極パッド９４やバンプに起因する応力を緩和することができ、電極パッド９４の下方に半導体素子などを配置することで集積度を上げることができ、微細化が図れ、かつ、信頼性も維持された半導体装置を提供することができる。
次に、本実施の形態の緩衝層の変形例について、図３および図４を参照しながら説明する。図３および図４は、電極パッド９４と緩衝層９２の形状および配置を模式的に示す平面図である。図３および図４に示す例では、緩衝層９２は、電極パッド９４の外形線（端部）に沿って部分的に配置されている。
図３に示す第１の変形例では、緩衝層９２は、電極パッド９４の角部（４隅）に配置されている。電極パッド９４が矩形の場合には、その４隅で応力集中が生じやすいので、この部分に緩衝層９２を設けることで、小さい面積の緩衝層で効果的に応力を緩和できる。
図４に示す第２の変形例では、電極パッド９４は、長方形状をなし、緩衝層９２は、電極パッド９４の短辺に沿って配置されている。この例によれば、たとえば、ＴＡＢ技術により実装する際に、ポリイミド樹脂などからなるフィルムに設けられた接続線（リード線）の延伸方向が電極パッド９４の長辺に沿った方向であるときに、以下のような利点がある。すなわち、この場合、電極パッド９４は、接続線の延伸方向に引っ張られた状態となり、特に電極パッド９４の短辺側にストレスがかかることとなる。そのため、特に電極パッド９４の短辺の端で、層間絶縁層にクラックが発生するという問題が起きやすくなる。本変形例では、緩衝層９２を電極パッド９４の短辺側に設けることで、信頼性の低下を招きやすい領域において応力緩和を確実に達成できる。
特に、図５に示すように、微細化が図られた半導体チップ２００では、電極パッド９４、開口９８およびパンブ（図示せず）の平面形状を長方形状にして、数多くの開口９８を設ける構造が要求されることがある。本変形例では、このように長方形状の電極パッド９４（バンプ）を有する半導体装置であっても、適切な領域に緩衝層９２を設けることで、微細化および信頼性の向上が図られた半導体装置を提供することができる。
なお、上述の実施の形態では、５層の層間絶縁層と５層の配線層で構成された例を記載したが、これに限定されることなく、３層以上の層間絶縁層が積層され、その層間絶縁層の層数に応じた配線層が複数層にわたり設けられた構造を有していてもよい。また、緩衝層は、各配線層に形成されていてもよいが、１層だけでもよく、もしくは選択された複数の配線層に形成されていてもよい。応力緩和の観点から、緩衝層は電極パッドにできるだけ近い位置に設けられることが望ましい。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
第１の実施の形態にかかる半導体装置を説明する図。 第１の実施の形態にかかる半導体装置を説明する図。 第１の実施の形態における緩衝層の変形例を説明する図。 第１の実施の形態における緩衝層の変形例を説明する図。 第１の実施の形態における変形例の半導体装置を説明する図。
符号の説明
１０…半導体層、 １０Ａ、１０Ｂ…素子領域、 ２０…素子分離絶縁層、 ２２…オフセット絶縁層、 ３０…ＭＩＳトランジスタ、 ３２…ゲート絶縁層、 ３４…ゲート電極、 ３６…不純物領域、 ５０，６０，７０，８０，９０…層間絶縁層、 ６２…配線層、 ７２，８２，９２…緩衝層、 ９４…電極パッド、 ９６…パッシベーション層、 ９８…開口、 １００…ＭＩＳトランジスタ、 １０２…ゲート絶縁層、 １０４…ゲート電極、 １０６…不純物領域、 １０８…オフセット不純物領域

Claims (11)

  1. 半導体層と、
    前記半導体層の上方に設けられた層間絶縁層と、
    前記層間絶縁層の上方に設けられた緩衝層と、
    前記層間絶縁層の上方に設けられた電極パッドと、を含み、
    前記緩衝層は、前記電極パッドの少なくとも一部の端と平面的に重なるように設けられている、半導体装置。
  2. 請求項１において、
    前記緩衝層は、前記電極パッドの端の鉛直下方から外側に位置する所定の範囲に設けられ、かつ、前記緩衝層の端と前記電極パッドの端とは平面的に重なっている、半導体装置。
  3. 請求項１において、
    前記緩衝層は、前記電極パッドの端の鉛直下方から外側および内側に位置する所定の範囲に設けられている、半導体装置。
  4. 請求項２または３において、
    前記緩衝層の形状は、リング状である、半導体装置。
  5. 請求項１において、
    前記緩衝層は、前記電極パッドの隅と平面的に重なるように設けられている、半導体装置。
  6. 請求項２または３において、
    前記電極パッドは、短辺と長辺とを有する長方形状をなし、
    前記緩衝層は、前記短辺の端と平面的に重なるように設けられている、半導体装置。
  7. 請求項１ないし６のいずれかにおいて、
    前記緩衝層は、金属層からなる、半導体装置。
  8. 請求項２ないし７のいずれかにおいて、
    前記電極パッドの上方であって、前記電極パッドの少なくとも一部を露出させる開口を有する前記パッシべーション層と、を含み、
    前記電極パッドの端の鉛直下方から外側に位置する前記所定の範囲は、前記パッシべーション層の膜厚に相当する距離を有する、半導体装置。
  9. 請求項８において、
    前記開口に設けられたバンプを含む、半導体装置。
  10. 請求項１ないし９のいずれかにおいて、
    前記半導体層上に素子が設けられ、
    前記電極パッドと前記素子とは、平面的に重なっている、半導体装置。
  11. 請求項１０において、
    前記素子は、トランジスタである、半導体装置。
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