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KR100305135B1 - 반도체장치 제작방법 - Google Patents

반도체장치 제작방법 Download PDF

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KR100305135B1
KR100305135B1 KR1020000044980A KR20000044980A KR100305135B1 KR 100305135 B1 KR100305135 B1 KR 100305135B1 KR 1020000044980 A KR1020000044980 A KR 1020000044980A KR 20000044980 A KR20000044980 A KR 20000044980A KR 100305135 B1 KR100305135 B1 KR 100305135B1
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film
semiconductor film
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annealing
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야마자키순페이
다케무라야스히코
장홍용
다카야마도루
우오치히데키
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야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 결정화 촉진물질을 1×1019원자/cm3이하의 농도로 함유하는 결정성 반도체막을 가진 반도체장치를 제작하는 방법으로서, 기판 위에 반도체막을 형성하는 공정, 상기 반도체막의 표면상에 상기 결정화 촉진물질을 제공하는 공정, 상기 반도체막내에서 상기 결정화 촉진물질을 확산시키는 것에 의해 결정성 반도체막을 형성하기 위해 상기 반도체막을 가열하는 공정, 상기 결정성 반도체막의 일부에 인 이온을 도입하는 공정, 및 상기 인 도입 후에 상기 결정성 반도체막을 어닐하는 공정을 포함하는 것을 특징으로 한다.

Description

반도체장치 제작방법{A method of manufacturing a semiconductor device}
본 발명은 박막형상의 절연게이트형 전계효과 트랜지스터(이하, 박막트랜지스터 또는 TFT라 칭함)와 같은 반도체장치의 제작방법에 관한 것이다.
종래, 박막 형상의 절연게이트형 전계효과 트랜지스터(TFT)와 같은 박막장치에서 사용되는 결정성 규소 반도체박막은, 플라즈마 CVD법 또는 열 CVD법에 의해 절연기판과 같은 절연표면상에 형성된 비정질 규소막을 전기로에서 600℃ 이상의 온도로 12시간 이상의 장시간에 걸쳐 결정화시켜 제작되었다. 특히 양호한 성능(높은 전계효과 이동도 및 높은 신뢰성)을 얻기 위해서는, 보다 긴 기간의 열처리가 요구되어 왔다.
그러나, 이러한 종래 방법은 많은 문제를 가지고 있다. 한가지 문제는 처리량(스루풋)이 낮아 가격이 높게 된다는 것이다. 예를 들어, 이러한 결정화 공정에 24시간의 시간이 요구되고, 기판 1매당의 처리시간이 2분이라면, 720매의 기판을 동시에 처리할 필요가 있었다. 그러나, 예를 들어, 통상 사용되는 관형상 노(爐)에서는, 한번에 처리될 수 있는 기판의 수가 기껏해야 50매이고, 1개의 장치(반응관)만을 사용한 경우에는 기판 1매당의 처리시간은 30분이나 되었다. 즉, 기판 1매당 처리시간을 2분으로 하기 위해서는, 15개의 반응관이 필요하였다. 이것은, 요구되는 투자규모가 크고, 그 투자의 감가상각이 크며, 제품의 가격이 높게 된다는 것을 의미한다.
다른 문제는 열처리의 온도이었다. 통상, TFT의 제작에서 사용되는 기판은 석영유리와 같은 순수한 산화규소로 된 것과 코닝회사의 #7059(이후, 코닝 7059라 칭함)와 같은 무(無)알칼리 붕규산 유리로 대별(大別)될 수 있다. 이들중, 전자의 경우는, 내열성이 우수하고, 통상의 반도체집적회로 웨이퍼 공정에서 기판이 취급되는 것과 같은 방법으로 취급될 수 있기 때문에, 열에 관해서는 아무런 문제가 없다. 그러나, 그의 가격이 비싸고, 그의 가격이 기판면적의 증가와 함께 지수함수적으로 급격히 증가한다. 따라서, 현재, 비교적 작은 면적의 TFT 집적회로에만 사용되고 있다.
한편, 무알칼리 유리는, 석영에 비하여 가격은 충분히 낮으나, 내열성의 점에서 문제가 있고, 일반적으로 그의 변형점이 550∼650℃ 정도이고, 특히 입수하기 쉬운 재료에서는 600℃ 이하이므로, 600℃의 열처리에서는, 기판에 비가역적인 수축이나 뒤틀림의 문제가 생겼다. 이 문제는, 특히 대각선이 10인치를 넘는 큰 기판에서는 현저하였다. 이와 같은 이유로, 규소 반도체막의 결정화에 관해서는, 550℃ 이하, 4시간 이내의 열처리조건이 비용삭감에 불가결한 것으로 고려되었다. 본 발명의 목적은, 이들 조건을 해결한 반도체 제작방법 및 이러한 반도체가 사용된 반도체장치 제작방법을 제공하는 것이다.
본 발명은, 비정질 상태 또는 실질적으로 비정질 상태라고 말할 수 있는 난잡한 결정상태(예를 들어, 결정성이 양호한 부분과 비정질 부분이 혼재(混在)하여있는 상태)에 있는 규소막의 위 또는 아래에, 니켈, 철, 코발트, 백금 또는 팔라듐을 함유하는 막, 섬형상의 막, 점, 선, 입자 또는 클러스터 등을 형성하고, 이것을 통상의 비정질 규소 결정화 온도보다 낮은, 바람직하게는, 20∼150℃ 낮은 온도, 또는 기판의 유리전이점보다 낮은 온도, 예를 들어, 580℃ 이하의 온도에서 어닐하는 것에 의해 결정성 규소막을 얻는 것을 특징으로 한다.
종래의 규소막의 결정화에 관해서는, 결정성의 섬형상 막을 핵으로 하고, 이것을 종(種)결정으로 하여 고상(固相) 에피택셜 성장을 행하는 방법이 제안되었다(예를 들어, 일본국 공개특허공고 평1-214110호). 그러나, 이러한 방법에서는, 600℃ 이하의 온도에서는 거의 결정성장이 진행하지 않았다. 규소계에 있어서는, 일반적으로, 비정질 상태로부터 결정성 상태로 이행하는데는, 비정질 상태에 있는 분자쇄를 절단하고, 이들 절단된 분자가 다른 분자와 다시 결합하지 않도록 한 상태에서, 이들 분자를 약간의 결정 특성을 갖는 분자에 도입시켜, 결정의 일부에 재편성하는 과정을 거친다. 그러나, 이 과정에서, 최초의 분자쇄를 절단하고, 이들 절단된 분자가 다른 분자와 결합하지 않는 상태를 유지하기 위해 많은 양의 에너지가 요구되며, 이것은 결정화 반응에서 장벽이었다. 이 에너지를 제공하기 위해서는, 1000℃ 정도의 온도에서 수 분간 또는 600℃ 정도의 온도에서는 수 시간이 필요하고, 요구되는 시간은 온도(=에너지)에 지수함수적으로 의존하기 때문에, 600℃ 이하, 예를 들어, 550℃에서는 결정화 반응이 진행하는 것을 거의 관찰할 수 없었다. 종래의 고상 에피택셜 결정화의 관념은 이 문제에 대한 해답을 제공하지 못했다.
본 발명자들은, 종래의 고상 결정화 관념과는 완전히 별개로, 어떤 촉매의작용에 의해 상기 과정의 장벽 에너지를 감소시키는 것을 생각하였다. 본 발명자들은, 니켈, 철, 코발트, 백금 및 팔라듐이 규소와 쉽게 결합하고, 예를 들어, 니켈의 경우에, 규화니켈(화학식 NiSix, 0.4 ≤ x ≤ 2.5)이 형성되며, 규화니켈의 격자정수가 규소 결정의 것에 가깝다는 것을 주목하였다. 따라서, 결정규소-규화니켈-비정질 규소의 3원계의 에너지 등을 시뮬레이트한 결과, 비정질 규소가 규화니켈과의 계면에서 쉽게 반응하고, 하기 반응이 일어난다는 것이 밝혀졌다.
비정질 규소(규소 A) + 규화니켈(규소 B) → 규화니켈(규소 A) + 결정성 규소(규소 B) ………… (1)
(A 및 B는 규소의 위치를 나타낸다)
이 반응의 포텐셜(potential) 장벽은 충분히 낮고, 반응의 온도도 역시 낮다.
이 반응식은, 진전함에 따라 니켈이 비정질 규소를 결정성 규소로 재구성시킨다는 것을 나타낸다. 실제로는, 580℃ 이하에서 반응이 개시되고, 450℃에서도 반응이 관찰된다는 것이 밝혀졌다. 전형적으로, 결정화는 통상의 비정질 규소 결정화 온도보다 20∼150℃ 낮은 온도에서 가능한 것으로 나타났다. 당연히, 온도가 높을수록, 반응이 진행하는 속도가 빠르다.
본 발명에서는, 니켈, 철, 코발트, 백금 또는 팔라듐 단체(單體), 또는, 그들의 규화물, 초산염 또는 질산염의 섬(아일런드), 스트라이프(stripe), 선 또는 점, 또는, 니켈, 철, 코발트, 백금 및 팔라듐중 적어도 하나를 함유하는 막, 입자또는 클러스터가 출발재료로서 사용될 수 있다. 상기한 반응이 진행함에 따라, 니켈, 철, 코발트, 백금 또는 팔라듐이 출발재료 주위로 확장하여, 결정성 규소의 영역을 확대시킨다. 한편, 산화물은 안정한 화합물이고 상기 반응을 개시하지 못하기 때문에, 니켈, 철, 코발트, 백금 또는 팔라듐을 함유하는 재료로서 바람직하지 않다.
이와 같이, 특정의 장소로부터 확장하는 결정성 규소는 종래의 고상 에피택셜 성장과는 다르지만, 결정성의 연속성이 좋고, 단결정 구조에 가까운 구조를 가지는 것이기 때문에, TFT와 같은 반도체장치에 이용하는데 유리하다. 니켈, 철, 코발트, 백금 또는 팔라듐을 함유하는 재료가 기판상에 균일하게 분산된 경우에는, 결정화의 출발점이 무수하게 존재하여, 결정성이 양호한 막을 얻기가 어려웠다.
이 결정화의 출발재료로서의 비정질 규소막은 수소농도가 낮을수록 양호한 결과(결정화 속도)가 얻어진다. 그러나, 결정화가 진행함에 따라 수소가 방출되기 때문에, 얻어진 규소막중의 수소농도와 출발재료인 비정질 규소막의 수소농도와의 사이에는 그렇게 명확한 상관관계는 보이지 않았다. 본 발명에 따라 얻어진 결정성 규소중의 수소농도는 전형적으로 1×1015원자·cm-3∼5 원자%이었다. 또한, 양호한 결정성을 얻기 위해서는, 비정질 규소막중의 탄소, 질소 및 산소의 농도는 가능한 한 낮아야 하고, 1×1019cm-3이하가 바람직하다. 따라서, 본 발명을 실시하는데 사용되는 니켈, 철, 코발트, 백금 또는 팔라듐을 선택하는데 있어서 이 점을 고려하여야 한다.
본 발명의 특징은, 결정성장이 원형으로 진행한다는 것이다. 이것은 상기한 반응의 니켈이 등방상으로 진행하기 때문이며, 이것은 결정격자 표면을 따라 선형으로 성장이 일어나는 종래의 결정화와는 다르다.
특히, 니켈, 철, 코발트, 백금 또는 팔라듐을 함유하는 재료를 선택적으로 배치함으로써, 결정성장의 방향을 제어하는 것이 가능하다. 종래의 고상 에피택셜 성장에 의해 생성된 결정성 규소와는 달리, 이러한 종류의 기술을 이용하여 얻어진 결정성 규소는 긴 거리에 걸쳐 결정성의 연속성이 양호하고 단결정에 가까운 구조를 가지기 때문에, TFT와 같은 반도체장치에 사용하는데 매우 적합하다.
본 발명에서는, 니켈, 철, 코발트, 백금 또는 팔라듐이 사용되지만, 이들 물질은 반도체재료로서 사용된 규소에 대하여 바람직하지 않다. 결정화를 촉진하기 위해 첨가된 촉매물질이 반도체장치의 활성층에 잔존하는 경우 누설전류의 편차가 커지게 되는 등의 문제가 있다. 따라서, 그러한 물질이 규소막중에 과도하게 함유되면, 그 물질을 제거하는 것이 필요하다. 니켈에 관해서는, 상기 반응의 결과로, 규화니켈의 결정성장이 그의 종단점에 도달한 때, 즉, 결정화가 완료된 때, 규화니켈은 플루오르화 수소산 또는 염산에 용이하게 용해된다. 따라서, 이들 산으로 처리함으로써, 기판에 함유된 니켈을 감소시킬 수 있다.
니켈, 철, 코발트, 백금 및 팔라듐과 같은 촉매원소가 결정화를 위한 어닐에 의해 규소막 전체에 거의 균일하게 확산된 경우, 니켈을 제거하는 공정이 필요하다. 이 니켈제거를 위해서는, 염소 또는 염화물 형태의 염소원자를 함유하는 분위기에서 400∼650℃의 어닐을 행하는 것이 효과적이라는 것이 밝혀졌다. 어닐시간은 0.1∼6시간이 적당하였다. 어닐시간이 길수록, 규소막중의 니켈농도는 낮아지지만, 어닐시간은 제조비용과 제작물의 요구되는 특성 사이의 균형에 따라 결정될 수 있다. 염화물의 예로서는, 염화수소, 각종 염화메탄(CH3Cl, CH2Cl2, CHCl3), 각종 염화에탄(C2H5Cl, C2H4Cl2, C2H3Cl3, C2H2Cl4, C2HCl5) 및 각종 염화에틸렌(C2H3Cl, C2H2Cl2, C2HCl3)이 있다. 특히, 가장 쉽게 사용될 수 있는 재료는 트리클로로에틸렌(C2HCl3)이다. SIMS법에 의하면, 본 발명에 따른 규소막(TFT와 같은 반도체장치에 사용되는 규소막)중의 니켈, 철, 코발트, 백금 또는 팔라듐의 바람직한 농도는 1×1015원자/cm3∼1 원자%(5×1020원자/cm3)이고, 보다 바람직하게는 1×1015∼1×1019원자/cm3이다는 것이 밝혀졌다. 상기 범위보다 작은 농도에서는, 결정화가 충분히 진행하지 않고, 높은 농도에서는, 특성 및 신뢰성이 저하한다.
니켈, 철, 코발트, 백금 또는 팔라듐을 함유하는 막 형태의 물체가 다양한 물리적 및 화학적 방법들을 사용하여 형성될 수 있다. 예를 들어, 진공 증착법, 스퍼터링법 및 CVD법과 같은 진공장치를 요구하는 방법, 및 스핀 코팅법과 디핑(dipping)법(코팅법), 닥터 블레이드법, 스크린 인쇄법 및 분무 열분해법 등과 같은 대기압 방법이 사용될 수 있다.
특히, 스핀 코팅법 및 디핑법은 거대한 설비를 필요로 하지 않으면서도, 우수한 막두께 균일성을 제공하고 미세한 농도조정을 가능하게 하는 기술이다. 이 기술에서 사용하기 위한 용액으로서는, 물, 알코올(저급 및 고급) 또는 석유(포화탄화수소 또는 불포화탄화수소) 등에 용해 또는 분산된 니켈, 철, 코발트, 백금 및 팔라듐의 초산염 및 질산염, 또는 각종 카복실산 염화물 또는 다른 유기산 염화물이 사용될 수 있다.
그러나, 이 경우, 이들 염에 함유된 산소와 탄소가 규소막내로 확산하여 반도체 특성을 열화(劣化)시킬 염려가 있으나, 열평형 및 시차열분석에 의한 조사결과, 450℃ 이하의 온도에서 산화물 또는 단체로 부숴진 후, 규소막으로 거의 확산하지 않는 재료가 적당하다는 것이 확인되었다. 특히, 초산염 및 질산염과 같은 저급의 물질이 질소분위기와 같은 환원분위기에서 가열될 때, 이들은 400℃ 이하에서 부숴져, 금속 단체로 된다. 유사하게, 이들이 산소분위기에서 가열될 때는, 먼저 산화물이 형성된 다음, 고온에서 산소가 탈출하여, 금속 단체를 남긴다.
본 발명에 따라 형성된 결정성 규소막이 TFT와 같은 반도체장치에 사용된다. 상기한 설명으로부터 알 수 있는 바와 같이, 다수의 출발점으로부터 개시된 결정성장의 선단이 만나는 곳인 결정화의 종단에는 큰 입계가 존재하고, 또한, 니켈, 철, 코박트, 백금 또는 팔라듐의 농도가 높다. 이들 이유로, 반도체장치를 제작하는 것이 바람직하지 않다. 특히, TFT의 채널은 큰 입계를 가지는 영역에 제공되지 않아야 한다.
결정화의 출발점이 되는 영역, 즉, 니켈, 철, 코발트, 백금 또는 팔라듐을 함유하는 재료가 제공된 영역은, 높은 농도의 니켈, 철, 코발트, 백금 또는 팔라듐을 갖는다. 이 이유로, 반도체장치의 제작에 주의를 하여야 한다. 또한, 그러한 영역은, 니켈, 철, 코발트, 백금 또는 팔라듐을 함유하지 않는 규소막과 비교해서플루오르화수소산을 함유하는 용액에 의해 쉽게 에칭된다. 이 이유로, 그러한 영역은 결함이 있는 콘택트 형성의 원인이 된다. 따라서, 본 발명을 이용하여 반도체장치를 제작하는 경우에는, 결정화의 출발점이 되는 니켈, 철, 코발트, 백금 또는 팔라듐 함유 피막의 패턴과 반도체장치의 패턴을 최적화하여야 한다.
또한, 본 발명에 따라, 비정질 규소막이나, 또는 비정질인 것으로 여겨질 수 있는 난잡한 결정성 상태(예를 들어, 결정성 부분과 비정질 부분이 혼재하여 있는 상태)를 가지는 막상에, 니켈, 철, 코발트, 백금 또는 팔라듐중 적어도 하나(이후, 촉매물질이라 칭함)를 함유하는 막, 입자 또는 클러스터를 형성하는 공정; 먼저 촉매물질을 비정질 규소와 반응시킨 다음, 미반응 촉매물질을 제거하는 공정; 및 얻어진 구조물을, 통상의 비정질 규소 결정화 온도보다 바람직하게는 20∼150℃ 낮은 온도, 또는 기판으로서 통상 사용되는 유리재료의 유리전이온도 이하의 온도, 예를 들어, 580℃ 이하로 어닐하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
니켈, 철, 코발트, 백금 또는 팔라듐 원자가 결정성 규소로부터 제거된 후에도, 상기한 반응 (1)에 의해 형성된 남아 있는 결정성 규소를 핵으로 하여 결정화가 개시될 수 있다. 앞에서 설명한 바와 같이, 상기 반응에 의해 형성된 규소 결정은 우수한 결정성을 가진다. 따라서, 이들 결정을 핵으로 하여 비정질 규소의 결정화를 촉진시킬 수 있는 것으로 밝혀졌다. 전형적으로는, 통상의 비정질 규소 결정화 온도보다 20∼150℃ 낮은 온도에서 결정화가 달성될 수 있는 것으로 나타났다. 또한, 결정성장에 필요한 시간이 단축되는 것으로 밝혀졌다. 물론, 온도가높을수록 결정화가 빠르게 진행한다. 니켈을 사용하는 경우보다는 덜 활성적이지만, 철, 코발트, 백금 또는 팔라듐을 사용하는 경우에도 유사한 반응이 일어나는 것으로 밝혀졌다. 이하, 실시예에 의거하여 본 발명을 더욱 상세히 설명한다.
도 1(A)∼(D)는 본 발명의 실시예 1의 제작공정을 나타내는 단면도.
도 2(A)∼(E)는 본 발명의 실시예 2의 제작공정을 나타내는 단면도.
도 3은 실시예 1에서 얻어진 결정성 규소 막의 라만(Raman) 산란분광의 결과를 나타내는 그래프.
도 4는 실시예 1에서 얻어진 결정성 규소 막의 X선회절 패턴을 나타내는 도면.
도 5는 실시예 2에서의 규소의 결정화 속도를 나타내는 그래프.
도 6(A)∼(E)는 본 발명의 실시예 3의 제작공정을 나타내는 단면도.
도 7(A)∼(C)는 실시예 4에서의 용액을 사용한 촉매원소 도입공정을 나타내는 단면도.
도 8(A)∼(C)는 본 발명에 따른 TFT의 제작을 위한 결정화 공정과 그 TFT의 배치를 나타내는 평면도.
도 9(A-1)∼(D)는 본 발명에 따라 막을 선택적으로 결정화하는 공정을 나타내는 단면도.
도 10(A)∼(C)는 본 발명의 실시예 5의 제작공정을 나타내는 단면도,
도 11(A)∼(C)는 본 발명의 실시예 5의 제작공정을 나타내는 단면도,
도 12(A)∼(C)는 본 발명의 실시예 6의 제작공정을 나타내는 단면도,
도 13(A)∼(C)는 본 발명의 실시예 7의 제작공정을 나타내는 단면도,
도 14(A)∼(D)는 본 발명의 실시예 8의 제작공정을 나타내는 단면도,
도 15(A)∼(D)는 본 발명의 실시예 9의 제작공정을 나타내는 단면도,
도 16은 실시예 9에서의 결정성 규소막중의 니켈농도를 나타내는 그래프.
도 17(A)∼(C)는 본 발명의 실시예 10의 제작공정을 나타내는 단면도,
도 18(A) 및 (B)는 본 발명의 실시예 11의 제작공정을 나타내는 단면도,
도 19(A)∼(E)는 본 발명의 실시예 12의 제작공정을 나타내는 단면도,
도 20(A)∼(E)는 본 발명의 실시예 13의 제작공정을 나타내는 단면도,
도 21(A)∼(D)는 본 발명의 실시예 14의 제작공정을 나타내는 단면도,
도 22(A)∼(D)는 본 발명의 실시예 15의 제작공정을 나타내는 단면도,
도 23(A)∼(C)는 본 발명의 실시예 16의 제작공정을 나타내는 단면도.
도 24(A)∼(C)는 본 발명의 실시예 17의 제작공정을 나타내는 단면도.
도 25는 실시예 17에서의 결정성 규소막중의 니켈농도를 나타내는 그래프.
도 26(A)∼(F)는 본 발명의 실시예 18의 제작공정을 나타내는 단면도.
*도면의 주요부분에 대한 부호의 설명
11: 기판 12: 산화규소막 13: 비정질 규소막
14: 니켈막 15: 얇은 결정성 규소막 16: 결정성 규소막
26a∼26c: 결정성 규소영역 124a, 124b: 양극산화물 155: 규화니켈영역
180: 산화규소막 182: 얇은 산화규소막 183: 수막
184: 스피너 203: 니켈막 204: 비정질 규소막
234: 레지스트 패턴 253: 레지스트 패턴 254: 니켈막
[실시예 1]
코닝 #7059 유리 기판상에 니켈막을 형성하고, 이 니켈막을 촉매로 하여 비정질 규소막을 결정화시켜 결정성 규소막을 얻는 방법을 도 1(A)∼(D)에 의거하여 설명한다.
기판(11)상에 하지막(下地膜)으로서 두께 2000 Å의 산화규소막(12)을 플라즈마 CVD법에 의해 성막한 다음, 그 위에 비정질 규소막(13)을 500∼3000 Å, 예를 들어, 1500 Å의 두께로 형성하였다. 그 규소막을 질소분위기중에 430℃로 0.1∼2시간, 예를 들어, 0.5시간 유지하여 그 막으로부터 수소를 제거한 후, 그 막위에 스퍼터법에 의해 니켈막(14)을 100∼1000 Å, 예를 들어, 500 Å의 두께를 퇴적하였다. 니켈막의 성막시에는 기판을 100∼500℃, 바람직하게는, 180∼250℃의 온도로 가열하면 양호한 결과가 얻어질 수 있는데, 이것은 하지막으로서 형성된 산화규소막에 대한 니켈막의 밀착성이 개선되기 때문이다. 니켈막 대신에, 규화니켈막이 사용될 수도 있다.(도 1(A))
그후, 450∼580℃로 1∼10분간 가열하여 니켈막(14)과 비정질 규소막(13)을 반응시켜, 그들의 계면에 얇은 결정성 규소막(15)을 얻는다. 이 결정성 규소막의 두께는 반응온도 및 반응시간에 의존하는데, 550℃, 10분간의 반응에서 약 300 Å두께의 막이 얻어질 수 있었다.(도 1(B))
다음에, 니켈막 및 반응을 통해 니켈막으로부터 얻어진 규화니켈막을 5∼30% 농도의 염산으로 에칭하였다. 이 에칭에서는, 비정질 규소와 니켈(규화물)과의 반응에 의해 형성된 결정성 규소에는 영향이 없었다.(도 1(C))
이어서, 이것을 450∼580℃, 예를 들어, 550℃로 유지된 어닐로(爐)중에서 질소분위기하에 8시간 어닐하였다. 이 공정에서, 비정질 규소막을 결정화시켜 결정성 규소막(16)을 얻었다(도 1(D)). 이때 얻어진 결정성 규소막의 라만(Raman) 산란분광 및 X선 회절의 결과를 도 3 및 도 4에 각각 나타낸다. 도 3에서, C-Si로 나타낸 곡선은 표준시료인 단결정 규소의 라만 스펙트럼이고, (a) 및 (b)로 나타낸 곡선은, 본 실시예에서 얻어진 규소막의 라만 스펙트럼과, 촉매물질을 갖지 않은 통상의 비정질 규소를 상기 조건으로 어닐하여 얻어진 막의 라만 스펙트럼을 각각 나타낸다. 이 결과로부터, 본 발명에 따른 공정에 의해 양호한 규소 결정이 얻어진다는 것을 명확히 알 수 있다.
[실시예 2]
본 실시예를 도 2(A)∼(E)에 나타낸다. 코닝 #7059 유리 기판(21)상에 하지막으로서 두께 2000 Å의 산화규소막(22)을 플라즈마 CVD법에 의해 형성하고, 그 위에 비정질 규소막(23)을 500∼3000 Å, 예를 들어, 500∼1500 Å의 두께로 퇴적하였다. 그 규소막을 질소분위기중에 430℃로 0.1∼2시간, 예를 들어, 0.5 시간 유지하여 그 막으로부터 수소를 제거히고, 그 위에 스퍼터법에 의해 니켈막을 100∼1000 Å, 예를 들어, 500 Å의 두께로 퇴적하였다. 니켈막 대신에, 규화니켈막이 사용될 수도 있다. 이렇게 하여 얻어진 니켈막을 에칭하여, 소정 패턴의 니켈막(24a, 24b, 24c)을 형성하였다.(도 2(A))
그후, 450∼580℃로 1∼10분간 가열하여 니켈막(24a∼24c)과 비정질 규소막(23)을 반응시켜, 그의 계면에 얇은 결정성 규소영역(25a, 25b, 25c)을 형성하였다.(도 2(B))
이어서, 니켈막 및 반응을 통해 니켈막으로부터 얻어진 규화니켈막을 5∼30% 농도의 염산으로 에칭하였다. 이 에칭에서는, 비정질 규소와 니켈(규화물)과의 반응에 의해 형성된 결정성 규소영역(25a∼25c)에는 영향이 없었다.(도 2(C))
다음에, 이것을 450∼580℃, 예를 들어, 550℃로 유지된 어닐로에서 질소분위기하에 4시간 어닐하였다. 도 2(D)는, 그 어닐의 중간상태에서, 앞에서 형성된 결정성 규소영역(25a∼25c)으로부터 결정화가 진행하여 결정성 규소영역(26a, 26b, 26c)이 비정질 영역(23)내로 확대하여 나가는 모양을 나타낸다.
최종적으로는 비정질 규소막을 모두 결정화시켜 결정성 규소막(27)을 얻었다(도 2(E)). 결정성장이 표면으로부터 기판측으로 수직으로 진행하는 실시예 1의 경우와 대조적으로, 본 실시예에서는, 니켈막 패턴으로부터 횡방향으로 결정성장이 진행한다. 예를 들어, 도 2(D)에 나타낸 결정성 규소영역(26a∼26c)은 각각 단결정에 가까운 결정구조를 가진다. 따라서, 결정성 규소영역에서 횡방향으로 포텐셜 장벽이 생기는 일이 비교적 적기 때문에, TFT와 같은 반도체장치에 이 구조가 적절히 적용될 수 있다. 그러나, 예를 들어, 결정성 규소영역(26a, 26b)이 서로충돌하는 부분에서는, 결정 결함이 크기 때문에, 그 부분을 이용하는 것은 바람직하지 않다.
도 5는 본 실시예에서의 결정화 속도와 결정화 온도 사이의 관계를 보여준다. 규소막이 두꺼울수록 결정화가 빠르게 진행하는 것으로 밝혀졌다.
[실시예 3]
본 실시예는, 가열에 의해 규소막을 일단 결정화시킨 후에 그 규소막에 레이저광을 조사(照射)함으로써 개선된 결정성을 갖는 규소막을 얻는 방법에 관한 것이다. 또한, 본 실시예는 이렇게 결정화된 규소막을 사용하여 TFT를 제작하는 공정을 제공한다.
도 6(A)∼(E)는 본 실시예의 제작공정을 나타내는 단면도이다. 먼저, 코닝 #7059 유리 기판(601)상에 하지막으로서 두께 2000 Å의 산화규소막(602)을 플라즈마 CVD법에 의해 형성하고, 그 위에 진성(I형)의 비정질 규소막을 100∼1500 Å, 예를 들어, 800 Å의 두께로 퇴적하였다. 그 다음, 실시예 2에서 설명된 것과 유사한 공정(도 2(A) 참조)으로, 그 규소막상에 니켈막, 즉, 비정질 규소의 결정화를 촉진시키는 촉매물질을 선택적으로 퇴적하였다. 그후, 얻어진 구조물을 450∼580℃로 1∼10분간 가열하여 니켈막을 비정질 규소막과 반응시켜, 그의 계면에 얇은 결정성 규소막을 얻었다.
다음에, 니켈막 및 반응을 통해 니켈막으로부터 얻어진 규화니켈막을 5∼30% 농도의 염산으로 에칭하였다. 이 에칭에서는, 비정질 규소와 니켈(규화물)과의 반응에 의해 형성된 결정성 규소에는 영향이 없었다.
그 다음, 대기압의 질소분위기중에서 550℃로 12시간 추가 어닐을 행하여, 구조물의 전체 표면을 덮는 결정성 규소막(603)을 얻었다.
그후, KrF 엑시머 레이저를 이용하여, 결정성 규소막(603)의 표면에 248 nm의 파장과 20 nsec의 펄스폭의 레이저광을 조사하여, 그 규소막의 결정화를 추가로 촉진시켰다. 이때, 출력 에너지밀도를 200∼400 mJ/cm2, 예를 들어 250 mJ/cm2으로 하여 레이저광을 2 쇼트(shot) 조사하였다. 레이저광 조사중에 기판을 가열에 의해 300℃로 유지함으로써, 레이저광 조사의 효과를 증진시켰다. 일반적으로는, 기판을 200∼450℃로 가열하는 것이 바람직하다.(도 6(A))
KrF 엑시머 레이저의 것 이외에도, 308 nm의 파장으로 작동하는 XeCl 엑시머 레이저 및 193 nm의 파장으로 작동하는 ArF 엑시머 레이저로부터 방출되는 레이저광이 사용될 수도 있다. 또는, 레이저광 대신에, 레이저광과 동등한 강광(强光)을 조사할 수도 있다. 특히, 적외광을 조사하는 것을 포함하는 RTA(급속열어닐)의 이용이 단시간에 규소막을 선택적으로 가열할 수 있기 때문에 효과적이다.
그리하여, 상기한 방법들중 어느 것을 이용하여서도 양호한 결정성을 갖는 규소막이 얻어질 수 있다. 열어닐에 의해 결정화된 결정성 규소막(603)이 레이저광 조사에 의해 더욱 개선된 결정성을 가지는 규소막으로 변하였다. 또한, 투과형 전자현미경에 의한 관찰결과, 레이저광을 조사한 막은 비교적 큰 배향된 결정립으로 구성되는 것으로 나타났다.
결정화 완료후 얻어진 규소막을, 변 길이가 10∼1000 μm인 정사각형으로 패터닝하여, TFT의 활성층이 되는 섬형상 규소막(603')을 얻었다.(도 6(B))
다음에, 게이트 절연막으로서 기능하는 산화규소막(604)을 형성하였다. 여기서는, 그 규소막을 500∼750℃, 바람직하게는, 550∼650℃의 산화성 분위기에 노출시켜, 규소영역의 표면에 게이트 절연막으로서 기능하는 산화규소막(604)을 형성하였다. 이 열처리 공정에서, 수증기, 이산화질소 등을 분위기에 주입함으로써 산화반응이 더욱 증진될 수 있다. 물론, 플라즈마 CVD법 및 스퍼터법과 같은, 기상 결정상장을 위한 공지의 수단들중 어느 것을 사용하여서도, 산화규소막을 형성할 수 있다.(도 6(C))
그후, 감압 CVD법에 의해, 0.01∼0.2%의 인을 함유하는 다결정 규소막을 3000∼8000 Å, 구체적으로는, 6000 Å의 두께로 퇴적한 후, 그 규소막을 패터닝하여, 게이트 전극(605)을 형성하였다. 다음, 그 게이트 전극을 마스크로 하여, 이온 도핑(플라즈마 도핑)법에 의해, 활성층 영역(채널을 구성하는 소스/드레인)에 N형 도전성을 부여하는 불순물(본 실시예에서는, 인)을 자기정합적으로 첨가하였다. 본 실시예에서, 도핑 가스로서 포스핀(PH3)을 사용하고, 가속전압을 60∼90 kV로 하여, 이온 도핑을 행하였다. 인의 도즈량은 1×1015∼8×1015cm-2, 예를 들어, 5×1015cm-2이었다. 그리하여, 소스/드레인영역을 위한 N형 도전성 불순물영역(606, 607)이 얻어졌다.
그 다음, 레이저광을 조사하여, 어닐을 행하였다. 본 실시예에서는, 248 nm의 파장과 20 nsec의 펄스폭으로 작동되는 KrF 엑시머 레이저가 사용되었지만, 다른 레이저도 사용될 수 있다. 레이저광을 200∼400 mJ/cm2, 예를 들어, 250 mJ/cm2의 에너지밀도로 1개소당 2∼10 쇼트, 예를 들어, 2 쇼트 조사하였다. 레이저광 조사중에 기판을 200∼450℃로 가열함으로써, 레이저 어닐의 효과를 더욱 증진시킬 수 있다.(도 6(D))
또는, 이 공정은 소위 RTA(급속열어닐), 즉, 근적외광을 사용하는 램프 어닐에 의해 행해질 수도 있다. 근적외광은 비정질 규소에 의해서 보다는 결정화된 규소에 의해 더 쉽게 흡수될 수 있기 때문에, 1000℃ 이상의 온도에서의 열어닐에 필적하는 효과적인 어닐이 달성될 수 있다. 근적외광이 유리기판에 의해서는 덜 흡수된다는 것이 더 유리한 점이다. 사실, 원적외광은 유리기판에 의해 쉽게 흡수되지만, 가시광에서 근적외선까지의 영역, 즉, 0.5∼4 μm의 파장 영역의 광은 유리기판에 의해 거의 흡수되지 않는다. 따라서, 어닐이 기판을 고온으로 가열함이 없이 보다 짧은 시간내에 완료될 수 있다. 이 방법은 유리기판의 수축이 바람직하지 않은 공정에 가장 적절하다.
다음에, 플라즈마 CVD법에 의해 층간절연물로서 두께 6000 Å의 산화규소막(608)을 형성하였다. 산화규소 대신에, 폴리이미드막이 사용될 수도 있다. 그 다음, 그 층간절연물에 콘택트 홀을 형성하여, 금속재료, 예를 들어, 질화티탄과 알루미늄의 다층막을 사용하여 전극·배선(609, 610)을 형성하였다. 마지막으로, 1기압의 압력하에 350℃로 30분간 어닐을 행하여, TFT를 완성하였다.(도6(E))
본 실시예에서 설명된 바와 같이, 비정질 규소막은 결정화를 위한 촉매원소로서 니켈을 도입함으로써, 단순히 가열하는 경우에서보다 더욱 유리하게 결정화될 수 있고, 또한, 그렇게 하여 결정화된 규소막의 결정성이 레이저광을 조사함으로써 더욱 개선될 수 있다. 이렇게 하여, 특히 높은 결정성을 가지는 결정 규소가 얻어질 수 있다. 양호한 결정성을 가지는 규소막을 이용함으로써 고성능의 TFT가 얻어진다.
더 구체적으로는, 실시예 2에서 설명된 결정화 공정을 이용하지 않는 것을 제외하고는 본 실시예에서와 동일한 공정을 통해 얻어진 N채널형 TFT는 50∼90 cm2/Vs의 전계효과 이동도와 3∼8 V의 스레시홀드 전압을 가지는데. 이들 값은 본 실시예에 따라 제작된 N채널형 TFT에서 얻어지는 150∼200 cm2/Vs의 이동도와 0.5∼1.5 V의 스레시홀드 전압과 명백히 대조된다. 즉, 이동도가 상당히 증가되고, 스레시홀드 전압의 변동도 크게 감소된다.
이전에는, 그러한 높은 수준의 상기한 TFT 특성들이 레이저 결정화에 의해서만 비정질 규소막으로부터 얻어졌다. 그러나, 종래의 레이저 결정화에 의해 얻어지는 규소막은 특성에 변동이 있었다. 또한, 결정화 공정은 400℃ 이상의 온도에서 350 mJ/cm2이상의 에너지밀도로 레이저광을 조사하는 것를 요하였고, 따라서, 대량생산에 적용될 수 없었다. 종래의 공정과 대조적으로, 본 실시예에 따른 TFT 제작공정은 종래 공정에서의 것보다 낮은 기판온도 및 에너지밀도로 수행될 수 있다. 따라서, 본 발명에 따른 공정은 대량생산에 적당하다. 또한, 본 공정에 의해 얻어진 장치의 품질이 열어닐을 이용하는 종래의 고상 성장 결정화에 의해 얻어진 장치의 것 만큼 균일하다. 따라서, 균일한 품질의 TFT가 안정하게 얻어질 수 있다.
상기한 실시예 1 및 2에서, 니켈농도가 낮을 때는 결정화가 불충분하게 일어나는 것으로 밝혀졌다. 그러나, 본 실시예에 따른 공정은 불충분한 결정화를 보충하기 위하여 레이저 조사를 이용한다. 따라서, 니켈농도가 낮은 때라도 만족스럽게 높은 품질의 TFT가 얻어질 수 있다. 이것은, 여전히 낮은 농도로 니켈을 함유하는 장치가 실현될 수 있고, 우수한 전기적 안정성 및 신뢰성을 갖는 장치가 얻어질 수 있다는 것을 의미한다.
[실시예 4]
본 실시예는, 비정질 규소막의 결정화를 촉진시키는 촉매원소를 함유하는 용액으로 비정질 규소막의 상면을 도포하여 비정질 규소막에 촉매원소를 도입하는 방법에 관한 것이다.
본 실시예는 또한, 촉매원소를 비정질 규소막에 선택적으로 도입한 다음, 그 장소로부터 촉매원소가 도입되지 않은 부분으로 결정성장이 진행하는 것에 의해 저농도로 촉매원소를 함유하는 결정성 규소막을 얻는 방법을 제공한다.
도 7(A)∼(C)는 본 실시예의 제작공정을 나타낸다. 먼저, 10 cm×10 cm 크기의 코닝 #7059 유리 기판(701)상에 두께 1000 Å의 비정질 규소막(702)을 플라즈마 CVD법에 의해 퇴적한 다음, 그 위에 마스크로서 산화규소막(704)을 1200 Å의 두께로 퇴적하였다. 그 산화규소막(704)으로서는, 500 Å 만큼 얇은 산화규소막도 아무런 문제없이 사용될 수 있고, 막을 더 치밀하게 하여 막두께를 더 얇은 것으로 할 수도 있다.
다음에, 산화규소막(704)을 통상의 포토리소그래피 기술에 의해 원하는 바대로 패터닝한 후, 자외(UV)광을 조사하여 산소분위기에서 얇은 산화규소막(703)을 형성하였다. 더 구체적으로는, UV광을 5분간 조사하여 산화규소막(703)을 형성하였다. 산화규소막(703)은 20∼50 Å의 두께를 가지는 것으로 믿어진다. 그리하여, 도 7(A)에 나타낸 바와 같은 구조가 얻어졌다.
그 산화규소막은 이후에 도포되는 용액에 대한 습윤성을 향상시키기 위해 형성된다. 바람직한 습윤성이 산화규소 마스크의 친수성에 의해 때때로 확보되지만, 이것은 패턴 크기가 용액과 부합할 때만 일어나므로 드문 경우이다. 따라서, 양호한 습윤성을 보장하기 위해서는 산화규소막(703)을 사용하는 것이 안전하다.
다음에, 100 중량ppm의 니켈을 함유하는 초산염 용액을 10 cm×10 cm 크기의 정사각형 기판상에 5 ml 적하(滴下)하였다. 스피너(707)를 50 rpm으로 10초간 작동시켜, 기판의 전체 표면상에 균일한 수막(水膜)(706)을 형성하였다. 기판을 5분간 유지한 후 스피너(707)를 2000 rpm으로 추가로 60초간 작동시켜 스핀 건조를 행하였다. 기판을 스피너상에 놓고 0∼150 rpm의 속도로 회전시킬 수도 있다. 이 공정을 도 7(B)에 나타내었다.
그 다음, 얻어진 구조물을 450∼580℃로 1∼10분간 가열하여 비정질규소막(702)의 표면에 매우 얇은 규화니켈막을 형성하였다. 이 공정에서, 710으로 나타낸 부분에서 뿐만 아니라 비정질 규소막(702)과 규화니켈막 사이의 상(相) 경계에 결정 규소가 형성되는 것으로 확인되었다. 다음, 비정질 규소막(702)의 표면을 5% 염산으로 에칭하여 규화니켈막을 제거하였다.
그후, 질소분위기에서 550℃로 4시간 열처리하였다. 그리하여, 니켈이 도입된 영역(709)으로부터 니켈이 도입되지 않은 영역(711)으로 화살표 708로 나타낸 횡방향으로 결정화가 일어나게 된다. 물론, 니켈이 직접 도입된 영역(709)에서도 결정화가 일어난다.
도 7(C)에서, 결정화가 니켈이 직접 도입된 영역(709)에서 일어나고, 영역(711)에서 횡으로 진행하였다.
도입되는 니켈농도는 도포되는 용역중의 니켈농도를 변화시킴으로써 제어될 수 있다. 본 실시예에서, 용액중의 니켈농도는 100 ppm으로 조정되었다. 그러나, 농도가 10 ppm으로 감소된 때라도 결정화가 일어난다는 것이 확인되었다. 10 ppm의 농도로 니켈을 함유하는 용액을 사용한 때라도 같은 방법으로 결정화가 일어난다. 이 경우, 도 7(C)에 나타낸 영역(711)에서의 니켈농도는 한자리 만큼 더 낮춰질 수 있다. 그러나, 너무 낮은 농도로 니켈을 함유하는 용액을 사용하면, 화살표 708로 나타낸 횡방향으로의 결정성장 거리가 단축되어, 바람직하지 않다.
이렇게 하여 얻어진 결정성 규소막은 TFT의 활성층으로서 사용될 수 있다. 특히, 활성층을 형성하기 위하여 영역(711)을 사용하는 것은, 이 영역이 낮은 농도로 촉매원소를 함유하기 때문에 유용하다.
또한, 실시예 3에서와 같은 방법으로 레이저광 또는 강광을 조사하여 결정성 규소막의 결정성을 추가로 향상시키는 것이 효과적이다.
본 실시예에서는, 촉매원소를 함유하는 용액으로서 초산염 용액이 사용되었다. 그러나, 다른 유용한 용액으로는, 각종 수용액 및 유기용매를 함유하는 용액이 있다. 촉매원소는 반드시 화합물로서 함유될 필요는 없고, 용액에 단순히 분산된 것일 수도 있다.
촉매원소를 위한 용매는 극성 용매, 즉, 물, 알코올, 산 및 암모니아수로 이루어진 군으로부터 선택될 수 있다.
니켈이 촉매원소로서 사용될 때, 니켈은 니켈화합물의 형태로 극성 용매에 혼입된다. 그 니켈화합물은 대표적으로, 취화니켈, 초산니켈, 수산니켈, 탄산니켈, 염화니켈, 옥화니켈, 질산니켈, 황산니켈, 개미산니켈, 니켈 아세틸아세토네이트, 니켈 4-시클로헥실부틸레이트, 산화니켈, 및 수산화니켈로 이루어진 군으로부터 선택된다.
또한, 촉매원소를 위한 용매는 무극성 용매인 벤젠, 톨루엔, 크실렌, 사염화탄소, 클로로포름 및 에테르로 이루어진 군으로부터 선택된 것이 사용될 수도 있다.
이 경우, 니켈은 니켈 아세틸아세토네이트 및 니켈 2-에틸헥사네이트로 이루어진 군으로부터 선택된 니켈화합물 형태로 용액에 함유된다.
촉매원소를 함유하는 용액에 계면활성제를 첨가하는 것도 효과적이다. 계면활성제는 산화규소막의 표면에 대한 용액의 밀착성을 증가시키고, 흡착성을 제어한다. 계면활성제는 피(被)도포면에 미리 도포될 수 있다. 촉매원소로서 니켈 단체가 사용되는 경우에는, 그 니켈 단체는 그의 용액을 얻기 위해 산에 미리 용해될 수 있다.
용액에 완전히 용해된 니켈 함유 용액을 사용하는 대신에, 에멀션, 즉, 금속니켈 분말 또는 니켈화합물의 분말이 균일하게 분산된 분산매를 포함하는 물질이 사용될 수 있다. 촉매원소로서 니켈 이외의 물질을 이용하는 다른 경우에도 마찬가지이다.
무극성 용매를 함유하는 용액, 즉, 니켈 2-에틸헥사네이트의 톨루엔 용액이 비정질 규소막의 표면에 직접 도포될 수 있다. 이 경우, 레지스트를 형성하는데 일반적으로 이용되는 밀착제와 같은 재료를 사용하는 것이 효과적이다. 그러나, 과량의 밀착제의 사용은 비정질 규소로의 촉매원소의 이동을 방해한다.
촉매원소는, 용액의 유형에 의존하지만, 니켈의 경우 대략 1∼200 중량ppm, 바람직하게는 1∼50 중량ppm의 양으로 용액에 혼입된다. 이 첨가량의 범위는 결정화된 막의 니켈농도 및 플루오르화 수소산에 대한 저항을 고려하여 결정된다.
[실시예 5]
본 실시예는, 코닝 7059 유리 기판상에 섬형상의 다수의 니켈막을 형성하고, 이것을 출발점으로 하여 비정질 규소막의 결정화를 행하고, 얻어진 결정성 규소막을 사용하여 TFT를 제작하는 방법에 관하여 설명한다. 섬형상의 니켈막을 형성하는 방법에는, 그 막을 비정질 규소막 위에 형성하는 것과 아래에 형성하는 2가지방법이 있다. 도 9(A-1)은 비정질 규소막 아래에 니켈막을 형성하는 방법이고, 도 9(A-2)는 비정질 규소막 위에 니켈막을 형성하는 방법이다. 후자의 방법에서는, 비정질 규소막의 전체 표면상에 니켈을 퇴적한 후에 니켈막을 선택적으로 에칭하도록 되어 있으므로, 니켈과 비정질 규소가 소량이지만 반응하여, 전체 표면에 걸쳐 규화니켈을 형성한다. 이 규화물이 잔존하면, 본 발명에서 제공하려는 양호한 결정성의 규소막이 얻어지지 않기 때문에, 규화니켈을 염산 또는 플루오르화 수소산으로 충분히 제거할 필요가 있다. 그 때문에, 비정질 규소의 두께는 초기의 두께에 비하여 감소된다.
전자의 방법은 그러한 문제를 제기하지 않으나, 이 경우도 에칭에 의해 섬형상 부분 이외의 니켈막을 완전히 제거하는 것이 요구된다. 잔존 니켈의 영향을 억제하기 위해, 기판을 산소 플라즈마나 오존 등에 의해 처리하여, 섬형상 부분 이외의 니켈을 산화시킨다.
어떠한 방법이든, 기판(코닝 7059)(101A)상에는 하지막으로서 두께 2000 Å의 산화규소막(101B)을 플라즈마 CVD법에 의해 형성하였다. 비정질 규소막(101)은 두께를 200∼3000 Å, 바람직하게는, 500∼1500 Å으로 하고, 플라즈마 CVD법 또는 감압 CVD법에 의해 성막되었다. 비정질 규소막을 350∼450℃에서 0.1∼2시간 어닐하여, 수소원자들을 배출하였다. 막중의 수소농도가 5 원자% 이하인 때, 결정화가 쉽게 이루어졌다.
도 9(A-1)의 경우에는, 비정질 규소막(101)을 형성하기 전에, 스퍼터법에 의해 니켈막을 50∼1000 Å, 바람직하게는, 100∼500 Å의 두께로 퇴적하고, 이것을포토리소그래피법으로 패터닝하여, 섬형상의 니켈막(102)을 형성하였다.
한편, 도 9(A-2)의 경우에는, 비정질 규소막(101)을 형성한 후에, 스퍼터법에 의해 니켈막을 50∼1000 Å, 바람직하게는, 100∼500 Å의 두께로 퇴적하고, 이것을 포토리소그래피법으로 패터닝하여, 섬형상의 니켈막(102)을 형성하였다. 이 모양을 상방에서 본 도면을 도 8(A)에 나타낸다.
각각의 섬형상 니켈막은 일변이 2 μm인 정사각형이고, 그의 간격은 5∼50 μm, 예를 들어, 20 μm이다. 니켈 대신에 규화니켈을 사용하여도 같은 효과가 얻어질 수 있다. 니켈막을 형성할 때 기판을 100∼500℃, 바람직하게는, 180∼250℃로 가열함으로써, 양호한 결과가 얻어질 수 있다. 이것은 하지의 산화규소막과 니켈막의 밀착성이 개선되고 산화규소와 니켈이 반응하여 규화니켈을 생성하기 때문이다. 산화규소 대신에, 질화규소, 탄화규소 또는 규소를 사용하여도 같은 효과가 얻어질 수 있다.
그 다음, 이것을 질소분위기중에서 450∼650℃, 예를 들어, 550℃로 8시간 어닐하였다. 도 9(B)는 그 어닐에서의 중간상태를 나타낸다. 도 9(A-1) 및 (A-2)에서 양 끝쪽에 있는 섬형상 니켈막으로부터 니켈이 규화니켈(103A)로서 중앙부로 성장한다. 니켈이 통과한 부분(103)은 결정성 규소로 되어 있다. 마지막으로, 제 9(C) 도에 나타낸 바와 같이, 2개의 섬형상 니켈막으로부터 출발하여 성장하는 니켈 결정이 만나서, 중앙에 규화니켈(103A)을 남기고, 결정화가 종료된다.
도 8(B)는 이 상태의 기판을 상방에서 본 모양을 나타내는 것이다. 제 9(C) 도에 나타낸 규화니켈(103A)은 입계(104)를 형성한다. 어닐이 계속되면, 니켈원자들은 입계(104)를 따라 이동하여, 섬형상 니켈들의 중앙에 위치된 영역(105)에 모인다. 이 단계에서는, 초기의 섬형태는 유지되지 못한다.
이상의 공정으로 결정성 규소를 얻을 수 있다. 이때 생긴 규화니켈(103A)로부터 반도체막속으로 니켈원자들이 확산하는 것은 바람직하지 않다. 따라서, 니켈 막을 플루오르화 수소산 또는 염산으로 에칭할 필요가 있다. 플루오르화 수소산 또는 염산 어느 것도 규소막에는 영향을 주지 않는다. 에칭된 모양을 도 9(D)에 나타낸다. 입계기 있던 부분이 홈(104A)을 형성한다. 각각의 홈의 양측부에 TFT의 반도체영역 또는 활성층을 형성하는 것은 바람직하지 않다. TFT의 배치예를 제 8(C) 도에 나타내는데, 반도체영역(106)은 입계(104)와 교차하지 않도록 배치된다. 한편, 게이트 배선(107)은 입계(104)와 교차할 수도 있다.
이상의 공정으로 얻어진 결정성 규소를 사용하여 TFT를 제작하는 방법의 예를 도 10(A)∼(C)와 도 11(A)∼(C)에 나타낸다. 도 10(A)에서, 중앙부(X)는 홈(104A)이 있던 장소를 나타낸다. 이 중앙부(X)에는 TFT의 반도체영역이 교차하지 않도록 배치된다. 즉, 도 9(A-1)∼(D)의 공정으로 얻어진 결정성 규소막(103)을 패터닝하여, 섬형상의 반도체영역(111a, 111b)을 형성하였다. 그후, RF 플라즈마 CVD법, ECR 플라즈마 CVD법, 스퍼터링법 등에 의해, 게이트 절연막으로 기능하는 산화규소막(112)을 형성하였다.
그후, LPCVD법(감압 CVD법)에 의해, 인이 1×1020∼5×1020cm-3의 농도로 도프된 두께 3000∼6000 Å의 다결정 규소막을 형성하고, 이 막을 포토리소그래피법으로 패터닝하여, 게이트 전극(113a, 113b)을 형성하였다.(도 10(A))
그 다음, 플라즈마 도핑법에 의해 불순물을 주입하였다. 도핑 가스로서는, N형 반도체의 경우 포스핀(PH3)을 사용하고, P형 반도체의 경우에는 디보란(B2H6)을 사용하였다. 도면에는 N채널형 TFT를 나타낸다. 가속전압은, 포스핀 이온의 경우 80 kV, 디보란 이온의 경우는 65 kV로 하였다. 다음, 550℃에서 4시간 어닐하여 불순물을 활성화시켜, 불순물영역(114a∼114d)을 형성하였다. 활성화를 위해서는, 레이저 어닐 또는 플래시 램프 어닐과 같은 광 에너지를 사용하는 방법이 사용될 수도 있다.(도 10(B))
마지막으로, 통상의 TFT 제작방법에서와 같은 방법으로 산화규소를 5000 Å의 두께로 퇴적하여, 층간절연물(115)을 형성한다. 이 층간절연물(115)에 콘택트 홀을 형성하여, 소스 및 드레인영역에 도전성 배선·전극(116a∼116d)을 형성하였다.(도 10(C))
이상의 공정에 의해 TFT를 제작하였다. 도면에 나타낸 TFT는 N채널형이다. 얻어진 TFT의 전계효과 이동도는 N채널형에서는 40∼60 cm2/Vs이고, P채널형에서는 30∼50 cm2/Vs이었다.
도 11(A)∼(C)는 알루미늄 게이트를 가지는 TFT를 제작하는 경우를 나타낸다. 도 11(A)에서, 중앙부(X)는 홈(104A)(도 9(D))이 있던 장소를 표시한다. 이 중앙부(X)에는 TFT의 반도체영역이 교차하지 않도록 배치된다. 즉, 도 9(A-1)∼(D)의 공정들에 의해 얻어진 결정성 규소막(103)을 패터닝하여, 섬형상의반도체영역(121a, 121b)을 형성하였다. 그후, RF 플라즈마 CVD법, ECR 플라즈마 CVD법, 스퍼터링법 등에 의해, 게이트 절연막으로 기능하는 산화규소막(122)을 형성하였다. 플라즈마 CVD법이 사용되는 경우에는, 원료가스로서 TEOS(테트라에톡시실란) 및 산소를 사용하면 좋은 결과가 얻어졌다. 그 다음, 1%의 규소를 함유하는 알루미늄막(두께 5000 Å)을 스퍼터링법에 의해 형성하고, 이것을 포토리소그래피법으로 패터닝하여, 게이트 배선·전극(123a, 123b)을 형성하였다.
그 다음, 기판을 3% 주석산의 에틸렌 글리콜 용액에 담그고, 백금을 음극으로 하고 알루미늄 배선을 양극으로 하여 이것에 전류를 통과시켜 양극산화를 행하였다. 전류는 최초에는 2 V/분으로 전압이 상승하도록 인가하고, 220 V에 도달한 때 전압을 일정하게 하고, 전류가 10 μA/m2이하로 된 때 전류를 정지시켰다. 그 결과, 두께 2000 Å의 양극산화물(124a, 124b)이 형성되었다.(도 11(A))
그후, 플라즈마 도핑법에 의해 불순물을 주입하였다. 도핑 가스로서는, N형 반도체의 경우 포스핀(PH3)을 사용하고, P형 반도체의 경우에는 디보란(B2H6)을 사용하였다. 도면에는 N채널형 TFT를 나타낸다. 가속전압은 포스핀 이온의 경우 80 kV, 디보란 이온의 경우는 65 kV로 하였다. 다음, 레이저 어닐에 의해 불순물을 활성화시켜, 불순물영역(125a∼125d)를 형성하였다. 이 목적을 위해, KrF 레이저(파장: 248 nm)를 사용하고, 250∼300 mJ/cm2의 에너지밀도의 레이저광을 1개소당 5 쇼트 조사하였다.(도 11(B))
마지막으로, 통상의 TFT 제작방법에서와 같은 방법으로, 산화규소를 5000 Å의 두께로 퇴적하여, 층간절연물(126)을 형성하였다. 이 층간절연물(126)에 콘택트 홀을 형성하여, 소스영역과 드레인영역에 도전성 배선·전극(127a∼127d)을 형성하였다.(도 11(C))
얻어진 TFT의 전계효과 이동도는 N채널형에서는 60∼120 cm2/Vs이고, P채널형에서는 50∼90 cm2/Vs이었다. 또한, 이 TFT를 사용하여 제작한 시프트 레지스터는 17 V의 드레인 전압에서 6 MHz, 20 V의 드레인 전압에서는 11 MHz로 작동하는 것이 확인되었다.
[실시예 6]
도 12(A)∼(C)는, 도 11(A)∼(C)에 나타낸 것과 같이 알루미늄 게이트를 가지는 TFT를 제작하는 경우를 나타낸다. 여기서는 비정질 규소를 활성층으로서 사용하였다. 도 12(A)에 나타낸 바와 같이, 기판(131)상에 하지막(132)으로서 산화규소막을 퇴적하고, 그 위에 두께 2000∼3000 Å의 비정질 규소막(133)을 형성하였다. 비정질 규소막에는 적당량의 P형 또는 N형 불순물이 첨가될 수도 있다. 그후, 상기에 언급된 바와 같이 섬형상의 니켈 또는 규화니켈 피막(134A, 134B)을 형성하고, 이 상태에서 550℃로 4시간 어닐하여 비정질 규소막을 결정화시켰다.
다음에, 이렇게 하여 얻어진 결정성 규소막을 도 12(B)에 나타낸 바와 같이 포토리소그래피법으로 패터닝하였다. 이때, 도면의 중앙부(섬형상의 니켈 또는 규화니켈 피막(134A, 134B) 사이의 중간부)의 규소막에는 니켈이 다량으로 함유되어있기 때문에, 이 중앙부를 제거하도록 패터닝하여, 섬형상 규소영역(135A, 135B)을 형성하였다. 다음, 섬형상 규소영역(135A, 135B)상에 실질적으로 진성인 비정질 규소막(136)을 퇴적하였다.
그후, 도 12(C)에 나타낸 바와 같이, 질화규소, 산화규소 등의 재료로 게이트 절연막(137)을 형성하고, 알루미늄으로 게이트 전극(138)을 형성하였다. 다음, 도 11(A)∼(C)에 나타낸 것과 동일한 방법으로 양극산화를 행하고, 이온 도핑법에 의해 불순물을 확산시켜 불순물영역(139A, 139B)을 형성하였다. 그후, 층간절연물(140)을 퇴적하였다. 이 층간절연물에 콘택트 홀을 형성하고, 소스 및 드레인영역에 금속전극(141A, 141B)을 형성하여, TFT를 완성하였다. 이 TFT는, 소스 및 드레인부분의 반도체영역이 활성층의 두께에 비하여 두껍고, 저항률이 작은 특징을 가진다. 그 결과, 소스 및 드레인영역의 저항이 감소하고, TFT의 특성이 향상된다. 또한, 콘택트의 형성도 용이하다.
[실시예 7]
도 13(A)∼(C)는 CMOS TFT를 제작하는 경우를 나타낸다. 도 13(A)에 나타낸 바와 같이, 기판(151)상에 하지막(152)으로서 산화규소막을 퇴적하고, 그 위에 두께 1000∼1500 Å의 비정질 규소막(153)을 형성하였다. 그 다음, 상기에 언급한 바와 같이 섬형상의 니켈 또는 규화니켈 피막(154)을 형성하고, 이 상태에서 550℃로 어닐하였다. 이 공정에 의해, 규화니켈영역(155)이 성장하여, 결정화가 진행하였다. 4시간의 어닐에 의해, 도 13(B)에 나타낸 바와 같이, 비정질 규소막이 결정성 규소로 변화하였다. 또한, 결정화의 진행에 따라 규화니켈영역(159A, 159B)이 양끝쪽으로 몰아내어졌다.
그 다음, 이렇게 하여 얻어진 결정성 규소막을 도 13(B)에 나타낸 바와 같이 포토리소그래피법으로 패터닝하여, 섬형상 규소영역(156)을 형성하였다. 이때, 섬형상 규소영역의 양끝은 니켈의 농도가 높은 것에 주의해야 한다. 섬형상 규소영역을 형성한 후, 게이트 절연막(157)과 게이트 전극(158A, 158B)을 형성하였다.
그후, 도 13(C)에 나타낸 바와 같이, 이온 도핑법에 의해 불순물을 확산시켜, N형 불순물영역(160A)과 P형 불순물영역(160B)을 형성하였다. 이때, 예를 들어, N형 불순물로서는 인을 사용하고, 도핑 가스로서 포스핀(PH3)을 사용하여, 60∼110 kV의 가속전압으로 전체 표면에 도핑을 행하였다. 다음에, 포토레지스트로 N채널형 TFT의 영역을 덮고, 붕소와 같은 P형 불순물을 40∼80 kV의 가속전압으로 도핑하였다. 이때, 도핑 가스로서 디보란(B2H6)을 사용하였다.
이온 도핑후, 도 11(A)∼(C)에 나타낸 것과 같은 방법으로 레이저광을 조사하여, 소스 및 드레인영역을 활성화시켰다. 그 다음, 층간절연물(161)을 퇴적하고, 그 층간절연물에 콘택트 홀을 형성하고, 소스 및 드레인에 금속전극(162A, 162B, 162C)을 형성하여, TFT를 완성하였다.
[실시예 8]
본 실시예는, 550℃, 4시간의 가열에 의한 결정화 공정후에 결정성 규소막의결정성을 더욱 개선시키기 위해 레이저광 조사공정을 행하는 것을 제외하고는 실시예 7의 공정과 유사하다.
본 실시예에서 CMOS TFT를 제작하는 공정을 도 14(A)∼(D)에 나타낸다. 먼저, 도 14(A)에 나타낸 바와 같이, 스퍼터법에 의해 기판(151)상에 하지막(152)으로서 산화규소막을 2000 Å의 두께로 형성하고, 그 위에 플라즈마 CVD법에 의해 두께 1000∼1500 Å의 비정질 규소막(153)을 형성하였다. 그 다음, 섬형상의 니켈 또는 규화니켈 피막(154)을 형성하였다.
그 다음, 질소분위기중에서 550℃로 4시간 어닐하였다. 이 공정에 의해, 규화니켈영역(155)이 성장하였다. 즉, 결정화가 진행하였다. 이렇게 하여 얻어진 결정성 규소막을 도 14(B)에 나타낸 바와 같이 포토리소그래피법으로 패터닝하여, 섬형상 규소영역(156)을 형성하였다.
그 다음, 248 nm의 파장과 20 nsec의 펄스폭을 가지는 KrF 엑시머 레이저광(170)을 조사하였다. 레이저광은 250 mJ/cm2의 에너지밀도로 1개소당 2 쇼트 조사되었다. 에너지밀도는 막 두께 및 기판 온도와 같은 여러가지 조건들을 고려하여 200∼400 mJ/cm2으로 설정될 수 있다. 파장 308 nm의 레이저광을 방출하는 XeCl 레이저 또는 파장 193 nm의 레이저광을 방출하는 ArF 레이저가 사용될 수도 있다.
또한, 레이저광 조사와 동일한 효과를 발생시킬 수 있는 다른 강광(强光)이 사용될 수도 있다. 특히, 적외광 조사를 이용하는 급속열어닐(RTA) 기술은 규소가적외광을 선택적으로 흡수하도록 하여, 어닐이 효과적으로 행해질 수 있게 한다. 레이저광 조사는 패터닝 공정전에 행해질 수도 있다.
상기한 열어닐후, 규소막(153)에 결정화된 영역이 형성되었다. 그러나, 결정화되지 않은 영역(도시되지 않음)이 규소막(153)에 잔존할 수도 있다. 결정화된 영역의 결정성은 그후의 레이저 어닐 또는 RTA에 의해 더욱 향상되었다. 따라서, 이 영역은 박막트랜지스터의 활성영역으로서 적합하다. 한편, 결정화되지 않은 영역도 다결정 구조로 전환되었으나, 이 영역에 대한 라만 분광법에 의한 측정결과에서는, 앞서 결정화된 영역에 비하여 결정성이 비교적 불량한 것으로 나타났다. 또한, 투과형 전자현미경에 의한 관찰결과, 레이저 어닐 또는 RTA후의 결정화되지 않은 막에는 무수한 미소결정이 관찰되었으나, 앞서 결정화된 영역에서는 균일하게 배향된 비교적 큰 결정이 관찰되었다. 이것은, 결정화되지 않은 영역이 레이저 어닐 또는 RTA후에도 다수의 결정입계를 가지고 있어, 박막트랜지스터의 활성영역으로서 그다지 적당하지 않다는 것을 의미한다. 따라서, 레이저 어닐 또는 RTA 전 또는 후에, TFT의 활성영역이 될 섬형상 규소영역을 형성하기 위해 상기 결정화되지 않은 영역을 제거하는 것이 바람직하다.
그 다음, 게이트 절연막(157)을 형성한 후, 규소를 주성분으로 하는 게이트 전극(158A, 158B)을 형성하였다. 그후, 도 14(C)에 나타낸 바와 같이, 이온 도핑법에 의해 불순물을 확산시켜, N형 불순물영역(160A)과 P형 불순물영역(160B)을 형성하였다. 이때, N형 불순물로서는, 예를 들어, 인을 사용하고, 도핑 가스로서 포스핀(PH3)을 사용하여, 60∼110 kV의 가속전압으로 전체 표면에 불순물 도핑을 행하였다. 그후, 포토레지스트로 N채널형 TFT의 영역을 덮고, 도핑 가스로서 디보란(B2H6)을 사용하여 40∼80 kV의 가속전압으로 붕소와 같은 P형 불순물을 도핑하였다.
이온 도핑후, 레이저광(171)을 조사하여 소스 및 드레인영역을 활성화시켰다. 그 다음, 층간절연물(161)을 형성하고, 그 층간절연물에 콘택트 홀을 형성하여, 소스 및 드레인영역에 금속전극(162A, 162B, 162C)를 형성하여, TFT를 완성하였다.
본 실시예에서는, 결정화를 조장하도록 촉매원소를 도입하였다. 그리하여, 레이저광 조사를 사용한 어닐 공정과 함께, 저온, 단시간의 결정화 공정이 사용되었다. 결정화 공정은 550℃에서 4시간 정도 행해졌다. 이렇게 하여, 양호한 결정성을 가지는 규소막이 얻어질 수 있었고, 그러한 결정성 규소막을 사용하여 고성능의 TFT를 얻을 수 있었다.
더 구체적으로는, 실시예 5에서 얻어진 N채널형 TFT는, 규소 게이트형(도 10)의 경우 40∼60 cm2/Vs의 전계효과 이동도를 가지고, 알루미늄 게이트형(도 11)의 경우 60∼120 cm2/Vs의 전계효과 이동도를 가졌으며, 스레시홀드 전압은 3∼8 V이었다. 그러나, 본 실시예에서 얻어진 N채널형 TFT의 이동도는 150∼200 cm2/Vs이고, 스레시홀드 전압은 0.5∼1.5 V이었다. 따라서, 이동도가 크게 개선되고, 스레시홀드 전압의 변동이 감소되었다.
지금까지는 이들 특징이 비정질 규소막의 레이저 결정화에 의해서만 얻어질 수 있었다. 종래기술의 레이저 결정화에 있어서는, 얻어진 규소막의 특성이 광범위하게 차이가 있었다. 또한, 결정화에 400℃보다 높은 온도가 필요하였고, 350 mJ/cm2를 초과하는 높은 에너지밀도의 레이저광의 조사가 필요하였다. 따라서 대량생산에 많은 문제가 있었다. 본 실시예에서는, 낮은 기판온도와 낮은 에너지밀도로도 충분하다. 따라서, 아무 어려움 없이 대량생산이 행해질 수 있다. 또한, 특성 편차는, 통상의 열어닐을 사용하는 고상 결정성장법이 사용될 때의 편차에 필적한다. 따라서, 얻어진 TFT는 특성이 균일하다.
본 발명에서, 니켈농도가 낮으면, 규소막이 충분히 결정화되지 않고, TFT의 특성이 좋지 않다. 그러나, 본 실시예에서는, 규소막의 결정성이 충분히 높지 않을지라도, 레이저광 조사에 의해 결정성이 보충될 수 있으므로, 니켈농도가 낮아도, TFT의 특성이 저하하지 않는다. 따라서, 장치의 활성층영역의 니켈농도가 더욱 낮아질 수 있어, 장치의 전기적 안정성과 신뢰성이 더욱 향상될 수 있다.
[실시예 9]
본 실시예에서는, 비정질 규소의 결정화를 조장하는 촉매원소가 첨가된 용액을 비정질 규소막에 도포하는 것에 의해, 촉매원소를 비정질 규소막에 도입한다.
또한, 본 실시예에서는, 촉매원소가 선택적으로 도입된다. 촉매원소가 도입된 영역으로부터 촉매원소가 도입되지 않은 영역으로 결정이 성장한다. 그리하여, 촉매원소가 저농도로 도프된 결정성 규소막이 얻어진다.
도 15(A)∼(D)는 본 실시예의 제작공정을 나타낸다. 도 9(A-1)∼(D)에서의 것과 동일한 부분이 동일한 부호로 나타내어졌다.
먼저, 스퍼터법에 의해 10 cm×10 cm 크기의 유리기판(코닝 7059)(101A)상에 하지막(101B)으로서 산화규소막을 2000 Å의 두께로 형성하고, 그 위에 플라즈마 CVD법에 의해 두께 1000 Å의 비정질 규소막(101)을 형성하였다.
그후, 두께 2000 Å의 산화규소막(180)을 형성하였다. 본 발명자들의 실험에 의하면, 산화규소막(180)의 두께가 500 Å일 때라도, 아무런 문제가 생기기 않는 것으로 나타났다. 그 막이 조밀한 경우에는, 막 두께를 더욱 감소시킬 수 있는 것으로 고려된다.
산화규소막(180)을 통상의 포토리소그래피법에 의해 소망의 패턴으로 패터닝하고, 산소분위기에서 자외광을 5분간 조사하여, 비정질 규소막(101)의 노출된 표면에 얇은 산화규소막(182)을 형성하였다. 이 산화규소막(182)의 두께는 대략 20∼50 Å인 것으로 생각된다.
이 산화규소막은 후의 공정에서 도포되는 용액의 습윤성을 향상시키기 위한 것이다. 이 상태에서, 10 cm×10 cm의 기판상에 초산염 용액을 5 ml 적하(滴下)하였다. 이 초산염 용액은 100 중량ppm의 니켈을 함유하도록 만들어졌다. 이때, 스피너(184)를 50 rpm의 속도로 회전시켜, 기판의 전체 표면위에 균일한 수막(183)을 형성하였다. 이 상태를 5분간 유지한 후, 스피너(184)를 2000 rpm으로 60초간 회전시켜, 스핀 건조를 행하였다. 스피너를 0∼150 rpm으로 회전시켜 수막을 스피너상에 유지시킬 수도 있다.(도 15(A))
상기한 공정에 의해, 영역(185)에 니켈이 도입된 다음, 300℃∼500℃로 열처리하여, 영역(185)의 표면상에 규화니켈을 형성하였다. 그후, 마스크로서 기능하는 산화규소막(180)을 제거하고, 질소분위기중에서 550℃로 4시간 가열하였다. 이렇게 하여, 비정질 규소막(101)이 결정화되었다. 이때, 니켈이 도입된 영역(185)으로부터 니켈이 도입되지 않은 영역으로 횡방향으로, 즉, 기판에 평행하게 결정이 성장하였다. 물론, 니켈이 직접 도입된 영역에서도 결정화가 일어났다.
다음에, 열처리를 행하여, 영역(185)의 표면에 규화니켈막을 형성하고, 산화규소막(180)을 제거하였다. 또는, 산화규소막(180)을 제거하지 않고 550℃로 4시간 가열하여, 결정화를 행할 수도 있다. 이 경우, 규화니켈막을 형성하는 공정이 필요하지 않다. 산화규소막(180)은 결정화 공정후에 제거될 수 있다.
도 15(B)는 결정화가 진행중인 상태를 나타낸다. 즉, 가장자리에 도입된 니켈이 규화니켈로서 중앙부쪽으로 성장하여 간다. 니켈이 통과한 부분(103)은 결정성 규소로 되어 있다. 결정화가 계속 진행하면, 니켈이 도입된 영역(185)을 출발점으로 하여 결정성장하는 두 부분이 만나서, 도 15(C)에 나타낸 바와 같이, 그들 사이에 규화니켈영역(103A)을 남긴다. 그리하여, 결정화과정이 끝난다.
상기한 공정에 의해 결정성 규소가 얻어질 수 있었다. 형성된 규화니켈영역(103A)로부터 반도체막으로 니켈이 확산하는 것은 바람직하지 않다. 따라서, 규화니켈영역(103A)을 플루오르화 수소산이나 염산에 의해 에칭하였다.이 상태를 도 15(D)에 나타내었다. 입계가 있던 부분이 홈(104A)을 형성하였다.
도 15(C)에서, 결정화가 영역(185)으로부터 영역(186)을 통해 횡방향으로 진행하였다. 영역(186)중의 니켈농도를 도 16에 나타내었다. 이 도면은 결정화 공정을 거친 결정성 규소막의 영역(186)의 두께 방향으로의 니켈의 분포를 나타낸다. 그 분포는 SIMS(이차이온질량분석)법에 의해 측정되었다. 니켈이 직접 도입된 영역(185)에서의 니켈농도는 도 16에 나타내어진 농도보다 적어도 한 자리수 만큼 높은 것이 확인되었다. 이렇게 하여 얻어진 결정성 규소막을 사용하여, 실시예 5에서와 같은 방법으로 TFT를 제작하였다.
이렇게 하여 얻어진 결정성 규소막에 레이저광이나 레이저광과 동등한 강광을 조사하여, 실시예 8에서와 같은 방법으로 결정성을 더욱 효과적으로 향상시켰다. 실시예 8에서는, 규소막중의 니켈농도가 비교적 높아, 레이저광 조사에 의해 니켈이 규소막의 바깥에 퇴적되었다. 0.1∼10 μm 정도의 크기를 가지는 니켈의 입자가 규소막내에 형성되었다. 그 결과, 막의 모오폴로지(morphology)가 나빠졌다. 그러나, 본 실시예에서는, 니켈의 농도가 실시예 5 및 6에서 얻어진 것보다 매우 낮게 될 수 있으므로, 규화니켈이 퇴적되지 않았고, 또한, 막이 레이저광 조사에 의해 거칠어지는 일이 없었다.
도 16에 나타낸 니켈농도는 용액중의 니켈농도를 제어함으로써 제어될 수 있다. 본 실시예에서는, 용액중의 니켈농도를 100 ppm으로 설정하였다. 그 농도를 10 ppm으로 하여도, 결정화가 가능하다는 것이 확인되었다. 이 경우, 도 15(C)에 나타낸 영역(186)중의 니켈농도(도 16)가 한 자리수 만큼 더욱 감소될 수 있다.그러나, 용액의 니켈농도가 감소되면, 횡방향 결정성장 거리가 짧아진다.
상기한 바와 같이 결정화된 규소막은 TFT의 활성층으로서 직접 사용될 수 있다. 특히, 영역(186)을 사용하여 TFT의 활성층을 형성하는 것은 촉매원소의 농도가 낮다는 점에서 매우 유용하다.
본 실시예에서는, 촉매원소를 함유하는 용액으로서 초산염 용액이 사용되었다. 이 용액은 각종 수용액, 유기용매 등으로부터 선택될 수 있다. 촉매원소의 형태는 화합물에 한정되지 않는다. 촉매원소는 용액에 단순히 분산되어도 좋다.
니켈이 촉매로서 사용되고, 물, 알코올, 산 또는 암모니아와 같은 극성 용매에 함유되는 경우, 니켈은 니켈화합물로서 도입된다. 그 니켈화합물의 대표적인 예로서는, 취화니켈, 초산니켈, 수산니켈, 탄산니켈, 염화니켈, 옥화니켈, 질산니켈, 황산니켈, 개미산니켈, 니켈 아세틸아세토네이트, 4-시클로헥실 낙산니켈, 산화니켈, 수산화니켈을 들 수 있다.
용매는, 예를 들어, 벤젠, 톨루엔, 크실렌, 사염화탄소, 클로로포름으로부터 선택될 수도 있다.
이 경우, 니켈은 니켈화합물의 형태로 도입된다. 그 니켈화합물의 대표적인 예로서는, 니켈 아세틸아세토네이트 및 2-에틸헥산산 니켈이 있다.
또한, 촉매원소를 함유하는 용액에 계면활성제를 첨가하는 것이 유리하다. 이것은 피도포면에 대한 밀착성을 향상시키고 흡착성을 제어한다. 이 계면활성제는 피도포면에 미리 도포될 수 있다. 니켈 단체가 촉매원소로서 사용되는 경우, 니켈 단체를 산에 용해시켜 용액을 만드는 것이 필요하다.
상기한 예에서, 니켈이나 촉매원소가 완전히 용해된 용액이 사용되었으나, 니켈을 완전히 용해시키는 것이 항상 필요한 것은 아니다. 이 경우, 니켈 단체나 니켈화합물의 분말이 균일하게 분산된 매체를 포함하는 에멀션과 같은 재료가 사용될 수 있다. 또한, 산화물막을 형성하는데 사용되는 용액이 이용될 수도 있다. 도쿄 오카 코교 가부시키가이샤에서 제조된 OCD(Ohka diffusion source)가 용액으로서 사용될 수 있다. 이 OCD 용액이 사용되는 경우, 그 용액을 피도포면에 도포한 다음, 약 200℃에서 소성한다. 그리하여, 산화규소막이 쉽게 형성될 수 있다. 또한, 의도대로 불순물을 첨가할 수 있기 때문에, 어떤 불순물도 사용될 수 있다.
이 원리는 니켈 이외의 다른 물질이 촉매원소로서 사용되는 경우에도 적용된다. 2-에틸헥산산 니켈의 톨루엔 용액과 같은 무극성 용매가 사용되는 경우, 이것은 비정질 규소막의 표면에 직접 도포될 수 있다. 이 경우, 레지스트 도포에 사용되는 밀착제와 같은 재료를 미리 도포하는 것이 유리하다. 그러나, 도포량이 너무 많으면, 비정질 규소막에의 촉매원소의 도입이 방해된다.
용액에 함유된 촉매원소의 양은 용액의 종류에 의존한다. 대략, 니켈 중량 대 용액 중량의 비는 200 대 1 ppm, 바람직하게는, 50 대 1 ppm인데, 이 범위는 결정화 완료후의 막중의 니켈농도 및 플루오르화 수소산에 대한 저항성을 고려하여 결정된다.
본 실시예에서는, 촉매원소를 함유하는 용액이 비정질 규소막의 상면에 도포되었으나, 비정질 규소막의 형성전에, 촉매원소를 함유하는 용액을 하지막에 도포할 수도 있다.
[실시예 10]
코닝 7059 유리 기판상에 니켈막을 형성하고, 니켈막을 촉매로 하여 비정질 규소막을 결정화시켜, 결정성 규소막을 얻는 방법을 도 17(A)∼(C)에 의거하여 설명한다. 기판(201)상에 두께 2000 Å의 하지 산화규소막(202)을 플라즈마 CVD법에 의해 형성하고, 그 위에 스퍼터링법에 의해 두께 1000 Å 이하, 예를 들어, 50 Å의 니켈막(203)을 퇴적하였다. 두께가 100 Å 이하인 니켈막은 막이라기 보다는 입자 또는 다수의 입자들이 합체된 클러스터로 설명되는 형태이다. 니켈막의 성막시에는 기판을 100∼500℃, 바람직하게는, 180∼250℃로 가열하면, 양호한 결과가 얻어진다. 이것은 하지 산화규소막과 니켈막과의 밀착성이 향상되기 때문이다. 니켈 대신에, 규화니켈이 사용될 수도 있다.(도 17(A))
그후, 플라즈마 CVD법에 의해 두께 500∼3000 Å, 예를 들어, 1500 Å의 비정질 규소막(204)을 퇴적하고, 질소분위기중에서 430℃로 0.1∼2시간, 예를 들어, 0.5시간 수소 퍼징(purging)을 행하였다.(도 17(B))
다음에, 이것을 어닐로(爐)에서 450∼580℃, 예를 들어, 550℃로 8시간 질소분위기중에서 어닐하였다. 도 17(C)는, 어닐의 중간상태에서, 앞서 형성된 니켈막(입자, 클러스터)으로부터 니켈이 확산하는 것과 함께 결정화가 진행하여, 결정성 규소영역(205)이 비정질 영역(204A)중으로 확대하여 가는 모양을 나타낸다.
결정화 완료후, 온도를 400∼600℃, 예를 들어, 550℃로 유지하고, 트리클로로에틸렌(C2HCl3)을 수소 또는 산소로 1∼10%, 예를 들어, 10%로 희석하여, 어닐로에 도입하고, 0.1∼2시간, 예를 들어, 1시간 어닐을 행하였다. 이렇게 하여 염화처리된 것을 2차이온질량분석법(SIMS)에 의해 분석했을 때, 규소막중의 니켈농도는 0.01 원자%이었다. 상기 염화처리를 하지 않은 것에서의 니켈농도는 5 원자%이었다.
[실시예 11]
본 실시예를 도 18(A) 및 (B)에 나타낸다. 코닝 7059 유리 기판(201)상에 두께 2000 Å의 하지 산화규소막(202)을 플라즈마 CVD법에 의해 형성하고, 그 위에 두께 500∼3000 Å, 예를 들어, 1500 Å의 비정질 규소막(204)을 플라즈마 CVD법에 의해 퇴적하고, 질소분위기중에서 430℃로 0.1∼2시간, 예를 들어, 0.5시간 수소 퍼징이 행하였다.
그후, 스퍼터링법에 의해 두께 1000 Å 이하, 예를 들어, 80 Å의 니켈막(203)을 퇴적하였다. 두께가 100 Å 이하인 니켈막은 막이라기보다는 입자 또는 다수의 입자가 합체된 클러스터로 설명되는 형태이다. 니켈막의 성막시에는, 기판을 100∼500℃, 바람직하게는, 180∼250℃로 가열하면 양호한 결과가 얻어진다. 이것은 하지 산화규소막과 니켈막과의 밀착성이 향상되기 때문이다. 니켈 대신에, 규화니켈이 사용될 수도 있다.(도 18(A))
다음에, 이것을 어닐로에서 450∼580℃, 예를 들어, 550℃로 4시간 질소분위기중에서 어닐하였다. 도 18(B)는, 어닐의 중간상태에서, 앞서 형성된 니켈막(입자, 클러스터)으로부터 니켈이 확산하는 것과 함께 결정화가 진행하여, 결정성 규소영역(205)이 비정질 영역(204A)중으로 확대하여 가는 모양을 나타낸다.
결정화 완료후, 온도를 400∼600℃, 예를 들어, 580℃로 유지하고, 트리클로로 에틸렌(C2HCl3)을 수소 또는 산소로 1∼10%, 예를 들어, 5%로 희석하여, 어닐로에 도입하고, 0.1∼2시간, 예를 들어, 0.5시간 어닐을 행하였다.
[실시예 12]
본 실시예를 도 19(A)∼(E)에 나타낸다. 코닝 7059 유리 기판(231)상에 두께 2000 Å의 하지 산화규소막(232)을 플라즈마 CVD법에 의해 형성하고, 그 위에 두께 1000 Å 이하, 예를 들어, 80 Å의 니켈막(233)을 스퍼터링법에 의해 퇴적하였다.(도 19(A))
그 다음, 전체 표면에 포토레지스트를 도포하고, 공지의 포토리소그래피법을 사용하여, 레지스트 패턴(234)을 형성하였다.(도 19(B))
다음에, 이것을 적당한 에천트(etchant), 예를 들어, 5∼30% 염산용액에 담가서, 니켈막의 노출부분을 제거하였다. 규화니켈을 사용한 경우에도, 동일한 방법으로 막을 제거할 수 있다.(도 19(C))
그후, 포토레지스트를 공지의 방법으로 제거하고, 니켈막 패턴(235)을 형성하였다.(도 19(D))
그후, 플라즈마 CVD법에 의해 비정질 규소막을 500∼3000 Å, 예를 들어, 1500 Å의 두께로 퇴적하고, 질소분위기중에서 430℃로 0.1∼2시간, 예를 들어,0.5시간 수소 퍼징을 행하였다. 다음에, 이것을 어닐로에서 450∼580℃, 예를 들어, 550℃로 4시간 질소분위기중에서 어닐하였다. 도 19(E)는, 어닐의 중간상태에서, 앞서 형성된 니켈막 패턴으로부터 니켈이 확산하는 것과 함께 결정화가 진행하여, 결정성 규소영역(236)이 비정질 영역(237)중으로 확대하여 가는 모양을 나타낸다.
결정화 완료후, 온도를 400∼600℃, 예를 들어, 580℃로 유지하고, 염화수소(HCl)를 수소 또는 산소로 1∼10%, 예를 들어, 10%로 희석하여, 어닐로에 도입하고, 0.1∼2시간, 예를 들어, 0.5시간 어닐을 행하였다. 이렇게 하여 염화처리된 것을 2차이온질량분석법(SIMS)에 의해 분석했을 때, 규소막중의 니켈농도는 5∼10 ppm이었다. 상기 염화처리를 행하지 않은 것에서의 니켈농도는 1 원자%이었다.
[실시예 13]
본 실시예를 도 20(A)∼(E)에 나타낸다. 코닝 7059 유리 기판(241)상에 두께 2000 Å의 하지 산화규소막(242)을 플라즈마 CVD법에 의해 형성하고, 그 위에 두께 500∼3000 Å, 예를 들어, 1500 Å의 비정질 규소막(243)을 플라즈마 CVD법에 의해 퇴적한 다음, 스퍼터링법에 의해 두께 1000 Å 이하, 예를 들어, 80 Å의 니켈막(244)을 형성하였다.(도 20(A))
다음에, 전체 표면에 포토레지스트를 도포하고, 공지의 포토리소그래피법을 사용하여, 레지스트 패턴(245)을 형성하였다.(도 20(B))
그리고 이것을 적당한 에천트, 예를 들어, 5∼30% 염산용액에 담가서, 니켈막의 노출부분을 제거하였다.(도 20(C))
그 다음, 포토레지스트를 공지의 방법으로 제거하고, 니켈막 패턴(246)을 형성하였다.(도 20(D))
그후, 질소분위기중에서 430℃로 0.1∼2시간, 예를 들어, 0.5시간 수소 퍼징을 행하였다. 그 다음, 이것을 어닐로에서 450∼580℃, 예를 들어, 550℃로 4시간 질소분위기중에서 어닐하였다. 도 20(E)는, 어닐의 중간상태에서, 앞서 형성된 니켈막 패턴으로부터 니켈이 확산하는 것과 함께 결정화가 진행하여, 결정성 규소영역(247)이 비정질 영역(248)중으로 확대하여 가는 모양을 나타낸다.
결정화 완료후, 온도를 400∼600℃, 예를 들어, 580℃로 유지하고, 트리클로로에틸렌(C2HCl3)을 수소 또는 산소로 1∼10%, 예를 들어, 5%로 희석하여, 어닐로에 도입하고, 0.1∼2시간, 예를 들어, 0.5시간 어닐을 행하였다. 이렇게 하여 염화처리된 것을 2차이온질량분석법(SIMS)으로 분석했을 때, 규소막중의 니켈농도는 5∼10 ppm이었다. 상기 염화처리를 행하지 않은 것에서의 니켈농도는 0.1∼1 원자%이었다.
[실시예 14]
본 실시예를 도 21(A)∼(D)에 나타낸다. 코닝 7059 유리 기판(251)상에 두께 2000 Å의 하지 산화규소막(252)을 플라즈마 CVD법에 의해 형성한 다음, 전체표면에 포토레지스트를 도포하고, 공지의 포토리소그래피법을 사용하여 레지스트 패턴(253)을 형성하였다.(도 21(A))
그후, 스퍼터링법에 의해 두께 80 Å의 니켈막(254)을 퇴적하였다.(도 21(B))
그 다음, 포토레지스트를 공지의 방법으로 제거하고, 포토레지스트 위에 부착하여 있는 니켈막도 동시에 제거하여, 니켈막 패턴(255)을 형성하였다.(도 21(C))
그후, 플라즈마 CVD법에 의해 비정질 규소막을 1000 Å의 두께로 퇴적하였다. 수소 퍼징은 행하지 않았다. 다음에, 이것을 어닐로에서 450∼580℃, 예를 들어, 550℃로 4시간 질소분위기중에서 어닐하였다. 도 21(E)는, 어닐의 중간상태에서, 앞서 형성된 니켈막 패턴으로부터 니켈이 확산하는 것과 함께 결정화가 진행하여, 결정성 규소영역(256)이 비정질 영역(257)중으로 확대하여 가는 모양을 나타낸다.
결정화 완료후, 온도를 550℃로 유지하고, 트리클로로에틸렌(C2HCl3)을 수소 또는 산소로 1∼10%, 예를 들어, 5%로 희석하여, 어닐로에 도입하고, 0.5시간 어닐을 행하였다.
[실시예 15]
본 실시예를 도 22(A)∼(D)에 나타낸다. 코닝 7059 유리 기판(261)상에 두께 2000 Å의 하지 산화규소막(262)을 플라즈마 CVD법에 의해 형성한 후, 그 위에 두께 500 Å의 비정질 규소막(263)을 플라즈마 CVD법에 의해 퇴적하였다. 수소 퍼징은 행하지 않았다. 그 다음, 전체 표면에 포토레지스트를 도포하고, 공지의 포토리소그래피법으로 레지스트 패턴(264)을 형성하였다.(도 22(A))
그 다음, 전자 비임 증착법에 의해 니켈막(265)을 약 100 Å의 두께로 형성하였다.(도 22(B))
그 다음, 포토레지스트를 공지의 방법으로 제거하고, 레지스트 위에 부착하여 있는 니켈막도 동시에 제거하여, 니켈막 패턴(266)을 형성하였다.(도 22(C))
다음에, 이것을 어닐로에서 550℃로 4시간 질소분위기중에서 어닐하였다. 도 22(D)는, 어닐의 중간상태에서, 앞서 형성된 니켈막 패턴으로부터 니켈이 확산하는 것과 함께 결정화가 진행하여, 결정성 규소영역(267)이 비정질 영역(268)중으로 확대하여 가는 모양을 나타낸다.
결정화가 완료된 후에, 온도를 500℃로 유지하고, 염화수소(HCl)를 수소 또는 산소로 1∼10%, 예를 들어, 1%로 희석하여, 어닐로에 도입하고, 0.5 시간 어닐을 행하였다.
[실시예 16]
본 실시예는, 비정질 규소막의 결정화를 조장하는 촉매원소를 비정질 규소막에 도입하고, 가열에 의해 결정화를 행하는 공정과, 그 공정후에, 레이저광의 조사에 의해 결정성을 더욱 향상시키는 공정에 의해, 양호한 결정성을 가지는 결정성규소막을 얻는 예이다.
본 실시예의 제작공정을 도 23(A)∼(C)에 의거하여 설명한다. 먼저, 기판(201)상에 두께 2000 Å의 하지 산화규소막(202)을 플라즈마 CVD법에 의해 형성한 다음, 그 위에 스퍼터링법에 의해 두께 1000 Å 이하, 예를 들어, 두께 50 Å의 니켈막(203)을 퇴적하였다. 두께가 100 Å 이하인 니켈막은 막이라기보다는 입자 또는 다수의 입자가 합체된 클러스터로 설명되는 형태이다. 니켈막의 성막시에는, 기판을 100∼500℃, 바람직하게는, 180∼250℃로 가열했을 때, 양호한 결과가 얻어졌다. 이것은 하지 산화규소막과 니켈막과의 밀착성이 향상되기 때문이다. 니켈 대신에, 규화니켈이 사용될 수도 있다.(도 23(A))
그후, 플라즈마 CVD법에 의해 두께 500∼3000 Å, 예를 들어, 1500 Å의 비정질 규소막(204)을 퇴적하고, 질소분위기중에서 430℃로 0.1∼2시간, 예를 들어, 0.5시간 수소 퍼징을 행하였다.(도 23(B))
다음에, 이것을 어닐로에서 450∼580℃, 예를 들어, 550℃로 8시간 질소분위기중에서 어닐하였다. 도 23(C)는, 어닐의 중간상태에서, 앞서 형성된 니켈막(입자, 클러스터)으로부터 니켈이 확산하는 것과 함께 결정화가 진행하여, 결정성 규소영역(205)이 비정질 영역(204A)중으로 확대하여 가는 모양을 나타낸다.
열어닐을 완료한 후, 레이저광(271)의 조사에 의한 어닐을 행하였다. 레이저광으로서는, KrF 엑시머 레이저광(파장 248 nm, 펄스폭 20 nsec)을 사용하였다. 레이저광을 250 mJ/cm2의 에너지밀도로 1개소당 2 쇼트 조사하였다. 레이저광 조사시에 기판을 300℃로 가열하였다. 이것은 레이저광 조사의 효과를 증가시킨다.
레이저광으로서는, XeCl 엑시머 레이저(파장 308 nm) 또는 ArF 엑시머 레이저(파장 193 nm) 등이 사용될 수도 있다. 또는, 레이저광과 동등한 강광을 사용할 수도 있다. 특히, 적외광을 단시간 조사하는 RTA(급속열어닐)은 단시간에 규소막을 선택적으로 가열할 수 있다는 장점을 가진다.
레이저광 조사에 의한 어닐의 완료후에, 온도를 400∼600℃, 예를 들어, 550℃를 유지하고, 트리클로로에틸렌(C2HCl3)을 수소 또는 산소로 1∼10%, 예를 들어, 10%로 희석하여, 어닐로에 도입하고, 0.1∼2시간, 예를 들어, 1시간 어닐을 행하였다. 이렇게 하여, 결정성 규소막을 얻을 수 있었다.
이렇게 하여 염화처리된 것을 2차이온질량분석법(SIMS)에 의해 분석하였을 때, 규소막중의 니켈농도는 1×1018cm-3이었다. 상기 염화처리를 하지 않은 것에서의 니켈농도는 1×1019cm-3이었다.
상기한 방식으로 양호한 결정성을 갖는 규소막을 얻을 수 있다. 이 처리를 행한 결과, 열어닐에 의해 결정화된 영역(205)은 양호한 결정성의 규소막이 되었다. 한편, 레이저광 조사의 결과, 결정화되지 않은 영역(204A)에서도 다결정 막이 얻어지고, 막질의 변화가 관찰되었지만, 이 영역에서의 결정성은 양호하지 않다는 것이 라만 분광법에 의해 밝혀졌다. 또한, 투과형 전자현미경으로 관찰한 결과, 아직 결정화되지 않은 상태에서 레이저광을 조사하여 결정화시킨 영역(204A)에는 무수히 작은 결정이 형성된 반면에, 이미 결정화된 후에 레이저광을 조사한영역(205)에서는, 동일한 방향으로 정렬된 비교적 큰 결정들이 관찰되었다.
이렇게 하여 얻어진 결정성 규소막을 섬형상으로 형성하고 TFT를 제작한 때, 성능의 현저한 향상이 관찰되었다. 즉, 상기한 실시예 1에 따라 결정화된 규소막을 사용하여 제작된 N채널형 TFT에서는, 전계효과 이동도가 40∼60 cm2/Vs이고, 스레시홀드 전압이 3∼8 V인 반면에, 정확히 동일한 방법으로 제작되었지만 본 실시예에 의해 얻어진 규소막을 사용하여 제작된 N채널형 TFT에서는, 이동도가 150∼200 cm2/Vs이고, 스레시홀드 전압이 0.5∼1.5 V이었다. 이동도는 크게 개선되고, 스레시홀드 전압의 편차가 감소되었다.
종래에는, 레이저 결정화만으로 비정질 규소막을 결정화시켜, 이러한 종류의 성능을 얻을 수 있었지만, 종래의 레이저 결정화에서는, 얻어진 규소막의 특성에 넓은 편차가 있었고, 400℃ 이상의 온도와 350 mJ/cm2이상의 높은 에너지밀도의 레이저광의 조사가 결정화에 필요하였기 때문에 대량생산이 불량한 문제가 있었다. 이 점에 관하여, 본 실시예에서는, 기판온도 및 에너지밀도가 상기 값들보다 낮은 값에서도 만족스럽기 때문에, 대량생산에 관하여 어떠한 문제도 없었다. 또한, 특성의 편차가 종래의 열어닐에 의한 고상 결정성장에서의 것과 대략 동일하기 때문에, 얻어진 TFT도 균일한 특성을 가졌다.
본 발명에서, 니켈농도가 너무 낮으면, 규소막의 결정화가 만족스럽지 못하고, 얻어진 TFT의 특성이 양호하지 않다. 그러나, 본 실시예에서는, 규소막의 결정성이 만족스럽지 못할지라도, 그후의 레이저광 조사에 의해 결정성이 보충될 수있기 때문에, 니켈농도가 낮을지라도, TFT의 특성의 저하가 없었다. 그 결과, 장치의 활성층 영역에서의 니켈농도를 더욱 감소시킬 수 있고, 장치의 전기적 안정성 및 신뢰성이 아주 좋은 구조가 채택될 수 있다.
[실시예 17]
본 실시예는 촉매원소로서 기능하는 니켈이 액상으로 도입되는 예에 관한 것이다. 본 실시예를 도 24(A)∼(C)에 의거하여 아래에 설명한다.
먼저, 10 cm×10 cm 크기의 코닝 7059 유리 기판(281)상에 두께 2000 Å의 하지 산화규소막(286)을 플라즈마 CVD법에 의해 형성한 후, 그 위에 비정질 규소막(283)을 플라즈마 CVD법에 의해 500 Å의 두께로 퇴적하였다. 그 다음, 전체 표면에 두께 1500 Å의 산화규소막을 형성하고, 공지의 포토리소그래피법을 사용하여 마스크 패턴(284)을 형성하였다. 산화규소막으로 된 이 마스크 패턴(284)은 니켈을 선택적으로 도입하기 위한 것이다. 마스크 패턴으로서는, 산화규소 대신에, 레지스트를 사용할 수도 있다.
다음에, 산소분위기에서 자외광을 조사함으로써 얇은 산화규소막(282)을 형성하였다. 이 산화규소막(282)은 산소분위기에서 UV광을 5분간 조사함으로써 만들어졌다. 이 산화규소막(282)의 두께는 대략 20∼50 Å인 것으로 생각된다. 이 산화규소막은 후의 공정에서 도포되는 용액의 습윤성을 향상시키기 위하여 형성된다. 이 상태에서, 100 ppm(중량환산)을 첨가하여 만들어진 초산염 용액 5 ml(10 cm×10 cm의 기판인 경우)를 시료에 적하하였다. 스피너(280)를 50 rpm으로 10초간 회전시켜 스핀 코팅을 행하여, 기판의 전체 표면에 균일한 수막(285)을 형성하였다. 그 다음, 이 상태를 5분간 유지한 후, 스피너(280)를 2000 rpm으로 60초간 회전시켜 스핀 건조를 행하였다. 스피너를 0∼150 rpm으로 회전시켜 상기 막을 스피너상에 유지시킬 수도 있다.
그렇게 하여, 도 24(B)에 나타낸 상태가 얻어진다. 이 상태는, 촉매원소 니켈이 아주 얇은 산화물막(신화규소막)(282)을 통하여 비정질 규소막(283)과 접촉하여 있는 상태이다.
다음에, 이것을 어닐로에서 550℃로 4시간 질소분위기중에서 어닐하였다. 이때, 니켈이 산화물막(282)을 통하여 비정질 규소막으로 확산하고, 결정화가 진행한다.
도 24(C)는, 이 어닐의 중간상태에서, 산화물막(282)으로부터 니켈이 확산하는 것과 함께 결정화가 진행하여, 결정성 규소영역(287)이 비정질 영역(288)중으로 확대하여 가는 모양을 나타낸다.
결정화 완료후, 온도를 500℃로 유지하고, 염화수소(HCl)를 수소 또는 산소로 1∼10%, 예를 들어, 1%로 희석하여, 어닐로에 도입하고, 0.5시간 어닐을 행하였다.
이렇게 하여, 결정질 규소막을 얻을 수 있었다. 도 25는, 결정화 공정이 완료된 결정성 규소막에서의 니켈농도의 SIMS 측정결과를 나타낸다. 니켈농도가 측정되는 영역은 마스크로서 기능하는 산화규소막(284)에 의해 보호되고, 니켈이 직접 도입되지 않은 영역이다.
또한, 니켈이 직접 도입된 영역, 즉, 산화물막(282)을 통하여 니켈이 확산한 영역에서의 니켈농도는 도 25에 나타낸 농도분포보다 한 자리수 더 높다는 것이 확인되었다. 실시예 16과 같이 레이저광 또는 동등한 강광을 조사함으로써 얻어진 규소막의 결정성을 더욱 향상시키는 것이 효과적이다.
용액중의 니켈농도를 제어함으로써 도 25에 나타내어진 니켈농도를 제어하는 것이 가능하다. 본 실시예에서는 용액중의 니켈농도가 100 ppm으로 설정되었지만, 이 농도가 10 ppm으로 설정되어도, 결정화가 여전히 가능하다는 것이 밝혀졌다. 이 경우, 도 25에 도시된 니켈농도는 한 자리수 만큼 더 감소될 수 있다. 그러나, 용액중의 니켈농도가 낮게 되면, 결정성장 거리가 짧아지는 문제가 있다.
상기한 방식으로 결정화된 결정성 규소막은 TFT의 활성층에 그대로 사용될 수 있다. 특히. 니켈이 도입된 영역으로부터 기판에 평행한 방향으로 결정성장이 일어난 영역을 사용하여 TFT의 활성층을 형성하는 것은, 그곳의 촉매원소 농도가 낮다는 점에서 매우 유리하다.
본 실시예에서는, 촉매원소를 함유하는 용액으로서 초산염 용액을 사용하였으나, 수용액 또는 유기용매 용액 등을 사용할 수도 있다. 여기서는, 촉매원소가 화합물로서 함유되지 않고, 단순히 분산에 의해 함유될 수도 있다.
촉매원소를 함유하도록 만들어진 용매로서는, 극성 용매인 물, 알코올, 산, 암모니아중 어느 것이라도 사용될 수 있다.
니켈이 촉매로서 사용되고, 니켈이 극성 용매에 함유되는 경우, 니켈은 니켈화합물의 형태로 도입된다. 이 니켈화합물로서는, 예를 들어, 취화니켈, 초산니켈, 수산니켈, 탄산니켈, 염화니켈, 옥화니켈, 질산니켈, 황산니켈, 개미산니켈, 니켈아세틸아세토네이트, 4-시클로핵실 낙산니켈, 산화니켈 및 수산화니켈로부터 선택된 니켈화합물이 사용될 수 있다.
또한, 용매로서, 무극성 용매인 벤젠, 톨루엔, 크실렌, 사염화탄소, 클로로포름, 에테르중 어느 것이라도 사용될 수도 있다.
이 경우, 니켈이 니켈화합물로서 도입되고, 이 니켈화합물로서는, 예를 들어, 니켈 아세틸아세토네이트 및 2-에틸헥산산 니켈로부터 선택된 니켈화합물이 사용될 수 있다.
촉매원소를 함유하는 용액에 계면활성제를 첨가하는 것이 유리하다. 이것은, 계면활성제가 피도포면과의 밀착성을 증가시키고 흡착성을 제어하기 때문이다. 이 계면활성제는 피도포면에 미리 도포될 수 있다. 니켈 단체가 촉매원소로서 사용되는 경우에는, 니켈을 먼저 산에 용해시켜 용액으로 만드는 것이 필요하다.
상기한 것은 촉매원소 니켈을 완전히 용해시켜 만들어진 용액을 사용하는 예이지만, 니켈 단체 또는 니켈화합물로 된 분말을 분산매에 균일하게 분산시킨 에멀션과 같은 재료가, 니켈을 완전히 용해시키는 것 대신에 사용될 수도 있다. 또는, 산화물막을 형성하기 위한 용액이 사용될 수도 있다. 이런 종류의 용액으로서는, 도쿄 오카 코교 가부시키가이샤에서 제조한 OCD가 사용될 수 있다. 이 OCD를 비정질 규소막에 도포하고 약 200℃로 소성함으로써, 산화규소막이 간단히 형성될 수 있다. 그리하여, 촉매원소가 산화규소막으로부터 비정질 규소막으로 확산하게 될 수 있다. 니켈 이외의 물질이 촉매원소로서 사용되는 경우에도 마찬가지이다.
또한, 용액으로서 2-에틸핵산산 니켈의 톨루엔 용액과 같은 무극성 용매를 사용함으로써, 비정질 규소막의 표면에 용액을 직접 도포하는 것도 가능하다. 이 경우, 레지스트 도포에 사용되는 밀착제와 같은 재료가 미리 도포되는 것이 유리하다. 그러나, 도포량이 너무 많으면, 비정질 규소막에의 촉매원소의 첨가가 방해되어, 역효과를 가질 수 있기 때문에, 주의가 필요하다.
용액에 함유되는 촉매원소의 양은 용액의 유형에 따라 좌우되지만, 일반적으로, 용액에 대한 니켈의 양은 1∼200 ppm, 바람직하게는, 1∼50 ppm(중량환산)인 것이 바람직하다. 이것은 결정화 완료후의 막중의 니켈농도 및 플루오르화 수소산에 대한 저항성을 고려하여 결정된다.
[실시예 18]
본 실시예는, 본 발명에 따라 TFT를 제작하는데 있어, 결정화된 영역, TFT의 활성층(채널영역), 콘택트 홀 및 촉매원소가 첨가된 영역 사이의 위치관계의 예에 관한 것이다. 액티브 매트릭스의 화소부를 아래에 설명한다.
본 실시예의 TFT의 제작공정을 도 26(A)∼(F)에 나타낸다. 먼저, 도 26(A)에 나타낸 바와 같이, 스퍼터링법에 의해 기판(91)상에 산화규소 하지막(92)을 2000 Å의 두께로 퇴적한 다음, 그 위에 플라즈마 CVD법에 의해 비정질 규소막(93)을 300∼1500 Å, 예를 들어, 800 Å의 두께로 퇴적하였다. 그 다음, 200∼2000 Å, 예를 들어, 300 Å의 산화규소막(94)을 형성하고, 천공하여 구멍(96a, 96b)을 형성하였다. 그리하여, 산화규소막(94)은 마스크로 패터닝되었다. 그 다음, 아주얇은 니켈막 또는 니켈화합물막(95)을 실시예 9에서와 같이 스퍼터링법 또는 스핀 코팅법에 의해 전체 표면상에 형성하였다.
다음에, 질소분위기에서 550℃로 4시간 어닐을 행하였다. 이 공정에 의해, 구멍(96a, 96b) 바로 아래에 위치한 규소막(93)의 부분(97a, 97b)이 규화물로 변화하고, 그 부분으로부터 규소영역(98a, 98b)이 결정화된다. 끝부분(99a, 99b)은 높은 니켈농도를 가진다.(도 26(B))
충분한 결정화후에, 구멍(96a, 96b)으로부터 진행하는 결정화는 그 구멍들 사이의 중간점에서 서로 충돌하여 그 중간점에서 정지한다. 높은 니켈농도를 갖는 영역(99c)이 그 중간점에 남게 된다. 이 상태에서, 실시예 8에서와 같이 엑시머 레이저 등에 의해 광어닐을 추가로 행할 수 있다.(도 26(C))
다음에, 이렇게 하여 얻어진 결정질 규소막을 패터닝하여, 섬형상의 규소영역(400)을 형성하였다. 높은 니켈농도의 영역(97a, 99c)의 일부가 규소영역(400)에 남게 된다. 그후, 플라즈마 CVD법에 의해 두께 700∼2000 Å, 예를 들어, 1200 Å의 산화규소 게이트 절연막(401)을 형성하였다.(도 26(D))
그후, 실시예 5에서와 동일한 수단으로 알루미늄 게이트전극(402)을 형성하고, 게이트전극 둘레에 두께 1000∼5000 Å의 양극산화물(403)을 형성하였다. 그 다음, 이온 도핑법에 의해 불순물을 확산시킴으로써, N형 불순물영역(404, 405)을 형성하였다. 게이트전극은, 도 26(E)에 나타낸 바와 같이, 높은 니켈농도의 영역(97a, 99c)이 게이트전극 바로 아래에 위치된 부분(채널영역)으로부터 벗어나 있도록 위치되어야 한다.
도핑후, 레이저광 조사에 의해 소스 및 드레인영역을 활성화시켰다. 그 다음, 층간절연물(406)을 퇴적하고, 스퍼터링법에 의해 두께 500∼1500 Å, 예를 들어, 800 Å의 투명도전막을 형성하고, 이것을 에칭에 의해 패터닝하여, 화소전극(407)을 형성하였다. 그 다음, 층간절연물(406)에 콘택트 홀을 형성하고, 소스 및 드레인에 금속전극(408, 409)을 형성하여, TFT를 완성하였다. 부호 410a, 410b는 상기한 구멍(96a, 96b)이 존재하였던 위치를 나타낸다.(도 26(F))
높은 니켈농도의 영역(97a, 99c)으로부터 떨어져 콘택트 홀을 형성하는 것이 바람직하다. 이것은, 콘택트 홀이 니켈 첨가를 위한 구멍(96a, 96b)과 겹치지 않도록 콘택트 홀을 설계함으로써 실현될 수 있다. 그렇지 않으면, 높은 니켈농도의 영역들이 니켈을 함유하지 않은 규소막에 비하여 플루오르화 수소산을 함유한 용액에 의해 용이하게 에칭되기 때문에, 콘택트 홀의 형성시 규소막의 오버에칭에 의해 결함 콘택트가 용이하게 형성된다. 도면에서, 왼쪽의 콘택트가 높은 니켈농도의 영역(97a)과 부분적으로 겹친다. 전극의 적어도 일부가 니켈이 첨가되는 영역 이외의 영역과 접하여 있는 것이 바람직하다.
상기한 바와 같이, 본 발명은 비정질 규소의 결정화의 저온화 및 단시간화를 조장한다는 의미에서 획기적인 것이고, 또한, 그것을 달성하기 위한 설비, 장치 및 기술은 아주 일반적이고, 대량생산에 아주 적합하기 때문에, 산업에 끼치는 본 발명의 잇점은 대단하다.
예를 들어, 종래의 고상성장법에서는, 적어도 24시간의 어닐이 필요하였기때문에, 1매당의 기판처리시간을 2분으로 하면, 15개의 어닐로가 필요하였지만, 본 발명에서는, 어닐에 필요한 시간이 4시간 이내로 단축될 수 있기 때문에, 어닐로의 수를 1/6 이하로 삭감할 수 있다. 이것에 의한 생산성의 향상 및 설비투자액의 삭감은 기판처리 비용의 저하를 초래하고, 따라서, TFT 가격의 저하를 초래하여, 새로운 TFT의 수요를 창출한다. 이와 같이, 본 발명은 공업상 유익한 발명이다.

Claims (20)

  1. 결정화 촉진물질을 1×1019원자/cm3이하의 농도로 함유하는 결정성 반도체막을 가진 반도체장치를 제작하는 방법으로서,
    기판 위에 반도체막을 형성하는 공정;
    상기 반도체막의 표면상에 상기 결정화 촉진물질을 제공하는 공정;
    상기 반도체막내에서 상기 결정화 촉진물질을 확산시키는 것에 의해 결정성 반도체막을 형성하기 위해 상기 반도체막을 가열하는 공정;
    상기 결정성 반도체막의 일부에 인 이온을 도입하는 공정; 및
    상기 인 도입 후에 상기 결정성 반도체막을 어닐하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  2. 제 1 항에 있어서, 상기 어닐이 가열에 의해 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  3. 제 1 항에 있어서, 상기 어닐이 플래시 램프 어닐에 의해 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  4. 제 1 항에 있어서, 상기 결정화 촉진물질이, 니켈, 철, 코발트, 백금으로 이루어진 군으로부터 선택된 금속을 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  5. 결정화 촉진물질을 1×1019원자/cm3이하의 농도로 함유하는 결정성 반도체막을 가진 반도체장치를 제작하는 방법으로서,
    기판 위에 반도체막을 형성하는 공정;
    상기 반도체막의 표면상에 상기 결정화 촉진물질을 제공하는 공정;
    상기 반도체막을 통한 상기 결정화 촉진물질의 확산에 의해 상기 반도체막내에서 결정화가 수평방향으로 진행하도록 가열에 의해 상기 반도체막을 결정화시키는 공정;
    결정성 반도체막의 일부에 인 이온을 도입하는 공정; 및
    상기 인 도입 후에 상기 결정성 반도체막을 어닐하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  6. 제 5 항에 있어서, 상기 어닐이 가열에 의해 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  7. 제 5 항에 있어서, 상기 어닐이 플래시 램프 어닐에 의해 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  8. 제 5 항에 있어서, 상기 결정화 촉진물질이, 니켈, 철, 코발트, 백금으로 이루어진 군으로부터 선택된 금속을 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  9. 결정화 촉진물질을 1×1019원자/cm3이하의 농도로 함유하는 결정성 반도체막을 가진 반도체장치를 제작하는 방법으로서,
    기판 위에 반도체막을 형성하는 공정;
    상기 반도체막의 표면상에 상기 결정화 촉진물질을 제공하는 공정;
    상기 반도체막내에서 상기 결정화 촉진물질을 확산시키는 것에 의해 결정성 반도체막을 형성하기 위해 상기 반도체막을 가열하는 공정;
    상기 결정성 반도체막상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막상에 게이트 전극을 형성하는 공정;
    상기 게이트 전극을 마스크로 하여 상기 결정성 반도체막의 일부에 인 이온을 도입하는 공정; 및
    상기 인 도입 후에 상기 결정성 반도체막을 어닐하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  10. 제 9 항에 있어서, 상기 어닐이 가열에 의해 행해지는 것을 특징으로 하는반도체장치 제작방법.
  11. 제 9 항에 있어서, 상기 어닐이 플래시 램프 어닐에 의해 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  12. 제 9 항에 있어서, 상기 결정화 촉진물질이, 니켈, 철, 코발트, 백금으로 이루어진 군으로부터 선택된 금속을 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  13. 결정화 촉진물질을 1×1019원자/cm3이하의 농도로 함유하는 결정성 반도체막을 가진 반도체장치를 제작하는 방법으로서,
    기판 위에 반도체막을 형성하는 공정;
    상기 반도체막의 표면상에 상기 결정화 촉진물질을 제공하는 공정;
    상기 반도체막내에서 상기 결정화 촉진물질을 확산시키는 것에 의해 결정성 반도체막을 형성하기 위해 450∼580℃의 온도로 상기 반도체막을 가열하는 공정;
    상기 결정성 반도체막의 일부에 인 이온을 도입하는 공정; 및
    상기 인 도입 후에 상기 결정성 반도체막을 어닐하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  14. 제 13 항에 있어서, 상기 어닐이 가열에 의해 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  15. 제 13 항에 있어서, 상기 어닐이 플래시 램프 어닐에 의해 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  16. 제 13 항에 있어서, 상기 결정화 촉진물질이, 니켈, 철, 코발트, 백금으로 이루어진 군으로부터 선택된 금속을 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  17. 제 1 항에 있어서, 상기 결정성 반도체막이 상기 결정화 촉진물질을 1×1015원자/cm3이상의 농도로 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  18. 제 5 항에 있어서, 상기 결정성 반도체막이 상기 결정화 촉진물질을 1×1015원자/cm3이상의 농도로 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  19. 제 9 항에 있어서, 상기 결정성 반도체막이 상기 결정화 촉진물질을 1×1015원자/cm3이상의 농도로 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  20. 제 13 항에 있어서, 상기 결정성 반도체막이 상기 결정화 촉진물질을 1×1015원자/cm3이상의 농도로 함유하는 것을 특징으로 하는 반도체장치 제작방법.
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Families Citing this family (303)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6975296B1 (en) * 1991-06-14 2005-12-13 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of driving the same
CN1244891C (zh) * 1992-08-27 2006-03-08 株式会社半导体能源研究所 有源矩阵显示器
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US6323071B1 (en) 1992-12-04 2001-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor device
US5403762A (en) * 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
JP3165304B2 (ja) * 1992-12-04 2001-05-14 株式会社半導体エネルギー研究所 半導体装置の作製方法及び半導体処理装置
JP3562588B2 (ja) * 1993-02-15 2004-09-08 株式会社半導体エネルギー研究所 半導体装置の製造方法
US6997985B1 (en) * 1993-02-15 2006-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
US5985741A (en) * 1993-02-15 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
EP1119053B1 (en) * 1993-02-15 2011-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating TFT semiconductor device
US6413805B1 (en) 1993-03-12 2002-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device forming method
TW241377B (ko) 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
US6090646A (en) * 1993-05-26 2000-07-18 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
US5818076A (en) 1993-05-26 1998-10-06 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
KR100355938B1 (ko) * 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
KR100186886B1 (ko) * 1993-05-26 1999-04-15 야마자끼 승페이 반도체장치 제작방법
US6713330B1 (en) 1993-06-22 2004-03-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor
US5488000A (en) 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
TW295703B (ko) * 1993-06-25 1997-01-11 Handotai Energy Kenkyusho Kk
US6730549B1 (en) 1993-06-25 2004-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for its preparation
US5529937A (en) * 1993-07-27 1996-06-25 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating thin film transistor
US5663077A (en) * 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
JP2814049B2 (ja) * 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (ko) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US6897100B2 (en) 1993-11-05 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for processing semiconductor device apparatus for processing a semiconductor and apparatus for processing semiconductor device
CN100367461C (zh) 1993-11-05 2008-02-06 株式会社半导体能源研究所 一种制造薄膜晶体管和电子器件的方法
US5869362A (en) * 1993-12-02 1999-02-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
CN100358095C (zh) 1993-12-02 2007-12-26 株式会社半导体能源研究所 半导体器件的制造方法
JP2860869B2 (ja) * 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6798023B1 (en) * 1993-12-02 2004-09-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising first insulating film, second insulating film comprising organic resin on the first insulating film, and pixel electrode over the second insulating film
US6074901A (en) * 1993-12-03 2000-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for crystallizing an amorphous silicon film and apparatus for fabricating the same
KR100319332B1 (ko) 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3221473B2 (ja) 1994-02-03 2001-10-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6884698B1 (en) * 1994-02-23 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with crystallization of amorphous silicon
JP3150840B2 (ja) * 1994-03-11 2001-03-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6700133B1 (en) 1994-03-11 2004-03-02 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3540012B2 (ja) * 1994-06-07 2004-07-07 株式会社半導体エネルギー研究所 半導体装置作製方法
TW273639B (en) * 1994-07-01 1996-04-01 Handotai Energy Kenkyusho Kk Method for producing semiconductor device
TW345705B (en) 1994-07-28 1998-11-21 Handotai Energy Kenkyusho Kk Laser processing method
JP3897826B2 (ja) * 1994-08-19 2007-03-28 株式会社半導体エネルギー研究所 アクティブマトリクス型の表示装置
JPH0869967A (ja) * 1994-08-26 1996-03-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3464285B2 (ja) * 1994-08-26 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW403993B (en) * 1994-08-29 2000-09-01 Semiconductor Energy Lab Semiconductor circuit for electro-optical device and method of manufacturing the same
JP3359794B2 (ja) * 1994-08-31 2002-12-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH0878693A (ja) * 1994-08-31 1996-03-22 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6706572B1 (en) 1994-08-31 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film transistor using a high pressure oxidation step
JP3442500B2 (ja) * 1994-08-31 2003-09-02 株式会社半導体エネルギー研究所 半導体回路の作製方法
TW374247B (en) * 1994-09-15 1999-11-11 Semiconductor Energy Lab Co Ltd Method of fabricating semiconductor device
US6242289B1 (en) 1995-09-08 2001-06-05 Semiconductor Energy Laboratories Co., Ltd. Method for producing semiconductor device
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
US6300659B1 (en) 1994-09-30 2001-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and fabrication method for same
US5915174A (en) 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
JP3277082B2 (ja) * 1994-11-22 2002-04-22 シャープ株式会社 半導体装置およびその製造方法
JP3418647B2 (ja) * 1994-12-09 2003-06-23 株式会社半導体エネルギー研究所 半導体装置作製方法および結晶成長促進剤
TW297950B (ko) 1994-12-16 1997-02-11 Handotai Energy Kenkyusho Kk
TW303526B (ko) * 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
JP4130237B2 (ja) * 1995-01-28 2008-08-06 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法及び半導体装置の作製方法
TW305063B (ko) 1995-02-02 1997-05-11 Handotai Energy Kenkyusho Kk
US6011607A (en) 1995-02-15 2000-01-04 Semiconductor Energy Laboratory Co., Active matrix display with sealing material
JP3364081B2 (ja) 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3778456B2 (ja) 1995-02-21 2006-05-24 株式会社半導体エネルギー研究所 絶縁ゲイト型薄膜半導体装置の作製方法
JP3138169B2 (ja) * 1995-03-13 2001-02-26 シャープ株式会社 半導体装置の製造方法
US5834327A (en) 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
US7075002B1 (en) * 1995-03-27 2006-07-11 Semiconductor Energy Laboratory Company, Ltd. Thin-film photoelectric conversion device and a method of manufacturing the same
TW448584B (en) * 1995-03-27 2001-08-01 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same
KR100265179B1 (ko) * 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
JP3216861B2 (ja) * 1995-04-10 2001-10-09 シャープ株式会社 多結晶シリコン膜の形成方法および薄膜トランジスタの製造方法
US6933182B1 (en) * 1995-04-20 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device and manufacturing system thereof
TW383502B (en) 1995-06-01 2000-03-01 Seniconductor Energy Lab Kk Method of manufacturing semiconductor device
US6337109B1 (en) * 1995-06-07 2002-01-08 Semiconductor Energy Laboratory Co., Ltd. Method of producing crystalline semiconductor
US6790714B2 (en) 1995-07-03 2004-09-14 Sanyo Electric Co., Ltd. Semiconductor device, display device and method of fabricating the same
US5771110A (en) * 1995-07-03 1998-06-23 Sanyo Electric Co., Ltd. Thin film transistor device, display device and method of fabricating the same
JP4056571B2 (ja) * 1995-08-02 2008-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3295679B2 (ja) * 1995-08-04 2002-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW371796B (en) 1995-09-08 1999-10-11 Semiconductor Energy Lab Co Ltd Method and apparatus for manufacturing a semiconductor device
JP3235817B2 (ja) * 1995-09-21 2001-12-04 シャープ株式会社 半導体回路、半導体装置およびそれらの製造方法
JPH09146108A (ja) 1995-11-17 1997-06-06 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその駆動方法
JP3917205B2 (ja) 1995-11-30 2007-05-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3907726B2 (ja) 1995-12-09 2007-04-18 株式会社半導体エネルギー研究所 微結晶シリコン膜の作製方法、半導体装置の作製方法及び光電変換装置の作製方法
JP3124480B2 (ja) * 1995-12-12 2001-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6204101B1 (en) 1995-12-15 2001-03-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TW319912B (ko) * 1995-12-15 1997-11-11 Handotai Energy Kenkyusho Kk
JPH09171192A (ja) 1995-12-19 1997-06-30 Semiconductor Energy Lab Co Ltd アクティブマトリクス型液晶表示装置及びその製造方 法
JP3477301B2 (ja) 1995-12-19 2003-12-10 株式会社半導体エネルギー研究所 アクティブマトリクス型液晶表示装置及びその製造方法
JP3737176B2 (ja) 1995-12-21 2006-01-18 株式会社半導体エネルギー研究所 液晶表示装置
JP3645378B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5985740A (en) * 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
JP3645380B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6478263B1 (en) 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP3645379B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6331457B1 (en) * 1997-01-24 2001-12-18 Semiconductor Energy Laboratory., Ltd. Co. Method for manufacturing a semiconductor thin film
US6449024B1 (en) 1996-01-26 2002-09-10 Semiconductor Energy Laboratory Co., Inc. Liquid crystal electro-optical device utilizing a polymer with an anisotropic refractive index
US7056381B1 (en) 1996-01-26 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
US6180439B1 (en) 1996-01-26 2001-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device
US6465287B1 (en) 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
US6697129B1 (en) * 1996-02-14 2004-02-24 Semiconductor Energy Laboratory Co., Ltd. Guest-host mode liquid crystal display device of lateral electric field driving type
US6055028A (en) * 1996-02-14 2000-04-25 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal electro-optical device
US6063654A (en) * 1996-02-20 2000-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor involving laser treatment
TW374196B (en) * 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
TW317643B (ko) * 1996-02-23 1997-10-11 Handotai Energy Kenkyusho Kk
TW335503B (en) * 1996-02-23 1998-07-01 Semiconductor Energy Lab Kk Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method
JP3472024B2 (ja) 1996-02-26 2003-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3708620B2 (ja) * 1996-03-01 2005-10-19 株式会社半導体エネルギー研究所 アクティブマトリクス型液晶電気光学装置
US6100562A (en) 1996-03-17 2000-08-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6133119A (en) 1996-07-08 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and method manufacturing same
TW548686B (en) 1996-07-11 2003-08-21 Semiconductor Energy Lab CMOS semiconductor device and apparatus using the same
US8603870B2 (en) 1996-07-11 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US5773329A (en) * 1996-07-24 1998-06-30 International Business Machines Corporation Polysilicon grown by pulsed rapid thermal annealing
TW451284B (en) * 1996-10-15 2001-08-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6590230B1 (en) 1996-10-15 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP3683660B2 (ja) 1996-10-16 2005-08-17 株式会社半導体エネルギー研究所 投射型カラー画像表示装置およびその駆動方法
JP3788649B2 (ja) * 1996-11-22 2006-06-21 株式会社半導体エネルギー研究所 液晶表示装置
JPH10228248A (ja) * 1996-12-09 1998-08-25 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置およびその作製方法
JP3917698B2 (ja) * 1996-12-12 2007-05-23 株式会社半導体エネルギー研究所 レーザーアニール方法およびレーザーアニール装置
JPH10199807A (ja) 1996-12-27 1998-07-31 Semiconductor Energy Lab Co Ltd 結晶性珪素膜の作製方法
JPH10198292A (ja) 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6011275A (en) 1996-12-30 2000-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6331722B1 (en) 1997-01-18 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Hybrid circuit and electronic device using same
US6355509B1 (en) 1997-01-28 2002-03-12 Semiconductor Energy Laboratory Co., Ltd. Removing a crystallization catalyst from a semiconductor film during semiconductor device fabrication
US6830616B1 (en) * 1997-02-10 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor and manufacturing method of semiconductor device
JPH10223532A (ja) * 1997-02-10 1998-08-21 Semiconductor Energy Lab Co Ltd 半導体の作製方法及び半導体装置の作製方法
JP3942683B2 (ja) 1997-02-12 2007-07-11 株式会社半導体エネルギー研究所 半導体装置作製方法
JP3973723B2 (ja) * 1997-02-12 2007-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3976828B2 (ja) * 1997-02-17 2007-09-19 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法
JP3765902B2 (ja) 1997-02-19 2006-04-12 株式会社半導体エネルギー研究所 半導体装置の作製方法および電子デバイスの作製方法
JP4242461B2 (ja) 1997-02-24 2009-03-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4401448B2 (ja) * 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3844552B2 (ja) * 1997-02-26 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW379360B (en) * 1997-03-03 2000-01-11 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US5994164A (en) * 1997-03-18 1999-11-30 The Penn State Research Foundation Nanostructure tailoring of material properties using controlled crystallization
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10282414A (ja) * 1997-04-09 1998-10-23 Canon Inc ズームレンズ
US6241817B1 (en) * 1997-05-24 2001-06-05 Jin Jang Method for crystallizing amorphous layer
US6541793B2 (en) 1997-05-30 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and semiconductor device using thin-film transistors
JP3376247B2 (ja) * 1997-05-30 2003-02-10 株式会社半導体エネルギー研究所 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
US6307214B1 (en) 1997-06-06 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
JP3844561B2 (ja) 1997-06-10 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6501094B1 (en) 1997-06-11 2002-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a bottom gate type thin film transistor
JP3717634B2 (ja) 1997-06-17 2005-11-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6066547A (en) * 1997-06-20 2000-05-23 Sharp Laboratories Of America, Inc. Thin-film transistor polycrystalline film formation by nickel induced, rapid thermal annealing method
JP3295346B2 (ja) * 1997-07-14 2002-06-24 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法及びそれを用いた薄膜トランジスタ
JP3830623B2 (ja) * 1997-07-14 2006-10-04 株式会社半導体エネルギー研究所 結晶性半導体膜の作製方法
US6326226B1 (en) 1997-07-15 2001-12-04 Lg. Philips Lcd Co., Ltd. Method of crystallizing an amorphous film
US5940693A (en) 1997-07-15 1999-08-17 Sharp Laboratories Of America, Inc. Selective silicide thin-film transistor and method for same
JP3754184B2 (ja) 1997-07-16 2006-03-08 株式会社半導体エネルギー研究所 薄膜トランジスタを備えたフラットパネルディスプレイの作製方法
JP3939399B2 (ja) 1997-07-22 2007-07-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH1140498A (ja) 1997-07-22 1999-02-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3974229B2 (ja) * 1997-07-22 2007-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4318768B2 (ja) 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4180689B2 (ja) 1997-07-24 2008-11-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5950078A (en) * 1997-09-19 1999-09-07 Sharp Laboratories Of America, Inc. Rapid thermal annealing with absorptive layers for thin film transistors on transparent substrates
KR100269312B1 (ko) * 1997-10-14 2000-10-16 윤종용 실리콘막의결정화방법및이를이용한박막트랜지스터-액정표시장치(tft-lcd)의제조방법
US5937315A (en) * 1997-11-07 1999-08-10 Advanced Micro Devices, Inc. Self-aligned silicide gate technology for advanced submicron MOS devices
JPH11145056A (ja) * 1997-11-07 1999-05-28 Sony Corp 半導体材料
JP3107024B2 (ja) * 1997-12-09 2000-11-06 日本電気株式会社 薄膜トランジスタの製造方法
JP4376979B2 (ja) 1998-01-12 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH11204434A (ja) 1998-01-12 1999-07-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4236722B2 (ja) * 1998-02-05 2009-03-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6060392A (en) * 1998-02-11 2000-05-09 National Semiconductor Corporation Fabrication of silicides by excimer laser annealing of amorphous silicon
US6821710B1 (en) 1998-02-11 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US6444390B1 (en) 1998-02-18 2002-09-03 Semiconductor Energy Laboratory Co., Ltd. Process for producing semiconductor thin film devices using group 14 element and high temperature oxidizing treatment to achieve a crystalline silicon film
EP2261914A3 (en) * 1998-02-23 2011-03-09 Kabushiki Kaisha Toshiba Information storage medium, information playback method and apparatus and information recording method
JP3980159B2 (ja) * 1998-03-05 2007-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6657225B1 (en) * 1998-03-25 2003-12-02 Seiko Epson Corporation Semiconductor component, active matrix substrate for a liquid crystal display, and methods of manufacturing such component and substrate
US6482684B1 (en) * 1998-03-27 2002-11-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a TFT with Ge seeded amorphous Si layer
US6312979B1 (en) 1998-04-28 2001-11-06 Lg.Philips Lcd Co., Ltd. Method of crystallizing an amorphous silicon layer
JP2000039628A (ja) * 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd 半導体表示装置
US6228693B1 (en) * 1998-06-05 2001-05-08 Sharp Laboratories Of America, Inc. Selected site, metal-induced, continuous crystallization method
US6015752A (en) * 1998-06-30 2000-01-18 Advanced Micro Devices, Inc. Elevated salicide technology
US6524662B2 (en) * 1998-07-10 2003-02-25 Jin Jang Method of crystallizing amorphous silicon layer and crystallizing apparatus thereof
US7294535B1 (en) 1998-07-15 2007-11-13 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US7153729B1 (en) * 1998-07-15 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
JP3592535B2 (ja) 1998-07-16 2004-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6346437B1 (en) * 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
US7282398B2 (en) * 1998-07-17 2007-10-16 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device and method of fabricating the same
US7084016B1 (en) * 1998-07-17 2006-08-01 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
JP2000058839A (ja) 1998-08-05 2000-02-25 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
US6559036B1 (en) 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6294441B1 (en) 1998-08-18 2001-09-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6271131B1 (en) 1998-08-26 2001-08-07 Micron Technology, Inc. Methods for forming rhodium-containing layers such as platinum-rhodium barrier layers
US6204172B1 (en) 1998-09-03 2001-03-20 Micron Technology, Inc. Low temperature deposition of barrier layers
US6323081B1 (en) 1998-09-03 2001-11-27 Micron Technology, Inc. Diffusion barrier layers and methods of forming same
US6784034B1 (en) 1998-10-13 2004-08-31 Lg. Philips Lcd Co., Ltd. Method for fabricating a thin film transistor
US6284655B1 (en) 1998-09-03 2001-09-04 Micron Technology, Inc. Method for producing low carbon/oxygen conductive layers
US6239028B1 (en) 1998-09-03 2001-05-29 Micron Technology, Inc. Methods for forming iridium-containing films on substrates
EP1003207B1 (en) 1998-10-05 2016-09-07 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, laser irradiation method, beam homogenizer, semiconductor device, and method of manufacturing the semiconductor device
JP2000174282A (ja) 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
US6287698B1 (en) 1998-12-08 2001-09-11 H. B. Fuller Licensing & Financing, Inc. Process for improving hydrolysis resistance of polyurethane dispersion adhesives and bonded assemblies produced therefrom
US6380007B1 (en) 1998-12-28 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP3331999B2 (ja) * 1999-02-09 2002-10-07 日本電気株式会社 半導体薄膜の製造方法
JP2001007342A (ja) * 1999-04-20 2001-01-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6329286B1 (en) 1999-04-27 2001-12-11 Micron Technology, Inc. Methods for forming conformal iridium layers on substrates
US6878968B1 (en) 1999-05-10 2005-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6680487B1 (en) 1999-05-14 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
JP4298131B2 (ja) * 1999-05-14 2009-07-15 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
KR100317639B1 (ko) * 1999-05-21 2001-12-22 구본준, 론 위라하디락사 박막 트랜지스터와 액정표시장치 및 그 제조방법
KR100317641B1 (ko) 1999-05-21 2001-12-22 구본준, 론 위라하디락사 박막 트랜지스터 및 그 제조방법
TW459275B (en) * 1999-07-06 2001-10-11 Semiconductor Energy Lab Semiconductor device and method of fabricating the same
JP3432187B2 (ja) * 1999-09-22 2003-08-04 シャープ株式会社 半導体装置の製造方法
KR100478680B1 (ko) * 1999-10-04 2005-03-28 마츠시타 덴끼 산교 가부시키가이샤 반도체장치의 제조방법
JP3579316B2 (ja) * 1999-10-19 2004-10-20 三洋電機株式会社 半導体装置の製造方法
US7232742B1 (en) 1999-11-26 2007-06-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes forming a material with a high tensile stress in contact with a semiconductor film to getter impurities from the semiconductor film
US6821827B2 (en) 1999-12-28 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
KR100660814B1 (ko) * 1999-12-31 2006-12-26 엘지.필립스 엘시디 주식회사 박막트랜지스터의 반도체층 형성방법
GB2358084B (en) * 2000-01-07 2004-02-18 Seiko Epson Corp Semiconductor transistor
US7071041B2 (en) * 2000-01-20 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
TW503439B (en) * 2000-01-21 2002-09-21 United Microelectronics Corp Combination structure of passive element and logic circuit on silicon on insulator wafer
US6916693B2 (en) * 2000-03-08 2005-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7098084B2 (en) * 2000-03-08 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6913986B2 (en) * 2000-04-04 2005-07-05 Matsushita Electric Industrial Co., Ltd. Method and apparatus for fabricating a thin film and thin film transistor and method of fabricating same
US6291255B1 (en) * 2000-05-22 2001-09-18 Industrial Technology Research Institute TFT process with high transmittance
JP2001345451A (ja) * 2000-05-30 2001-12-14 Hitachi Ltd 薄膜半導体集積回路装置、それを用いた画像表示装置、及びその製造方法
US20020060321A1 (en) 2000-07-14 2002-05-23 Kazlas Peter T. Minimally- patterned, thin-film semiconductor devices for display applications
US6660631B1 (en) 2000-08-31 2003-12-09 Micron Technology, Inc. Devices containing platinum-iridium films and methods of preparing such films and devices
US6599818B2 (en) * 2000-10-10 2003-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device manufacturing method, heat treatment apparatus, and heat treatment method
JP2002176000A (ja) * 2000-12-05 2002-06-21 Semiconductor Energy Lab Co Ltd 熱処理装置及び半導体装置の製造方法
US7045444B2 (en) * 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
US7534977B2 (en) * 2000-12-28 2009-05-19 Semiconductor Energy Laboratory Co., Ltd. Heat treatment apparatus and method of manufacturing a semiconductor device
KR100715908B1 (ko) * 2000-12-29 2007-05-08 엘지.필립스 엘시디 주식회사 박막 트랜지스터 및 그 제조방법
KR20020057382A (ko) * 2001-01-04 2002-07-11 주승기 반도체 소자 제조 방법 및 장치
US6858480B2 (en) * 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TW586141B (en) * 2001-01-19 2004-05-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3940560B2 (ja) * 2001-01-25 2007-07-04 独立行政法人産業技術総合研究所 半導体装置の製造方法
US6770518B2 (en) * 2001-01-29 2004-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US7115453B2 (en) * 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2002231627A (ja) 2001-01-30 2002-08-16 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
US7141822B2 (en) * 2001-02-09 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5088993B2 (ja) 2001-02-16 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4993810B2 (ja) 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG114529A1 (en) * 2001-02-23 2005-09-28 Semiconductor Energy Lab Method of manufacturing a semiconductor device
SG143975A1 (en) 2001-02-28 2008-07-29 Semiconductor Energy Lab Method of manufacturing a semiconductor device
SG179310A1 (en) * 2001-02-28 2012-04-27 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6830994B2 (en) * 2001-03-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a crystallized semiconductor film
JP2002270507A (ja) * 2001-03-14 2002-09-20 Hitachi Cable Ltd 結晶シリコン層の形成方法および結晶シリコン半導体装置
JP4718700B2 (ja) 2001-03-16 2011-07-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7052943B2 (en) 2001-03-16 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6812081B2 (en) * 2001-03-26 2004-11-02 Semiconductor Energy Laboratory Co.,.Ltd. Method of manufacturing semiconductor device
US6855584B2 (en) * 2001-03-29 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2001332496A (ja) * 2001-03-30 2001-11-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2001338877A (ja) * 2001-03-30 2001-12-07 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7253032B2 (en) * 2001-04-20 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Method of flattening a crystallized semiconductor film surface by using a plate
JP4854866B2 (ja) * 2001-04-27 2012-01-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7067416B2 (en) * 2001-08-29 2006-06-27 Micron Technology, Inc. Method of forming a conductive contact
JP4108308B2 (ja) * 2001-09-18 2008-06-25 本田技研工業株式会社 ジェット推進艇の暗証番号解除方法
US7050878B2 (en) * 2001-11-22 2006-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductror fabricating apparatus
JP2003163221A (ja) * 2001-11-28 2003-06-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
CN100508140C (zh) * 2001-11-30 2009-07-01 株式会社半导体能源研究所 用于半导体器件的制造方法
US7133737B2 (en) * 2001-11-30 2006-11-07 Semiconductor Energy Laboratory Co., Ltd. Program for controlling laser apparatus and recording medium for recording program for controlling laser apparatus and capable of being read out by computer
US7214573B2 (en) 2001-12-11 2007-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes patterning sub-islands
JP3992976B2 (ja) 2001-12-21 2007-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4030758B2 (ja) * 2001-12-28 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6727122B2 (en) * 2001-12-29 2004-04-27 Lg. Philips Lcd Co., Ltd. Method of fabricating polysilicon thin film transistor
CN100347820C (zh) * 2002-05-22 2007-11-07 统宝香港控股有限公司 有源矩阵显示器件及其制作
US6908797B2 (en) * 2002-07-09 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP3949027B2 (ja) * 2002-08-06 2007-07-25 富士通株式会社 アナログスイッチ回路
US6861338B2 (en) * 2002-08-22 2005-03-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method of manufacturing the same
KR100930362B1 (ko) 2002-11-04 2009-12-08 엘지디스플레이 주식회사 다결정 실리콘막 형성방법과 이를 포함한박막트랜지스터의 제조방법
JP4115252B2 (ja) * 2002-11-08 2008-07-09 シャープ株式会社 半導体膜およびその製造方法ならびに半導体装置およびその製造方法
US7232715B2 (en) * 2002-11-15 2007-06-19 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating semiconductor film and semiconductor device and laser processing apparatus
US7374976B2 (en) * 2002-11-22 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin film transistor
JP4097521B2 (ja) * 2002-12-27 2008-06-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6929564B2 (en) * 2003-01-08 2005-08-16 Taylor Made Golf Company, Inc. Golf club head
JP4059095B2 (ja) * 2003-02-07 2008-03-12 セイコーエプソン株式会社 相補型薄膜トランジスタ回路、電気光学装置、電子機器
TWI254456B (en) * 2003-06-12 2006-05-01 Ind Tech Res Inst A thermal plate crystallization method
US7282738B2 (en) * 2003-07-18 2007-10-16 Corning Incorporated Fabrication of crystalline materials over substrates
US7071022B2 (en) 2003-07-18 2006-07-04 Corning Incorporated Silicon crystallization using self-assembled monolayers
US6939754B2 (en) * 2003-08-13 2005-09-06 Sharp Laboratories Of America, Inc. Isotropic polycrystalline silicon and method for producing same
US7964925B2 (en) * 2006-10-13 2011-06-21 Hewlett-Packard Development Company, L.P. Photodiode module and apparatus including multiple photodiode modules
US7459379B2 (en) * 2004-03-26 2008-12-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7288480B2 (en) 2004-04-23 2007-10-30 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit and method for manufacturing the same, CPU, memory, electronic card and electronic device
CN101019214A (zh) * 2004-08-05 2007-08-15 加州理工大学 制造结晶硅的方法
US7683373B2 (en) * 2004-10-05 2010-03-23 Samsung Mobile Display Co., Ltd. Thin film transistor and method of fabricating the same
US7365410B2 (en) * 2004-10-29 2008-04-29 Freescale, Semiconductor, Inc. Semiconductor structure having a metallic buffer layer and method for forming
TWI382455B (zh) * 2004-11-04 2013-01-11 Semiconductor Energy Lab 半導體裝置和其製造方法
US7575959B2 (en) * 2004-11-26 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20060197088A1 (en) * 2005-03-07 2006-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US7863660B2 (en) * 2005-05-31 2011-01-04 Sharp Kabushiki Kaisha Photodiode and display device
JP4434080B2 (ja) 2005-06-03 2010-03-17 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
KR100646937B1 (ko) * 2005-08-22 2006-11-23 삼성에스디아이 주식회사 다결정 실리콘 박막트랜지스터 및 그 제조방법
US20070117287A1 (en) * 2005-11-23 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
JP5352081B2 (ja) * 2006-12-20 2013-11-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100839735B1 (ko) 2006-12-29 2008-06-19 삼성에스디아이 주식회사 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시장치
US20080179762A1 (en) * 2007-01-25 2008-07-31 Au Optronics Corporation Layered structure with laser-induced aggregation silicon nano-dots in a silicon-rich dielectric layer, and applications of the same
US7754600B2 (en) 2007-03-01 2010-07-13 Hewlett-Packard Development Company, L.P. Methods of forming nanostructures on metal-silicide crystallites, and resulting structures and devices
TWI521292B (zh) * 2007-07-20 2016-02-11 半導體能源研究所股份有限公司 液晶顯示裝置
KR101329352B1 (ko) * 2007-10-17 2013-11-13 삼성전자주식회사 반도체 장치의 제조방법
JP5436101B2 (ja) * 2008-09-05 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI384534B (zh) * 2009-01-23 2013-02-01 Univ Nat Chiao Tung A Method for Improving the Properties of Lateral Crystalline Layer by Using Metal to Improve Metal
TWI455186B (zh) * 2009-01-23 2014-10-01 Univ Nat Chiao Tung Fabrication of metal - induced crystals by ion implantation
KR101088457B1 (ko) * 2009-04-07 2011-12-01 주식회사 테라세미콘 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조방법
FR2950477A1 (fr) * 2009-09-18 2011-03-25 Commissariat Energie Atomique Procede de preparation d'une couche mince de silicium polycristallin
KR101049802B1 (ko) * 2009-11-20 2011-07-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법, 박막트랜지스터, 그를 구비하는 유기전계발광표시장치 및 그들의 제조방법
US8232148B2 (en) * 2010-03-04 2012-07-31 International Business Machines Corporation Structure and method to make replacement metal gate and contact metal
KR101386271B1 (ko) 2010-12-10 2014-04-18 데이진 가부시키가이샤 반도체 적층체, 반도체 디바이스, 및 그들의 제조 방법
DE102012213077A1 (de) * 2012-07-25 2014-01-30 Robert Bosch Gmbh Verfahren zum Kontaktieren eines Halbleitermaterials mit einer Kontaktlage
US8946062B2 (en) 2012-11-21 2015-02-03 Guardian Industries Corp. Polycrystalline silicon thick films for photovoltaic devices or the like, and methods of making same
KR102048941B1 (ko) 2013-04-12 2020-01-09 삼성디스플레이 주식회사 가요성 기판 및 그 제조 방법, 유기 발광 표시 장치
CN103972050A (zh) * 2014-05-14 2014-08-06 京东方科技集团股份有限公司 多晶硅薄膜、多晶硅薄膜晶体管及阵列基板的制备方法
TWI593024B (zh) * 2015-07-24 2017-07-21 友達光電股份有限公司 薄膜電晶體的製造方法
CN111509061B (zh) * 2020-03-20 2023-10-20 中国科学院宁波材料技术与工程研究所 p型多晶硅薄膜制备方法及其在钝化接触太阳电池中的应用

Family Cites Families (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US28385A (en) * 1860-05-22 Improvement in apparatus for clarifying cane-juice
US28386A (en) * 1860-05-22 Improvement in seed-planters
USRE28385E (en) 1968-03-20 1975-04-08 Method of treating semiconductor devices
US3556880A (en) 1968-04-11 1971-01-19 Rca Corp Method of treating semiconductor devices to improve lifetime
US3783049A (en) * 1971-03-31 1974-01-01 Trw Inc Method of platinum diffusion
US4231809A (en) * 1979-05-25 1980-11-04 Bell Telephone Laboratories, Incorporated Method of removing impurity metals from semiconductor devices
JPS5833822A (ja) * 1981-08-21 1983-02-28 Mitsubishi Electric Corp 半導体基体の製作方法
JPS58130517A (ja) * 1982-01-29 1983-08-04 Hitachi Ltd 単結晶薄膜の製造方法
AT380974B (de) * 1982-04-06 1986-08-11 Shell Austria Verfahren zum gettern von halbleiterbauelementen
JPS58190020A (ja) * 1982-04-30 1983-11-05 Seiko Epson Corp エピタキシヤル成長法
JPS5983993A (ja) * 1982-11-02 1984-05-15 Nec Corp 単結晶半導体層の成長方法
JPS60202952A (ja) * 1984-03-28 1985-10-14 Fujitsu Ltd 半導体装置の製造方法
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
EP0178447B1 (en) * 1984-10-09 1993-02-17 Fujitsu Limited A manufacturing method of an integrated circuit based on semiconductor-on-insulator technology
JPH07105338B2 (ja) * 1985-08-07 1995-11-13 日本電気株式会社 半導体装置の製造方法
US4810673A (en) * 1986-09-18 1989-03-07 Texas Instruments Incorporated Oxide deposition method
US4783379A (en) * 1987-04-17 1988-11-08 Tosoh Smd, Inc. Explosive crystallization in metal/silicon multilayer film
US5225355A (en) * 1988-02-26 1993-07-06 Fujitsu Limited Gettering treatment process
US5010037A (en) * 1988-10-14 1991-04-23 California Institute Of Technology Pinhole-free growth of epitaxial CoSi2 film on Si(111)
JPH02140915A (ja) * 1988-11-22 1990-05-30 Seiko Epson Corp 半導体装置の製造方法
US5075259A (en) * 1989-08-22 1991-12-24 Motorola, Inc. Method for forming semiconductor contacts by electroless plating
DE69125886T2 (de) * 1990-05-29 1997-11-20 Semiconductor Energy Lab Dünnfilmtransistoren
JPH0462976A (ja) * 1990-06-30 1992-02-27 Nippon Seiki Co Ltd 加速度センサの製造方法
GB9014723D0 (en) * 1990-07-03 1990-08-22 Marconi Gec Ltd Crystallisation process
US5147826A (en) 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JP2650003B2 (ja) * 1991-02-14 1997-09-03 信越化学工業株式会社 化学的気相成長法によるシリコン単結晶の製造方法およびその原料クロロシラン類中の超微量元素と製造されたシリコン単結晶中の超微量元素の分別定量方法
JPH0824104B2 (ja) * 1991-03-18 1996-03-06 株式会社半導体エネルギー研究所 半導体材料およびその作製方法
JPH05182923A (ja) * 1991-05-28 1993-07-23 Semiconductor Energy Lab Co Ltd レーザーアニール方法
GB9114018D0 (en) * 1991-06-28 1991-08-14 Philips Electronic Associated Thin-film transistor manufacture
JPH05109737A (ja) * 1991-10-18 1993-04-30 Casio Comput Co Ltd 薄膜トランジスタの製造方法
US5244819A (en) * 1991-10-22 1993-09-14 Honeywell Inc. Method to getter contamination in semiconductor devices
JP2865925B2 (ja) * 1992-01-16 1999-03-08 太陽誘電株式会社 誘電体磁器組成物の製造方法
US5485019A (en) * 1992-02-05 1996-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JP3204735B2 (ja) * 1992-06-01 2001-09-04 株式会社東芝 水素化アモルファスシリコン薄膜トランジスタの製造方法
US5288662A (en) * 1992-06-15 1994-02-22 Air Products And Chemicals, Inc. Low ozone depleting organic chlorides for use during silicon oxidation and furnace tube cleaning
US5300187A (en) * 1992-09-03 1994-04-05 Motorola, Inc. Method of removing contaminants
US5604360A (en) * 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
JP2534189B2 (ja) * 1993-01-29 1996-09-11 株式会社フジクラ 切換分岐盤
US5843225A (en) * 1993-02-03 1998-12-01 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor and process for fabricating semiconductor device
JP3497198B2 (ja) 1993-02-03 2004-02-16 株式会社半導体エネルギー研究所 半導体装置および薄膜トランジスタの作製方法
JPH06296023A (ja) * 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
EP1119053B1 (en) * 1993-02-15 2011-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating TFT semiconductor device
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
US5624851A (en) * 1993-03-12 1997-04-29 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device in which one portion of an amorphous silicon film is thermally crystallized and another portion is laser crystallized
CN1095204C (zh) * 1993-03-12 2002-11-27 株式会社半导体能源研究所 半导体器件和晶体管
TW241377B (ko) * 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
JP3193803B2 (ja) * 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
TW278219B (ko) * 1993-03-12 1996-06-11 Handotai Energy Kenkyusho Kk
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
JP2847031B2 (ja) * 1993-05-03 1999-01-13 現代電子産業株式会社 半導体素子の配線製造方法
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5488000A (en) * 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
US5663077A (en) * 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
US5529937A (en) * 1993-07-27 1996-06-25 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating thin film transistor
US5492843A (en) * 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
JP2975973B2 (ja) * 1993-08-10 1999-11-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2762215B2 (ja) * 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JP2814049B2 (ja) * 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH07335904A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜半導体集積回路
TW264575B (ko) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3562590B2 (ja) * 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法
US5612250A (en) * 1993-12-01 1997-03-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a catalyst
US5654203A (en) * 1993-12-02 1997-08-05 Semiconductor Energy Laboratory, Co., Ltd. Method for manufacturing a thin film transistor using catalyst elements to promote crystallization
JP2860869B2 (ja) * 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR100319332B1 (ko) * 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3378078B2 (ja) * 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3072000B2 (ja) * 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5426061A (en) * 1994-09-06 1995-06-20 Midwest Research Institute Impurity gettering in semiconductors
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3942651B2 (ja) * 1994-10-07 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3486240B2 (ja) * 1994-10-20 2004-01-13 株式会社半導体エネルギー研究所 半導体装置
US5756364A (en) * 1994-11-29 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Laser processing method of semiconductor device using a catalyst
TW448584B (en) * 1995-03-27 2001-08-01 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same
JP4318768B2 (ja) * 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法

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