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KR100376372B1 - 반도체장치 및 그의 제작방법 - Google Patents

반도체장치 및 그의 제작방법 Download PDF

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KR100376372B1
KR100376372B1 KR1019990022461A KR19990022461A KR100376372B1 KR 100376372 B1 KR100376372 B1 KR 100376372B1 KR 1019990022461 A KR1019990022461 A KR 1019990022461A KR 19990022461 A KR19990022461 A KR 19990022461A KR 100376372 B1 KR100376372 B1 KR 100376372B1
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KR
South Korea
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pair
impurity regions
island
region
type impurity
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KR1019990022461A
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Inventor
야마자키순페이
장홍용
다케무라야스히코
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

본 발명은, 박막트랜지스터에 있어서 그의 신뢰성 및 생산수율을 향상시키기 위해 결정성장 방향의 제어를 행하는 것을 목적으로 하는 것으로, 본 발명은, 절연표면상에 형성되고, 결정성 규소를 포함하는 섬형상 반도체영역과, 그 섬형상 반도체영역에 형성된 제1 및 제2 불순물영역과, 그 제1 및 제2 불순물영역 사이에 형성된 채널영역과, 게이트 절연막을 사이에 두고 상기 채널영역에 인접하여 형성된 게이트 전극과, 상기 제1 및 제2 불순물영역들중 적어도 하나에 형성되고, 규소의 결정화를 조장할 수 있는 물질이 첨가된 물질첨가영역을 포함하고, 여기서, 상기 물질첨가영역으로부터 결정성장이 진행하여 상기 제1 및 제2 불순물영역의 일 부분에서 끝나는 것을 특징으로 하는 반도체장치이다.

Description

반도체장치 및 그의 제작방법{A semiconductor device and method of manufacturing the same}
본 발명은 박막형상의 절연게이트형 전계효과 트랜지스터(박막트랜지스터 또는 TFT)와 같은 반도체장치 및 그의 제작방법에 관한 것이다.
종래, 박막형상의 절연게이트형 전계효과 트랜지스터(TFT)와 같은 박막 장치에 사용되는 결정성 반도체박막은 플라즈마 CVD법이나 열 CVD법에 의해 형성된 비정질 규소막을 전기로와 같은 장치에서 600℃ 이상의 온도로 결정화시켜 제작되었다.
그러나, 이러한 종래의 방법은 많은 문제점을 가지고 있다. 최대의 문제점은, 얻어진 결정성 규소막이 다결정이고 입계의 제어가 어려워 양호한 제품을 얻는 것이 어렵고, 또한, 그의 특성이 불균일하여 신뢰성과 생산수율이 그다지 높지 않다는 것이었다. 즉, 종래의 열처리에 의해 얻어진 규소 결정은 모두 불규칙하게 성장하기 때문에, 그의 결정성장의 방향을 제어하는 것이 거의 불가능하였다.
따라서, 본 발명은 그러한 문제점을 감안하여 된 것으로, 결정성장의 제어를 행하는 것을 과제로 한다.
본 발명은, 비정질 상태 또는 실질적으로 비정질 상태라고 말할 수 있는 난잡한 결정상태(예를 들어, 양호한 결정성을 갖는 부분과 비정질 부분이 혼재(混在)하여 있는 상태)에 있는 규소막상에 게이트 전극을 형성하고, 이 게이트 전극을 마스크로 하여 규소막에 불순물영역을 형성하고, 니켈, 철, 코발트, 백금, 팔라듐중 적어도 하나를 함유하는 영역을 불순물영역의 일부에 밀착하여 형성하고, 전체를 어닐하여, 니켈을 함유하는 영역을 출발점으로 하여 규소막을 결정화시키는 것에 의해, 결정성장을 제어하고, 높은 신뢰성과 높은 생산수율을 갖는 TFT를 얻는 것을 특징으로 한다.
특히, 본 발명은, 소스와 드레인의 결정화를 활성층(채널형성영역)의 결정화와 동시에 진행시킴으로써, 소스 및 드레인과 활성층 사이의 입계를 실질적으로 제거하여, 양호한 특성을 얻을 수 있게 한다.
종래의 규소막의 결정성장방법으로서는, 결정성의 섬형상 막을 핵으로 하거나 이것을 종(種)결정으로 하여 고상(固相) 에피택셜성장시키는 방법이 제안되어 있다(예를 들어, 일본국 공개특허공고 평1-214110호 등). 그러나, 비록 결정핵이 존재하여 있어도, 다른 장소로부터의 결정성장을 억제하는 것은 어려웠다. 즉, 결정성장을 위한 어닐온도가 충분히 결정핵을 발생하기에 적당한 온도이기 때문에, 예기치 않은 장소로부터 결정성장이 개시되는 일이 종종 발생하였다.
본 발명자는, 니켈, 코발트, 철, 백금, 팔라듐이 규소와 쉽게 결합하고, 이들이 핵으로 되어 결정성장한다는 것을 알았다. 본 발명자는, 특히 니켈은 용이하게 규화니켈(화학식 NiSix, 0.4≤x≤2.5)로 되고, 규화니켈의 격자정수가 규소결정의 것에 가깝다는 것을 알아내어, 규화니켈을 핵으로 하여 규소결정을 성장시키는 방법을 고안해 내었다. 실제로는, 종래의 결정화 온도에 비하여 20℃∼150℃ 만큼 결정성장 온도를 저하시킬 수 있었다. 이 온도에서는 순수한 규소막에 결정핵이 발생하지 않기 때문에, 예기치 않은 장소로부터 결정성장이 일어나는 일은 없다. 결정핵으로부터의 결정성장은 종래와 같은 매카니즘에 의한 것으로 추측되고, 결정핵이 자연적으로 발생하지 않는 온도(바람직하게는, 580℃ 이하)에서는, 온도가 높을수록 결정화의 진행속도는 빠르게 된다고 생각된다. 동일한 효과가 철(Fe), 코발트(Co), 백금(Pt) 및 팔라듐(Pd)에서도 확인되었다.
본 발명에서는, 니켈, 철, 코발트, 백금, 팔라듐의 단체(單體) 또는 그들의 규화물, 초산염, 질산염 및 다른 유기산염을 함유하는 막 등을 박막트랜지스터의 불순물영역에 밀착시키고, 이것을 출발점으로 하여 결정 규소의 영역을 확장시킨다. 그런데, 상기한 물질을 함유하는 재료로서는 산화물은 바람직하지 않다. 이것은, 산화물이 안정한 화합물이고, 결정핵이 되는 규화물이 생성되지 않기 때문이다.
이와 같이 특정한 장소로부터 확장한 결정 규소는, 결정성의 연속성이 좋고, 단결정에 가까운 구조를 가진다. 또한, 결정화의 출발재료로서의 비정질 규소막은 수소농도가 적을수록 양호한 결과가 얻어진다. 그러나, 결정화의 진행에 따라 수소가 방출되기 때문에, 얻어진 규소막중의 수소농도와 출발재료인 비정질 규소막의 수소농도와의 사이에는 명확한 상관관계가 보이지 않는다. 본 발명에 의한 결정 규소중의 수소농도는 전형적으로는 1×1015원자·cm-3, 즉, 0.01 원자% 이상, 5 원자% 이하이었다.
본 발명에서는, 니켈, 철, 코발트, 백금, 팔라듐 등의 중금속재료를 사용하였으나, 이들 재료 자체는 반도체재료로서의 규소에 적합하지 않다. 따라서, 이들이 과잉으로 함유되어 있으면 이들을 제거하는 것이 필요하다. 본 발명자의 연구결과, 니켈은, 염화수소, 각종 염화메탄(CH3Cl 등), 각종 염화에탄(C2H3Cl3등), 각종 염화에틸렌(C2HCl3등)의 분위기중에서 400∼650℃로 어닐함으로써 충분히 제거될 수 있다는 것을 알았다. 또한, 본 발명에 의한 규소막중의 니켈, 철, 코발트,백금, 또는 팔라듐의 농도는 1×1015cm-3∼1 원자%인 것이 바람직하고, 니켈, 철, 코발트, 백금 및 팔라듐의 최소 농도는 SIMS(이차이온질량분석법)의 측정값으로 1×1015cm-3∼1×1019cm-3인 것이 바람직하다는 것을 알았다. 이 범위보다 낮은 농도에서는 결정화가 충분히 진행하지 않고, 반대로, 이 범위보다 높은 농도에서는 특성과 신뢰성이 열화(劣化)한다.
니켈, 철, 코발트, 백금 또는 팔라듐의 막을 형성하기 위해 각종 물리적 및 화학적 방법이 사용될 수 있다. 그 방법으로는, 예를 들어, 진공증착법, 스퍼터링법, CVD법과 같은, 진공장치를 필요로 하는 방법과, 스핀 코팅법, 딥(dip)법(도포법), 닥터 블레이드법, 스크린 인쇄법, 스프레이 열분해법과 같은, 공기중에서 행해질 수 있는 방법이 있다.
스핀 코팅법과 딥법은 특별한 장치를 요하지 않지만, 이들 방법은 균질한 막 두께를 가지는 막의 형성과, 농도의 미세한 제어를 가능케 한다. 이들 수단에 사용되는 용액으로서는, 물, 각종 알코올(저급 및 고급) 및 석유류(포화 탄화수소 또는 불포화 탄화수소)에 용해 또는 분산된 니켈, 철, 코발트, 백금 또는 팔라듐의 초산염, 질산염 또는 각종 카르복실산염 또는 다른 유기산염이 사용될 수 있다.
그러나, 그러한 경우, 이들 염에 함유된 산소와 탄소가 규소막내로 확산하여, 반도체 특성을 저하시킬 수 있는 가능성이 있다. 그러나, 열평형법과 시차열분석에 의한 조사결과, 이들은 450℃ 이하의 온도의 적당한 분위기에서 산화물 또는 단체로 분해되고, 그후로는 규소막중으로 확산하지 않는다는 것이 확인되었다.초산염 및 질산염과 같은 물질은 질소분위기와 같은 환원분위기중에서 가열되는 경우, 400℃ 이하에서 분해되고 금속 단체로 되었다. 마찬가지로, 이들이 산소분위기에서 가열되는 경우에는, 초기에는 산화물이 생성되지만, 최종에는, 보다 높은 온도에서 산소가 빠져나감에 따라 금속 단체로 되었다.
도 1(A)∼(C)는 본 발명의 제1 실시예의 제작공정을 나타내는 단면도.
도 2(A)∼(D)는 본 발명의 제2 실시예의 제작공정을 나타내는 단면도.
도 3(A)∼(D)는 본 발명의 제3 실시예의 제작공정을 나타내는 단면도.
도 4(A)∼(D)는 본 발명의 제4 실시예의 제작공정을 나타내는 단면도.
도 5는 제4 실시예의 결정 규소중의 니켈 농도를 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명
10: 기판 11: 하지 산화규소막 12: 섬형상 규소영역
13: 산화규소막 14: 게이트 배선·전극 15: 양극산화물
16A, 16B: 불순물영역 17A, 17B: 규화니켈막 18: 층간절연물
19A, 19B: 배선·전극
제1 실시예
기판(코닝 7059)(10)상에 두께 2000 Å의 하지(下地) 산화규소막(11)을 플라즈마 CVD법에 의해 형성한 다음, 그 위에 플라즈마 CVD법 또는 감압 CVD법에 의해 두께 200∼3000 Å, 바람직하게는 500∼1500 Å의 비정질 규소막을 형성하였다. 이 비정질 규소막은 350∼450℃의 온도에서 0.1∼2시간 어닐함으로써 탈수소화하여 그 막내의 수소농도를 5 원자% 이하로 낮춤으로써 쉽게 결정화될 수 있었다. 그후, 이것을 패터닝하여, 섬형상 규소영역(12)을 형성하였다. 그 다음, RF 플라즈마 CVD법, ECR 플라즈마 CVD법 또는 스퍼터링법에 의해, 게이트 절연막으로서 기능하는 두께 500∼1500 Å의 산화규소막(13)을 형성하였다. 플라즈마 CVD법이 채택된 경우에는, 원료가스로서 TEOS(테트라에폭시실란)과 산소를 사용함으로써 좋은 결과를 얻을 수 있었다. 그후, 1%의 규소를 함유하는 탄탈막(두께 5000 Å)을 스퍼터링법에 의해 퇴적하고, 이것을 패터닝하여, 게이트 배선·전극(14)을 형성하였다. 게이트 전극의 재료로서는, 티탄, 규소, 크롬 또는 알루미늄이 사용될 수도 있다.
그 다음, 3% 주석산의 에틸렌 글리콜 용액에 기판을 담그고, 백금을 음극으로 그리고 탄탈 배선을 양극으로 하여 그들 사이에 전류를 흐르게 함으로써 양극산화를 행하였다. 처음에는 전압이 2 V/분으로 상승하도록 전류를 인가하고, 220 V에 도달한 때 전압을 일정하게 하고, 전류가 10 μA/m2이하로 감소되었을 때 전류를 정지시켰다. 그 결과, 두께 2000 Å의 양극산화물(산화탄탈)(15)이 형성되었다. 마찬가지로, 게이트 전극으로서 티탄, 알루미늄 또는 규소를 사용한 경우에는, 양극산화물로서 산화티탄, 산화알루미늄 또는 산화규소가 얻어질 수 있다.(도 1(A))
다음에, 플라즈마 도핑법에 의해 불순물을 도입하였다. 도핑 가스로서는, N형 TFT에 대해서는 포스핀(PH3)을 사용하고, P형 TFT에 대해서는 디보란(B2H6)을 사용하였다. 도면에는 N형 TFT가 나타내어져 있다. 가속전압은 포스핀의 경우 80 keV이고, 디보란의 경우에는 65 keV이었다. 그리하여, 불순물영역(16A, 16B)이 형성되었다. 이때, 불순물영역과 게이트 전극은 도면에서 보여지는 바와 같이 오프셋(offset) 상태로 되어 있다. 다음, 불순물영역상의 산화규소막(13)에 구멍을 형성하고, 그 구멍을 통하여 불순물영역에 밀착하도록 규화니켈막(또는 니켈막)(17A, 17B)을 형성하였다. 그후, 질소분위기중에서 550℃로 4시간 어닐을 행하여, 불순물영역(16A, 16B)과 다른 반도체영역을 결정화시켰다.(도 1(B))
마지막으로, 통상의 TFT의 제작방법과 같은 방법으로, 층간절연물(18)로서 두께 5000 Å의 산화규소막을 퇴적하고, 그 층간절연물에 콘택트 홀을 형성하여 소스 및 드레인영역에 배선·전극(19A, 19B)을 형성하였다. 배선·전극의 재료로서는, 알루미늄, 티탄, 질화티탄 또는 그들의 다층막이 적당하다. 본 실시예에서는, 질화티탄(두께 1000 Å)과 알루미늄(두께 5000 Å)의 다층막이 사용되었다.(도 1(C))
상기한 공정을 통해 TFT(도면에서는 N채널형)가 제작되었다. 얻어진 TFT의 전계효과 이동도는 N채널형에서 40∼60 cm2/Vs이고, P채널형에서는 30∼50 cm2/Vs이었다. 또한, 게이트와 드레인 사이에 17∼25 V의 전압을 48시간 인가한 때라도, 스레시홀드 전압, 전계효과 이동도 및 서브스레시홀드 특성은 거의 변하지 않았고, 높은 신뢰성이 얻어질 수 있었다. 이것은, 소스영역, 드레인영역 및 채널형성영역(게이트 전극 아래의 반도체영역)이 동시에 결정화되었고, 그들이 결정화 방향이 같기 때문이다.
제2 실시예
기판(코닝 7059)(20)상에 두께 2000 Å의 하지 산화규소막(21)을 플라즈마 CVD법에 의해 형성한 다음, 그 위에 두께 200∼3000 Å, 바람직하게는 500∼1500 Å의 비정질 규소막을 플라즈마 CVD법 또는 감압 CVD법에 의해 형성하였다. 이 비정질 규소막은 350∼450℃의 온도에서 0.1∼2시간 어닐함으로써 탈수소화하여 막내의 수소 농도를 5 원자% 이하로 낮춤으로써 쉽게 결정화될 수 있었다. 그 다음, 이 막을 패터닝하여, 섬형상 규소영역(23)을 형성하였다. 그후, RF 플라즈마 CVD법, ECR 플라즈마 CVD법 또는 스퍼터링법에 의해, 게이트 절연막으로서 기능하는두께 500∼1500 Å의 산화규소막(24)을 형성하였다. 플라즈마 CVD법이 채택된 경우에는, 원료가스로서 TEOS(테트라에톡시실란)과 산소를 사용함으로써 좋은 결과를 얻을 수 있었다. 그 다음, 1%∼5%의 인을 함유하는 다결정 규소막(두께 5000 Å)을 LPCVD법에 의해 퇴적하고, 이것을 패터닝하여, 게이트 배선·전극(25A, 25B)을 형성하였다.(도 2(A))
그후, 이온 도핑법에 의해 불순물을 확산시켜, N형 불순물영역(26A)과 P형 불순물영역(26B)을 형성하였다. 이때, 예를 들어, N형 불순물로서 인(도핑가스는 포스핀(PH3))을 사용하여, 60∼110 kV, 예를 들어, 80 kV의 가속전압으로 전체 표면에 도핑을 행하고, 다음에, 포토레지스트에 의해 N채널형 TFT의 영역을 덮고, P형 불순물로서 예를 들어 붕소(도핑 가스는 디보란(B2H6))를 사용하여, 40∼80 kV, 예를 들어, 65 kV의 가속전압으로 전체 표면에 도핑하면 된다.
그 다음, 불순물영역상의 산화규소막(24)에 구멍을 형성하고, 이 구멍을 통하여 불순물영역(26A, 26B)에 밀착하도록 두께 200∼1000 Å, 예를 들어, 300 Å의 규화니켈막(또는 니켈막)(27A, 27B)을 형성하였다. 그후, 질소분위기중에서 550℃로 4시간 어닐하여, 불순물영역(26A, 26B)과 다른 반도체영역을 결정화시켰다. 이때, 결정성장은 섬형상 반도체영역의 양끝으로부터 진행하여, 그 영역의 중간쯤에서 끝난다. 따라서, 채널형성영역에는 결정입계가 생성되지 않고, TFT의 특성에 악영향은 없었다.(도 2(B))
또는, 도 2(C)에 나타낸 바와 같이, 섬형상 반도체영역의 중간에규화니켈막(27C)이 제공될 수도 있다. 이 경우에는, 결정화가 중앙으로부터 양끝쪽으로 진행한다.
마지막으로, 통상의 TFT의 제작방법과 같은 방법으로, 층간절연물(28)로서 두께 5000 Å의 산화규소막을 퇴적하고, 이 층간절연물에 콘택트 홀을 형성하여, 소스 및 드레인영역에 배선·전극(29A, 29B, 29C)을 형성하였다. 배선·전극의 재료로서는, 알루미늄, 티탄, 질화티탄 또는 그들의 다층막이 적당하다. 본 실시예에서는 질화티탄(두께 1000 Å)과 알루미늄(두께 5000 Å)의 다층막이 사용되었다.(도 2(D))
상기한 공정에 의해 CMOS형 TFT가 제작되었다. 그 다음, 이렇게 하여 제작된 CMOS 회로를 사용하여 시프트 레지스터를 제작하여, 그의 동작특성을 조사한 결과, 드레인 전압이 15 V일 때 최고 동작주파수는 11 MHz이고, 드레인 전압이 17 V일 때 최고 동작주파수는 18 MHz이었다.
제3 실시예
본 실시예는, 제1 실시예의 공정에서와 같이 가열에 의해 결정화한 다음, 레이저 비임의 조사(照射)에 의해 어닐함으로써 반도체영역의 결정성을 더욱 향상시키는 예이다.
그 제작공정을 도 3을 참조하여 아래에 설명한다. 먼저, 기판(코닝 7059)(30)상에 두께 2000 Å의 하지 산화규소막(31)을 플라즈마 CVD법에 의해 형성한 다음, 두께 200∼3000 Å, 바람직하게는 500∼1500 Å의 비정질 규소막을 플라즈마 CVD법 또는 감압 CVD법에 의해 형성하였다. 이 비정질 규소막은 350∼450℃에서 0.1∼2시간 어닐함으로써 탈수소화하여 막내의 수소 농도를 5 원자% 이하로 감소시킴으로써 쉽게 결정화될 수 있었다. 그 다음, 이것은 패터닝하여, 섬형상 규소영역(32)을 형성하였다. 그후, RF 플라즈마 CVD법, ECR 플라즈마 CVD법, 또는 스퍼터링법에 의해, 게이트 절연막으로서 기능하는 두께 500∼1500 Å의 산화규소막(33)을 형성하였다. 플라즈마 CVD법이 채택된 경우에는, 원료가스로서 TEOS(테트라에톡시실란)과 산소를 사용함으로써 좋은 결과가 얻어질 수 있었다.
그 다음, 1% 규소를 함유하는 탄탈막(두께 5000 Å)을 스퍼터링법에 의해 퇴적하고, 이것을 패터닝하여, 게이트 배선·전극(34)을 형성하였다. 게이트 전극의 재료로서는, 티탄, 규소, 크롬, 알루미늄이 사용될 수도 있다.
그후, 3% 주석산의 에틸렌 글리콜 용액에 기판을 담그고, 백금을 음극으로 그리고 탄탈 배선을 양극으로 하여, 그들 사이에 전류를 흐르게 함으로써 양극산화를 행하였다. 처음에는 전압이 2 V/분으로 상승하도록 전류를 인가하고, 220 V에 도달한 때 전압을 일정하게 하고, 전류가 10 μA/m2이하로 감소되었을 때 전류를 정지시켰다. 그 결과, 두께 2000 Å의 양극산화물(산화탄탈)(35)이 형성되었다. 마찬가지로, 게이트 전극으로서 티탄, 알루미늄 또는 규소를 사용한 경우에는, 양극산화물로서 산화티탄, 산화알루미늄 또는 산화규소가 얻어질 수 있다.(도 3(A))
다음에, 플라즈마 도핑법에 의해 불순물을 도입하였다. 도핑 가스로서는, N형 TFT에 대해서는 포스핀(PH3)을 사용하고, P형 TFT에 대해서는 디보란(B2H6)을 사용하였다. 도면에는 N형 TFT가 나타내어져 있다. 가속전압은 포스핀의 경우 80 keV이고, 디보란의 경우에는 65 keV이었다. 그리하여, 불순물영역(36A, 36B)이 형성되었다. 이때, 불순물영역과 게이트 전극은 도면에서 보여지는 바와 같이 오프셋 상태로 되어 있다. 그 다음, 불순물영역상의 산화규소막(33)에 구멍을 형성하고, 그 구멍을 통하여 불순물영역에 밀착하도록 규화니켈막(또는 니켈막)(37A, 37B)을 형성하였다. 그후, 질소분위기중에서 550℃로 4시간 어닐을 행하여, 불순물영역(36A, 36B)과 다른 반도체영역을 결정화시켰다.(도 3(B))
다음에, KrF 엑시머 레이저(파장 248 nm, 펄스폭 20 nsec)(30)를 조사함으로써 결정화를 조장하였다. 이때, 레이저 비임의 에너지밀도를 200∼400 mJ/cm2, 예를 들어, 250 mJ/cm2으로 하여 레이저 비임을 2 쇼트(shot)로 조사하였다. 또한, 이때 레이저 비임 조사의 효과를 높이기 위해 기판을 300℃까지 가열하면서 레이저 비임을 조사하였다. 기판을 200∼450℃의 온도까지 가열하여도 좋다.
레이저 비임으로서는, XeCl(파장 308 nm), ArF(파장 193 nm) 등의 레이저가 사용될 수도 있다. 또한, 레이저 비임 대신에, 레이저 비임과 동등한 강광(强光)을 조사할 수도 있다. 규소막을 선택적으로 가열할 수 있게 하기 때문에, 단시간 적외광을 조사하여 행하는 RTA(급속열어닐)이 특히 유용하다.(도 3(C))
그리하여, 양호한 결정성을 갖는 규소막이 얻어질 수 있다. 그러한 처리의 결과로, 열어닐에 의해 결정화된 영역은 결정성이 향상된 규소막이 된다. 투과형 전자현미경으로의 관찰에 의하면, 본 발명의 결정화 방법후에 레이저가 조사된 영역에서는 동일 방향의 비교적 큰 결정이 관찰되었다.
마지막으로, 통상의 TFT의 제작방법과 같은 방법으로, 층간절연물(38)로서 두께 5000 Å의 산화규소막을 퇴적하고, 그 층간절연물에 콘택트 홀을 형성하여, 소스 및 드레인영역에 배선·전극(39A, 39B)을 형성하였다. 배선·전극의 재료로서는, 알루미늄, 티탄, 질화티탄 또는 그들의 다층막이 적당하다. 본 실시예에서는, 질화티탄(두께 1000 Å)과 알루미늄(두께 5000 Å)의 다층막이 사용되었다. 상기한 공정에 의해 TFT(도면에서는 N채널형)가 제작되었다.(도 3(D))
제4 실시예
본 실시예는, 결정화를 촉진시키는 촉매원소를 함유하는 용액에 의해 비정질 규소막에 촉매원소를 도입시키는 예이다.
그 제작공정을 도 4를 참조하여 아래에 설명한다. 먼저, 예를 들어 10 cm2의 기판(코닝 7059)(40)상에 두께 2000 Å의 하지 산화규소막(41)을 플라즈마 CVD법에 의해 형성한 다음, 그 위에 두께 200∼3000 Å, 바람직하게는 500∼1500 Å의 비정질 규소막을 플라즈마 CVD법 또는 감압 CVD법에 의해 형성하였다. 이 비정질 규소막은 350∼450℃에서 0.1∼2시간 어닐함으로써 탈수소화하여 막내의 수소 농도를 5 원자% 이하로 낮춤으로써 쉽게 결정화될 수 있었다. 그 다음, 이것은 패터닝하여, 섬형상 규소영역(42)을 형성하였다.
그 다음, RF 플라즈마 CVD법, ECR 플라즈마 CVD법 또는 스퍼터링법에 의해,게이트 절연막으로서 기능하는 두께 500∼1500 Å의 산화규소막(43)을 형성하였다. 플라즈마 CVD법이 채용된 경우에는, 원료가스로서 TEOS(테트라에톡시실란)과 산소를 사용함으로써 좋은 결과가 얻어질 수 있었다. 그후, 1%의 규소를 함유하는 탄탈막(두께 5000 Å)을 스퍼터링법에 의해 퇴적하고, 이것을 패터닝하여 게이트 배선·전극(44)을 형성하였다. 게이트 전극의 재료로서, 티탄, 규소, 크롬 또는 알루미늄이 사용될 수도 있다.
그 다음, 3% 주석산의 에틸렌 글리콜 용액에 기판을 담그고, 백금을 음극으로 그리고 탄탈 배선을 양극으로 하여, 그들 사이에 전류를 흐르게 함으로써 양극산화를 행하였다. 처음에는 전압이 2 V/분으로 상승하도록 전류를 인가하고, 220 V에 도달한 때 전압을 일정하게 하고, 전류가 10 μA/m2이하로 감소되었을 때 전류를 정지시켰다. 그 결과, 두께 2000 Å의 양극산화물(산화탄탈)(45)이 형성되었다. 마찬가지로, 게이트 전극으로서 티탄, 알루미늄 또는 규소를 사용한 경우에는, 양극산화물로서 산화티탄, 산화알루미늄 또는 산화규소가 얻어질 수 있다.(도 4(A))
다음에, 플라즈마 도핑법에 의해 불순물을 도입하였다. 도핑 가스로서는, N형 TFT에 대해서는 포스핀(PH3)을 사용하고, P형 TFT에 대해서는 디보란(B2H6)을 사용하였다. 도면에는 N형 TFT가 나타내어져 있다. 가속전압은 포스핀의 경우 80 keV이고, 디보란의 경우에는 65 keV이었다. 그리하여, 불순물영역(46A, 46B)이 형성되었다. 이때, 불순물영역과 게이트 전극은 도면에서 보여지는 바와 같이 오프셋 상태로 되어 있다.(도 4(B))
그 다음, 불순물영역상의 산화규소막(43)에 구멍을 형성하였다. 그후, 산소분위기중에서 5분간 자외선을 조사함으로써 얇은 산화규소막(51)을 형성하였다. 이 산화규소막(51)의 두께는 20∼50 Å 정도인 것으로 추정되었다.
이 산화규소막은 후의 공정에서 도포되는 용액의 습윤성을 향상시키기 위해 형성되었다. 이 상태에서, 100 ppm(중량환산으로)의 니켈이 첨가된 초산염 용액을 본 실시예에서는 10 cm2의 기판에 5 ml 적하(滴下)하였다. 이때, 스피너(41)에 의해 50 rpm으로 10초간 스핀 코팅함으로써 기판의 전체 표면에 균일한 수막(水膜)(52)이 형성되었다. 다음, 이 상태를 5분간 유지한 후, 스피너(41)를 사용하여 2000 rpm으로 60초간 스핀 건조시켰다. 한편, 스피너를 0∼150 rpm으로 회전시키면서 그 스피너상에 기판을 유지시킬 수도 있다.(도 4(C))
도 4(C)는 하나의 TFT만이 제공된 기판이 스피너(41)상에 배치된 것처럼 나타내어져 있으나, 실제로는 많은 수의 TFT가 기판(40)상에 형성되어 있다.
그 다음, 질소분위기중에서 550℃로 4시간 열처리함으로써 비정질 규소막, 즉, 섬형상 규소영역(42)을 결정화시켰다. 이때, 니켈이 도입된 영역(산화규소막(51)과 접하는 영역)으로부터 니켈이 도입되지 않은 영역으로 수평방향으로 결정이 성장하였다.
제3 실시예에서 설명된 막을 얻기 위해 레이저 또는 동등한 강광을 조사함으로써 결정성 규소막의 결정성을 향상시키는 것이 효과적이다. 그 규소막내의 니켈농도가 제3 실시예에서는 비교적 높기 때문에, 규소막내의 니켈이 석출하고, 약 0.1∼10 마이크론의 규화니켈 입자가 레이저 조사에 의해 규소막내에 형성되어, 막의 모오폴로지(morphology)를 나쁘게 하였다. 그러나, 본 실시예에서는 니켈 농도를 제3 실시예보다 많이 감소시킬 수 있기 때문에, 규화니켈의 석출이 없고, 레이저 조사에 의해 막이 거칠게 되는 것이 방지될 수 있었다.
도 5는, 결정화 공정 종료후 부호 50으로 나타낸 영역의 니켈 농도를 SIMS(이차이온질량분석법)로 조사한 결과를 보여준다. 이 영역은, 니켈이 직접 도입된 영역으로부터의 결정성장에 의해 결정화된 영역이고, TFT의 채널형성영역으로 기능한다. 니켈이 직접 도입된 영역의 니켈 농도는 도 5에 나타내어진 농도 분포보다 1 자리수 만큼 더 높은 농도를 보인다는 것이 확인되었다. 즉, 채널형성영역의 니켈 농도는, 도 5에 나타내어진 바와 같이, 완성후의 TFT의 소스/드레인영역의 니켈 농도에 비하여 1 자리수 이상 만큼 적다는 것이 확인되었다.
도 5에 나타낸 니켈 농도는 용액내의 니켈 농도를 제어함으로써 제어될 수 있다. 본 실시예에서는 용액내의 니켈 농도가 100 ppm이었지만, 10 ppm의 니켈 농도로도 결정화하는 것이 가능하다는 것이 밝혀졌다. 이 경우, 도 5에 나타낸 니켈 농도는 1 자리수 만큼 더 감소될 수 있다. 그러나, 용액내의 니켈 농도가 감소되는 경우, 니켈이 도입된 영역으로부터 수평방향으로의 결정성장의 거리가 짧아진다는 문제가 발생한다.
마지막으로, 통상의 TFT의 제작방법과 같은 방법으로, 층간절연물(48)로 기능하는 두께 5000 Å의 산화규소막을 퇴적하고, 이 층간절연물에 콘택트 홀을 형성하여, 소스 및 드레인영역에 배선·전극(49A, 49B)을 형성하였다. 배선·전극의 재료로서는, 알루미늄, 티탄, 질화티탄 또는 그들의 다층막이 적당하다. 본 실시예에서는 질화티탄(두께 1000 Å)과 알루미늄(두께 5000 Å)의 다층막이 사용되었다.(도 4(D))
본 실시예에서는 촉매원소를 함유하는 용액으로서 초산염 용액이 사용되었지만, 수용액, 유기용매 용액 등을 사용할 수도 있다. 여기서, 촉매원소는 화합물로서가 아니라, 분산된 물질로서 함유될 수도 있다.
촉매원소를 함유하는 용매로서는, 극성 용매인 물, 알코올, 산, 암모니아로부터 선택된 하나의 용매가 사용될 수 있다.
니켈이 촉매로서 사용되고 극성 용매에 함유되는 경우, 그 니켈은 니켈화합물로서 도입된다. 니켈화합물로서는, 취화니켈, 초산니켈, 수산니켈, 탄산니켈, 염화니켈,, 옥화니켈, 질산니켈, 황산니켈, 개미산니켈, 니켈 아세틸아세토네이트, 4-시클로헥실 낙산 니켈, 산화니켈 및 수산화니켈로부터 선택된 하나의 화합물이 대표적으로 사용된다.
용매로서는, 무극성 용매인 벤젠, 톨루엔, 크실렌, 사염화탄소, 클로로포름, 에테르로부터 선택된 하나가 사용될 수도 있다. 이 경우, 니켈은 니켈화합물로서 도입된다. 니켈화합물로서는, 니켈 아세틸아세토네이트 및 2-에틸핵산산 니켈로부터 선택된 하나의 화합물이 대표적으로 사용된다.
또한, 피(被)도포면에 대한 밀착성을 향상시키고 그 면의 흡착성을 제어하기 위해, 촉매원소를 함유하는 용액에 계면활성제를 첨가하는 것이 유용하다. 피도포면에 미리 계면활성제를 도포할 수 있다. 촉매원소로서 니켈이 사용되는 경우, 니켈 단체(單體)를 산으로 용해시켜 용액으로 하여야 한다.
촉매원소로서의 니켈이 완전히 용해된 용액을 사용하는 경우를 설명하였지만, 니켈을 완전히 용해함이 없이 니켈 단체 또는 니켈화합물로 이루어진 분말을 분산매에 균질하게 분산시킨 에멀젼과 같은 재료를 사용할 수도 있다. 그러한 용액으로서는, 도쿄 오카 고교 가부시키가이샤에서 제조한 OCD(Ohka Diffusion Source)가 사용될 수 있다. OCD 용액의 사용은, 막 형성을 위한 표면에 그 용액을 도포하고 200℃ 정도에서 소성함으로써 산화규소막을 용이하게 형성할 수 있게 한다. 또한, 불순물을 자유롭게 첨가할 수 있게 하므로, 그 용액이 사용될 수 있다.
상기한 설명은 촉매원소로서 니켈 이외의 제료가 사용되는 경우에도 적용된다. 또한, 용액으로서 2-에틸헥산산 니켈의 톨루엔 용액과 같은 무극성 용매를 사용하는 경우에는, 비정질 규소막의 표면에 직접 도포할 수 있다. 이 경우, 레지시트를 도포하는데 사용되는 접착제와 같은 그러한 재료를 미리 도포하는 것이 효과적이다. 그러나, 비정질 규소에의 촉매원소의 도핑이 저해되기 때문에, 용액을 너무 많이 도포하지 않도록 주의하여야 한다.
용액에 함유되는 촉매원소의 양은 용액의 종류에 의존적이지만, 용액에 대한 그의 양이 일반적으로 200∼1 ppm, 바람직하게는 50∼1 ppm(중량환산으로)인 것이 바람직하다. 이 값은 결정화 완료후의 막내의 니켈 농도와 플루오르화 수소산에 대한 저항성을 고려하여 결정된다.
상기한 바와 같이, 본 발명에서는, 종래에는 어려웠던 결정성장 방향의 제어를 행할 수 있어, 박막트랜지스터의 신뢰성과 생산수율을 현저하게 향상시킬 수 있다. 또한, 본 발명에 필요한 설비, 장치와 기술은 매우 일반적이고, 양산성이 매우 우수하기 때문에, 본 발명은 산업에 막대한 이익을 준다. 따라서, 본 발명은 공업상 유익한 발명이다.

Claims (69)

  1. 절연표면상에 형성되고 결정성 규소를 포함하는 섬형상 반도체영역과;
    상기 섬형상 반도체영역에 형성된 제1 및 제2 불순물영역과;
    상기 제1 불순물영역과 제2 불순물영역 사이에 형성된 채널영역과;
    게이트 절연막을 사이에 두고 상기 채널영역에 인접하여 형성된 게이트 전극을 포함하고;
    여기서, 상기 제1 및 제2 불순물영역들중 한 영역에, 규소의 결정화를 촉진시킬 수 있는 물질이 첨가되고,
    결정성장이, 상기 물질이 첨가된 상기 제1 및 제2 불순물영역들중 상기 한 영역으로부터 시작하여 상기 섬형상 반도체영역내의 상기 채널영역을 통과하고, 상기 물질이 첨가되지 않은 상기 제1 및 제2 불순물영역들중 다른 한 영역에서 끝나 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제1 및 제2 불순물영역들중 상기 다른 한 영역과 접촉하여 형성된 적어도 하나의 배선을 더 포함하는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서, 상기 물질이 금속 규화물을 함유하는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서, 상기 물질이 니켈, 코발트, 철, 백금, 팔라듐으로 이루어진 군으로부터 선택된 적어도 하나를 함유하는 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서, 상기 섬형상 반도체영역이 0.01∼5 원자%의 농도로 수소를 포함하는 것을 특징으로 하는 반도체장치.
  6. 제 2 항에 있어서, 상기 배선이 알루미늄, 티탄, 질화티탄으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치.
  7. 삭제
  8. 절연표면상에 형성되고 결정성 규소를 포함하는 섬형상 반도체영역과;
    상기 섬형상 반도체영역에 형성된 제1 쌍의 불순물영역과;
    상기 제1 쌍의 불순물영역들 사이에 형성된 제1 채널영역과;
    상기 섬형상 반도체영역에 형성된 제2 쌍의 불순물영역과;
    상기 제2 쌍의 불순물영역들 사이에 형성된 제2 채널영역과;
    게이트 절연막을 사이에 두고 상기 제1 채널영역에 인접하여 형성된 제1 게이트 전극과;
    게이트 절연막을 사이에 두고 상기 제2 채널영역에 인접하여 형성된 제2 게이트 전극을 포함하고;
    여기서, 상기 제1 쌍의 불순물영역들중 한 영역과 상기 제2 쌍의 불순물영역들중 한 영역 각각에, 규소의 결정화를 촉진시킬 수 있는 물질이 첨가되고,
    결정성장이, 상기 물질이 첨가된 상기 제1 쌍의 불순물영역들중 상기 한 영역과 상기 제2 쌍의 불순물영역들중 상기 한 영역 각각으로부터 시작하여 상기 제1 채널영역과 제2 채널영역 각각을 통과하고, 상기 물질이 첨가되지 않은 상기 제1 쌍의 불순물영역들중 다른 한 영역과 상기 제2 쌍의 불순물영역들중 다른 한 영역 각각에서 끝나 있는 것을 특징으로 하는 반도체장치.
  9. 제 8 항에 있어서, 상기 제1 쌍의 불순물영역들중 상기 다른 한 영역 및 상기 제2 쌍의 불순물영역들중 상기 다른 한 영역 각각에 접촉하여 형성된 적어도 하나의 배선을 더 포함하는 것을 특징으로 하는 반도체장치.
  10. 제 8 항에 있어서, 상기 제1 쌍의 불순물영역이 n형 불순물을 포함하고, 상기 제2 쌍의 불순물영역이 p형 불순물을 포함하는 것을 특징으로 하는 반도체장치.
  11. 제 8 항에 있어서, 상기 물질이 상기 섬형상 반도체영역의 양 끝 부분에 첨가되고, 상기 결정성장이 끝나는 곳인 상기 제1 쌍의 불순물영역들중 상기 다른 한 영역과 상기 제2 쌍의 불순물영역들중 상기 다른 한 영역 각각이 섬형상 반도체영역의 중앙에 위치되는 것을 특징으로 하는 반도체장치.
  12. 제 8 항에 있어서, 상기 물질이 금속 규화물을 함유하는 것을 특징으로 하는 반도체장치.
  13. 제 8 항에 있어서, 상기 물질이 니켈, 코발트, 철, 백금, 팔라듐으로 이루어진 군으로부터 선택된 적어도 하나를 함유하는 것을 특징으로 하는 반도체장치.
  14. 제 8 항에 있어서, 상기 섬형상 반도체영역이 0.01∼5 원자%의 농도로 수소를 포함하는 것을 특징으로 하는 반도체장치.
  15. 제 9 항에 있어서, 상기 배선이 알루미늄, 티탄, 질화티탄으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치.
  16. 삭제
  17. 절연표면상에 형성되고 결정성 규소를 포함하는 섬형상 반도체영역과;
    상기 섬형상 반도체영역에 형성된 한 쌍의 n형 불순물영역과;
    상기 한 쌍의 n형 불순물영역들 사이에 형성된 제1 채널영역과;
    상기 섬형상 반도체영역에 형성된 한 쌍의 p형 불순물영역과;
    상기 한 쌍의 p형 불순물영역들 사이에 형성된 제2 채널영역과;
    게이트 절연막을 사이에 두고 상기 제1 채널영역에 인접하여 형성된 제1 게이트 전극과;
    게이트 절연막을 사이에 두고 상기 제2 채널영역에 인접하여 형성된 제2 게이트 전극을 포함하고;
    여기서, 상기 한 쌍의 n형 불순물영역들중 한 영역이 상기 섬형상 반도체영역에서 상기 한 쌍의 p형 불순물영역들중 한 영역과 접촉하여 있고,
    상기 한 쌍의 n형 불순물영역들중 다른 한 영역과 상기 한 쌍의 p형 불순물영역들중 다른 한 영역 각각에, 규소의 결정화를 촉진시킬 수 있는 물질이 도입되고,
    결정성장이, 상기 한 쌍의 n형 불순물영역들중 상기 다른 한 영역과 상기 한 쌍의 p형 불순물영역들중 상기 다른 한 영역 각각으로부터 시작하여 상기 제1 채널영역과 상기 제2 채널영역 각각을 통과하고, 상기 한 쌍의 n형 불순물영역들중 상기 한 영역과 상기 한 쌍의 p형 불순물영역들중 상기 한 영역이 서로 접촉하여 있는 부분의 부근에서 서로 충돌하여 끝나 있는 것을 특징으로 하는 반도체장치.
  18. 제 17 항에 있어서, 상기 한 쌍의 n형 불순물영역들중 상기 다른 한 영역 및 상기 한 쌍의 p형 불순물영역들중 상기 다른 한 영역 각각과 접촉하여 형성된 제1 및 제2 배선을 더 포함하는 것을 특징으로 하는 반도체장치.
  19. 제 17 항에 있어서, 상기 한 쌍의 n형 불순물영역들중 상기 한 영역과 상기 한 쌍의 p형 불순물영역들중 상기 한 영역이 서로 접촉하여 있는 상기 부분과 접촉하여 형성된 제3 배선을 더 포함하는 것을 특징으로 하는 반도체장치.
  20. 제 17 항에 있어서, 상기 물질이 금속 규화물을 함유하는 것을 특징으로 하는 반도체장치.
  21. 제 17 항에 있어서, 상기 물질이 니켈, 코발트, 철, 백금, 팔라듐으로 이루어진 군으로부터 선택된 적어도 하나를 함유하는 것을 특징으로 하는 반도체장치.
  22. 제 17 항에 있어서, 상기 섬형상 반도체영역이 0.01∼5 원자%의 농도로 수소를 포함하는 것을 특징으로 하는 반도체장치.
  23. 제 18 항에 있어서, 상기 제1 및 제2 배선들 각각이 알루미늄, 티탄, 질화티탄으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치.
  24. 제 19 항에 있어서, 상기 제3 배선이 알루미늄, 티탄, 질화티탄으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치.
  25. 삭제
  26. 절연표면상에, 규소를 포함하는 비정질 반도체막을 형성하는 공정과;
    상기 비정질 반도체막을 패터닝하여, 섬형상 비정질 반도체영역을 형성하는 공정과;
    상기 섬형상 비정질 반도체영역에 인접한 게이트 절연막을 형성하는 공정과;
    상기 게이트 절연막을 사이에 두고 상기 섬형상 비정질 반도체영역에 인접한 게이트 전극을 형성하는 공정과;
    상기 섬형상 비정질 반도체영역에 불순물을 도입하여, 제1 불순물영역과 제2 불순물영역, 및 상기 제1 불순물영역과 상기 제2 불순물영역 사이의 채널영역을 형성하는 공정과;
    상기 제1 및 제2 불순물영역중 한 영역에, 규소의 결정화를 촉진시킬 수 있는 물질을 첨가하는 공정; 및
    상기 섬형상 비정질 반도체영역을 결정화하여, 섬형상의 결정성 반도체영역을 형성하는 공정을 포함하고;
    상기 결정화에서, 결정성장이, 상기 물질이 첨가된 상기 제1 및 제2 불순물영역중 상기 한 영역으로부터 시작하여 상기 섬형상 비정질 반도체영역내의 상기 채널영역을 통과하고, 상기 물질이 첨가되지 않은 상기 제1 및 제2 불순물영역중 다른 한 영역에서 끝나는 것을 특징으로 하는 반도체장치 제작방법.
  27. 제 26 항에 있어서, 상기 제1 및 제2 불순물영역들중 상기 다른 한 영역과 접촉하여 적어도 하나의 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  28. 제 26 항에 있어서, 상기 물질이 금속 규화물을 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  29. 제 26 항에 있어서, 상기 물질이 니켈, 코발트, 철, 백금, 팔라듐으로 이루어진 군으로부터 선택된 적어도 하나를 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  30. 제 26 항에 있어서, 상기 섬형상의 결정성 반도체영역이 0.01∼5 원자%의 농도로 수소를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  31. 제 27 항에 있어서, 상기 배선이 알루미늄, 티탄, 질화티탄으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  32. 절연표면상에, 규소를 포함하는 비정질 반도체막을 형성하는 공정과;
    상기 비정질 반도체막을 패터닝하여, 섬형상 비정질 반도체영역을 형성하는 공정과;
    상기 섬형상 비정질 반도체영역에 인접한 게이트 절연막을 형성하는 공정과;
    상기 게이트 절연막을 사이에 두고 상기 섬형상 비정질 반도체영역에 인접한 제1 게이트 전극과 제2 게이트 전극을 형성하는 공정과;
    상기 섬형상 비정질 반도체영역의 제1 부분에 제1 불순물을 도입하여, 제1 쌍의 불순물영역들과, 그 제1 쌍의 불순물영역들 사이의 제1 채널영역을 형성하는 공정과;
    상기 섬형상 비정질 반도체영역의 제2 부분에 제2 불순물을 도입하여, 제2 쌍의 불순물영역들과, 그 제2 쌍의 불순물영역들 사이의 제2 채널영역을 형성하는 공정과;
    상기 제1 쌍의 불순물영역들중 한 영역과 상기 제2 쌍의 불순물영역들중 한 영역에, 규소의 결정화를 촉진시킬 수 있는 물질을 첨가하는 공정; 및
    상기 섬형상 비정질 반도체영역을 결정화하여, 섬형상의 결정성 반도체영역을 형성하는 공정을 포함하고;
    상기 결정화에서, 결정성장이 상기 제1 쌍의 불순물영역들중 상기 한 영역과 상기 제2 쌍의 불순물영역들중 상기 한 영역 각각으로부터 시작하여 상기 섬형상 비정질 반도체영역내의 상기 제1 및 제2 채널영역들 각각을 통과하고 상기 제1 쌍의 불순물영역들중 다른 한 영역과 상기 제2 쌍의 불순물영역들중 다른 한 영역 각각에서 끝나는 것을 특징으로 하는 반도체장치 제작방법.
  33. 제 32 항에 있어서, 상기 제1 쌍의 불순물영역들중 상기 다른 한 영역 및 상기 제2 쌍의 불순물영역들중 상기 다른 한 영역 각각과 접촉하여 적어도 하나의 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  34. 제 32 항에 있어서, 상기 제1 쌍의 불순물영역이 n형 불순물을 포함하고, 상기 제2 쌍의 불순물영역이 p형 불순물을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  35. 제 32 항에 있어서, 상기 물질이 상기 섬형상 비정질 반도체영역의 끝 부분에 첨가되고, 상기 제1 쌍의 불순물영역들중 상기 다른 한 영역과 상기 제2 쌍의 불순물영역들중 상기 다른 한 영역 각각이 상기 섬형상 비정질 반도체영역의 중간에 위치되는 것을 특징으로 하는 반도체장치 제작방법.
  36. 제 32 항에 있어서, 상기 물질이 금속 규화물을 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  37. 제 32 항에 있어서, 상기 물질이 니켈, 코발트, 철, 백금, 팔라듐으로 이루어진 군으로부터 선택된 적어도 하나를 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  38. 제 32 항에 있어서, 상기 섬형상의 결정성 반도체영역이 0.01∼5 원자%의 농도로 수소를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  39. 제 33 항에 있어서, 상기 배선이 알루미늄, 티탄, 질화티탄으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  40. 절연표면상에, 규소를 포함하는 비정질 반도체막을 형성하는 공정과;
    상기 비정질 반도체막을 패터닝하여, 섬형상 비정질 반도체영역을 형성하는 공정과;
    상기 섬형상 비정질 반도체영역에 인접한 게이트 절연막을 형성하는 공정과;
    상기 게이트 절연막을 사이에 두고 상기 섬형상 비정질 반도체영역에 인접한 제1 게이트 전극과 제2 게이트 전극을 형성하는 공정과;
    상기 섬형상 비정질 반도체영역의 제1 부분에 n형 불순물을 도입하여, 한 쌍의 n형 불순물영역들과, 그 한 쌍의 n형 불순물영역들 사이의 제1 채널영역을 형성하는 공정과;
    상기 섬형상 비정질 반도체영역의 제2 부분에 p형 불순물을 도입하여, 한 쌍의 p형 불순물영역들과, 그 한 쌍의 p형 불순물영역들 사이의 제2 채널영역을 형성하는 공정과;
    상기 한 쌍의 n형 불순물영역들중 한 영역과 상기 한쌍의 p형 불순물영역들중 한 영역에, 규소의 결정화를 촉진시킬 수 있는 물질을 도입하는 공정; 및
    상기 섬형상 비정질 반도체영역을 결정화하여, 섬형상의 결정성 반도체영역을 형성하는 공정을 포함하고;
    상기 한 쌍의 n형 불순물영역들중 다른 한 영역이 상기 섬형상 비정질 반도체영역내에서 상기 한 쌍의 p형 불순물영역들중 다른 한 영역과 접촉하여 있고,
    상기 결정화에서, 결정성장이 상기 한 쌍의 n형 불순물영역들중 상기 한 영역과 상기 한 쌍의 p형 불순물영역들중 상기 한 영역 각각으로부터 시작하여 상기 제1 및 제2 채널영역들 각각을 통과하고, 상기 한 쌍의 n형 불순물영역들중 다른 한 영역이 상기 한 쌍의 p형 불순물영역들중 다른 한 영역과 접촉하여 있는 부분의 부근에서 서로 충돌하여 끝나는 것을 특징으로 하는 반도체장치 제작방법.
  41. 제 40 항에 있어서, 상기 한 쌍의 n형 불순물영역들중 상기 한 영역 및 상기 한 쌍의 p형 불순물영역들중 상기 한 영역 각각과 접촉하여 제1 및 제2 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  42. 제 40 항에 있어서, 상기 한 쌍의 n형 불순물영역들중 다른 한 영역이 상기 한 쌍의 p형 불순물영역들중 다른 한 영역과 접촉하여 있는 상기 부분과 접촉하여 제3 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  43. 제 40 항에 있어서, 상기 물질이 금속 규화물을 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  44. 제 40 항에 있어서, 상기 물질이 니켈, 코발트, 철, 백금, 팔라듐으로 이루어진 군으로부터 선택된 적어도 하나를 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  45. 제 40 항에 있어서, 상기 섬형상의 결정성 반도체영역이 0.01∼5 원자%의 농도로 수소를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  46. 제 41 항에 있어서, 상기 제1 및 제2 배선들 각각이 알루미늄, 티탄, 질화티탄으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  47. 제 42 항에 있어서, 상기 제3 배선이 알루미늄, 티탄, 질화티탄으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  48. 절연표면상에 비정질 반도체막을 형성하는 공정과;
    상기 비정질 반도체막의 일부분에, 상기 비정질 반도체막의 결정화를 촉진시킬 수 있는 물질을 첨가하는 공정과;
    상기 비정질 반도체막을 결정화하여, 결정성 반도체막을 형성하는 공정과;
    상기 결정성 반도체막을 패터닝하여, 섬형상의 결정성 반도체영역을 형성하는 공정과;
    게이트 절연막을 사이에 두고 상기 섬형상의 결정성 반도체영역에 인접한 게이트 전극을 형성하는 공정과;
    상기 섬형상의 결정성 반도체영역에 불순물을 도입하여, 제1 불순물영역과 제2 불순물영역, 및 상기 제1 불순물영역과 상기 제2 불순물영역 사이의 채널영역을 형성하는 공정을 포함하고;
    상기 결정화에서, 결정성장이, 상기 물질이 첨가된 상기 부분으로부터 시작하여 상기 섬형상의 결정성 반도체영역내의 상기 채널영역을 통과하고 상기 제1 불순물영역과 상기 제2 불순물영역중 다른 한 영역에서 끝나는 것을 특징으로 하는 반도체장치 제작방법.
  49. 제 48 항에 있어서, 상기 제1 불순물영역과 상기 제2 불순물영역중 상기 다른 한 영역과 접촉하여 적어도 하나의 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  50. 제 48 항에 있어서, 상기 물질이 금속 규화물을 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  51. 제 48 항에 있어서, 상기 물질이 니켈, 코발트, 철, 백금, 팔라듐으로 이루어진 군으로부터 선택된 적어도 하나를 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  52. 제 48 항에 있어서, 상기 섬형상의 결정성 반도체영역이 0.01∼5 원자%의 농도로 수소를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  53. 제 49 항에 있어서, 상기 배선이 알루미늄, 티탄, 질화티탄으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  54. 절연표면상에 비정질 반도체막을 형성하는 공정과;
    상기 비정질 반도체막의 적어도 일부분에, 상기 비정질 반도체막의 결정화를 촉진시킬 수 있는 물질을 첨가하는 공정과;
    상기 비정질 반도체막을 결정화하여, 결정성 반도체막을 형성하는 공정과;
    상기 결정성 반도체막을 패터닝하여, 섬형상의 결정성 반도체영역을 형성하는 공정과;
    게이트 절연막을 사이에 두고 상기 섬형상의 결정성 반도체영역에 각각 인접한 제1 게이트 전극 및 제2 게이트 전극을 형성하는 공정과;
    상기 섬형상의 결정성 반도체영역에 제1 불순물을 도입하여, 제1 쌍의 불순물영역과, 그 제1 쌍의 불순물영역들 사이의 제1 채널영역을 형성하는 공정과;
    상기 섬형상의 결정성 반도체영역에 제2 불순물을 도입하여, 제2 쌍의 불순물영역과, 그 제2 쌍의 불순물영역들 사이의 제2 채널영역을 형성하는 공정을 포함하고;
    상기 물질이 상기 제1 쌍의 불순물영역들중 한 영역과 상기 제2 쌍의 불순물영역들중 한 영역에 첨가되고,
    상기 결정화에서, 결정성장이, 상기 제1 쌍의 불순물영역들중 상기 한 영역과 상기 제2 쌍의 불순물영역들중 상기 한 영역 각각으로부터 시작하여 상기 섬형상의 결정성 반도체영역내의 상기 제1 및 제2 채널영역들 각각을 통과하고 상기 제1 쌍의 불순물영역들중 다른 한 영역과 상기 제2 쌍의 불순물영역들중 다른 한 영역 각각에서 끝나는 것을 특징으로 하는 반도체장치 제작방법.
  55. 제 54 항에 있어서, 상기 제1 쌍의 불순물영역들중 상기 다른 한 영역 및 상기 제2 쌍의 불순물영역들중 상기 다른 한 영역 각각과 접촉하여 적어도 하나의 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  56. 제 54 항에 있어서, 상기 제1 쌍의 불순물영역이 n형 불순물을 포함하고, 상기 제2 쌍의 불순물영역이 p형 불순물을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  57. 제 54 항에 있어서, 상기 물질이 상기 섬형상의 결정성 반도체영역의 양 끝 부분에 첨가되고, 상기 결정성장이 끝나는 상기 제1 쌍의 불순물영역들중 상기 다른 한 영역과 상기 제2 쌍의 불순물영역들중 상기 다른 한 영역 각각이 상기 섬형상의 결정성 반도체영역의 중간에 위치되는 것을 특징으로 하는 반도체장치 제작방법.
  58. 제 54 항에 있어서, 상기 물질이 금속 규화물을 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  59. 제 54 항에 있어서, 상기 물질이 니켈, 코발트, 철, 백금, 팔라듐으로 이루어진 군으로부터 선택된 적어도 하나를 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  60. 제 54 항에 있어서, 상기 섬형상의 결정성 반도체영역이 0.01∼5 원자%의 농도로 수소를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  61. 제 55 항에 있어서, 상기 배선이 알루미늄, 티탄, 질화티탄으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  62. 절연표면상에 비정질 반도체막을 형성하는 공정과;
    상기 비정질 반도체막에, 상기 비정질 반도체막의 결정화를 촉진시킬 수 있는 물질을 도입하는 공정과;
    상기 비정질 반도체막을 결정화하여, 결정성 반도체막을 형성하는 공정과;
    상기 결정성 반도체막을 패터닝하여, 섬형상의 결정성 반도체영역을 형성하는 공정과;
    게이트 절연막을 사이에 두고 상기 섬형상의 결정성 반도체영역에 각각 인접한 제1 게이트 전극 및 제2 게이트 전극을 형성하는 공정과;
    상기 섬형상의 결정성 반도체영역에 n형 불순물을 도입하여, 한 쌍의 n형 불순물영역과, 그 한 쌍의 n형 불순물영역들 사이의 제1 채널영역을 형성하는 공정과;
    상기 섬형상의 결정성 반도체영역에 p형 불순물을 도입하여, 한 쌍의 p형 불순물영역과, 그 한 쌍의 p형 불순물영역들 사이의 제2 채널영역을 형성하는 공정을 포함하고;
    상기 한 쌍의 n형 불순물영역들중 한 영역이 상기 섬형상 비정질 반도체영역에서 상기 한 쌍의 p형 불순물영역들중 한 영역과 접촉하여 있고,
    상기 물질이 상기 한 쌍의 n형 불순물영역들중 다른 한 영역과 상기 한 쌍의 p형 불순물영역들중 다른 한 영역에 도입되고,
    상기 결정화에서, 결정성장이, 상기 한 쌍의 n형 불순물영역들중 상기 다른 한 영역과 상기 한 쌍의 p형 불순물영역들중 상기 다른 한 영역 각각으로부터 시작하여 상기 제1 및 제2 채널영역들 각각을 통과하고, 상기 한 쌍의 n형 불순물영역들중 상기 한 영역이 상기 한 쌍의 p형 불순물영역들중 상기 한 영역과 접촉하여 있는 부분의 부근에서 서로 충돌하여 끝나는 것을 특징으로 하는 반도체장치 제작방법.
  63. 제 62 항에 있어서, 상기 한 쌍의 n형 불순물영역들중 상기 다른 한 영역 및 상기 한 쌍의 p형 불순물영역들중 상기 다른 한 영역 각각과 접촉하여 제1 및 제2 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  64. 제 62 항에 있어서, 상기 한 쌍의 n형 불순물영역들중 상기 한 영역이 상기 한 쌍의 p형 불순물영역들중 상기 한 영역과 접촉하여 있는 상기 부분과 접촉하여 제3 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  65. 제 62 항에 있어서, 상기 물질이 금속 규화물을 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  66. 제 62 항에 있어서, 상기 물질이 니켈, 코발트, 철, 백금, 팔라듐으로 이루어진 군으로부터 선택된 적어도 하나를 함유하는 것을 특징으로 하는 반도체장치 제작방법.
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