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JP6724685B2 - 半導体装置 - Google Patents

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Description

本件は半導体装置に関する。
半導体装置において、半導体層および電極を保護するために例えば窒化シリコン（ＳｉＮ）膜などの絶縁膜が用いられる。例えば電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）においてソース電極、ドレイン電極およびゲート電極を絶縁膜で覆う。例えば特許文献1には、パラジウム（Ｐｄ）およびシリコン（Ｓｉ）で形成されたゲート電極をＳｉＮ膜で覆う技術が開示されている。
特開２００１−１５６０８１号公報
ゲート電極の材料としてニッケル（Ｎｉ）を用いると、Ｎｉが絶縁膜に拡散する。これにより半導体装置の特性の変化、および絶縁膜の耐圧低下が生じる恐れがある。例えば、Ｎｉが絶縁膜を拡散し他の電極等に到達し、ゲート電極と他の電極等の間でショートしてしまう恐れがある。
本願発明は、上記課題に鑑み、ニッケルの絶縁膜への拡散を抑制することが可能な半導体装置を提供することを目的とする。
本発明の一形態は、基板と、前記基板の上に設けられた窒化物半導体層と、前記窒化物半導体層の上に設けられ開口部を有する窒化シリコンからなる第１絶縁膜と、前記開口部内の前記窒化物半導体層の表面に接して設けられ、０．０１原子％以上１０原子％以下のシリコンが添加され前記窒化物半導体層とショットキー接触するニッケル層を、含むゲート電極と、前記窒化物半導体層の上の前記ゲート電極の両側に設けられたソース電極とドレイン電極と、前記ゲート電極および前記第１絶縁膜に接し前記ゲート電極および前記第１絶縁膜を被覆する窒化シリコンからなる第２絶縁膜と、を具備する半導体装置である。
上記発明によれば、ニッケルの絶縁膜への拡散を抑制することが可能な半導体装置を提供することが可能となる。
図１は実験に用いたサンプルを例示する断面図である。 図２Ａは絶縁膜の顕微鏡写真である。 図２Ｂは絶縁膜の顕微鏡写真である。 図２Ｃは絶縁膜の顕微鏡写真である。 図３は実施例１に係る半導体装置を例示する断面図である。 図４Ａは実施例１に係る半導体装置の製造方法を例示する断面図である。 図４Ｂは実施例１に係る半導体装置の製造方法を例示する断面図である。 図４Ｃは実施例１に係る半導体装置の製造方法を例示する断面図である。 図４Ｄは実施例１に係る半導体装置の製造方法を例示する断面図である。 図４Ｅは実施例１に係る半導体装置の製造方法を例示する断面図である。 図５は実施例２に係る半導体装置を例示する断面図である。 図６は比較例１に係る半導体装置を例示する断面図である。
本発明の一形態は、（１）基板と、前記基板の上に設けられた窒化物半導体層と、前記窒化物半導体層の上に設けられ開口部を有する窒化シリコンからなる第１絶縁膜と、前記開口部内の前記窒化物半導体層の表面に接して設けられ、０．０１原子％以上１０原子％以下のシリコンが添加され前記窒化物半導体層とショットキー接触するニッケル層を、含むゲート電極と、前記窒化物半導体層の上の前記ゲート電極の両側に設けられたソース電極とドレイン電極と、前記ゲート電極および前記第１絶縁膜に接し前記ゲート電極および前記第１絶縁膜を被覆する窒化シリコンからなる第２絶縁膜と、を具備する半導体装置である。ゲート電極にシリコンが添加されているため、第２絶縁膜へのニッケルの拡散が抑制される。
（２）前記ゲート電極は、前記第１絶縁膜と接して設けられてなることが好ましい。ゲート電極が第１絶縁膜と接していても、第１絶縁膜へのニッケルの拡散が抑制される。
（３）前記第１絶縁膜は、５００℃以上の熱処理が実施されてなり、前記第１絶縁膜は、前記熱処理が実施されていない、ことが好ましい。第１絶縁膜にニッケルが拡散されやすい場合であっても、第１絶縁膜へのニッケルの拡散が抑制される。
（４）前記ゲート電極の電気抵抗率は、４．５μΩ・ｃｍ以下であることが好ましい。半導体装置の特性を向上させることができる。
（５）前記第２絶縁膜の上に設けられ、前記ゲート電極と重なるフィールドプレートを具備することが好ましい。第２絶縁膜へのニッケルの拡散が抑制されるため、ゲート電極とフィールドプレートとのショートが抑制される。
（実験の説明）
まず、ニッケル（Ｎｉ）のＳｉＮ膜への拡散を抑制するために、発明者の行った実験について説明する。この実験は、発明者の開発における知見から推測したものである。まず、Ｎｉとシリコン（Ｓｉ）とは、共晶を形成しやすい。そのため、Ｎｉとそれに接するＳｉＮ膜のＳｉとは結合しやすくなり、ＮｉがＳｉＮ膜に拡散してしまう。そこで、Ｎｉ中にある程度のＳｉを添加することで、ＮｉとＳｉＮ膜中のＳｉとが結合する力が抑制できると考えた。
（サンプル）
図１は実験に用いたサンプルを例示する断面図である。図１に示すように、基板１０、窒化物半導体層２０、Ｎｉ層２１、金（Ａｕ）層２３および絶縁膜３０が順に積層されている。
基板１０は炭化シリコン（ＳｉＣ）により形成されている。基板１０の上に窒化物半導体層２０が設けられている。窒化物半導体層２０は、基板１０に近い方から窒化アルミニウム（ＡｌＮ）層１２、窒化ガリウム（ＧａＮ）層１４、窒化アルミニウムガリウム（ＡｌＧａＮ）層１６およびＧａＮ層１８を積層したものである。ＡｌＮ層１２は例えば厚さ３００ｎｍのＡｌＮにより形成されており、核生成層として機能する。ＧａＮ層１４は例えば厚さ１０００ｎｍのノンドープのＧａＮにより形成されている。ＡｌＧａＮ層１６は例えば厚さ２０ｎｍのｎ型ＡｌＧａＮにより形成されている。ＧａＮ層１８は例えば厚さ５ｎｍのｎ型ＧａＮにより形成されている。
ＧａＮ層１８の上には厚さ８０ｎｍのＮｉ層２１が設けられている。Ｎｉ層２１の上には厚さ１２０ｎｍのＡｕ層２３（低抵抗層）が設けられている。Ａｕ層２３の上には絶縁膜３０が設けられている。Ｎｉ層２１はＧａＮ層１８に接触し、Ａｕ層２３はＮｉ層２１に接触し、絶縁膜３０はＡｕ層２３に接触している。絶縁膜３０は厚さ４００ｎｍの窒化シリコン（ＳｉＮ）により形成されている。
基板１０上に窒化物半導体層２０がエピタキシャル成長されている。Ｎｉ層２１およびＡｕ層２３は例えば蒸着法により形成されている。Ａｕ層２３の上に例えばプラズマ化学気相成長（Plasma-enhanced Chemical Vapor Deposition：ＰＥＣＶＤ）法により絶縁膜３０が成膜される。
実験にはＮｉ層２１へのＳｉ添加量の異なる７つのサンプルＳ１〜Ｓ７を用いる。例えば、サンプルＳ１ではＮｉ層２１にＳｉを添加しない。サンプルＳ２およびＳ３ではＮｉ層２１にそれぞれ添加量０．００８原子％（ａｔｏｍ％）および０．０１ａｔｏｍ％のＳｉが添加されている。サンプルＳ４ではＮｉ層２１に添加量０．１ａｔｏｍ％（濃度２．４×１０１９ｃｍ−３に相当）のＳｉが添加されている。サンプルＳ５ではＮｉ層２１に１ａｔｏｍ％（２．４×１０２０ｃｍ−３）のＳｉが添加されている。サンプルＳ６ではＮｉ層２１に１０ａｔｏｍ％（２．４×１０２１ｃｍ−３）のＳｉが添加されている。サンプルＳ７ではＮｉ層２１に１３ａｔｏｍ％のＳｉが添加されている。Ｎｉ層２１は電子ビーム（Electron Beam：ＥＢ）蒸着法で形成する。ＥＢ蒸着法のソースへのＳｉの添加量を上記のようにすることで、Ｎｉ層２１を形成する。
サンプルＳ１のＮｉ層２１に二次イオン質量（Secondary Ion Mass Spectroscopy：ＳＩＭＳ）分析を行った結果、サンプルＳ１のＮｉ層２１に含まれるＳｉは０．００４ａｔｏｍ％（１×１０１８ｃｍ−３）程度とごく微量であった。サンプルＳ１のＮｉ層２１中のＳｉは、例えば成膜装置内に残留するＳｉおよびＧａＮ層１８内の不純物のＳｉに起因すると考えられる。これに対しサンプルＳ２〜Ｓ７では、Ｎｉ層２１に意図的にＳｉを添加することで、上記のようにＳ１よりＳｉ添加量の多いＮｉ層２１を形成した。
サンプルＳ１〜Ｓ７の絶縁膜３０中にＮｉが拡散しているか検証する。サンプルＳ１〜Ｓ７を窒素（Ｎ２）雰囲気中に配置し、３５０℃の温度で熱処理する。熱処理後、絶縁膜３０の表面を光学顕微鏡で観察した。また、熱処理前の絶縁膜３０の観察も行った。また絶縁膜３０を収束イオンビーム（Focused Ion Beam：ＦＩＢ）により加工し、断面をＥＤＸ（Energy Dispersive X-ray spectroscopy）およびオージェ電子分光（Auger Electron Spectroscopy：ＡＥＳ）により分析した。
（実験結果）
図２Ａ〜図２ＣはサンプルＳ１の絶縁膜３０の顕微鏡写真である。図２Ａは熱処理前、図２Ｂは１０時間の熱処理後、図２Ｃは３０時間の熱処理後の写真である。図２Ａにおいては滑らかな表面の絶縁膜３０が観測された。図２Ｂにおいては、絶縁膜３０中に黒い領域Ｐが観測される。図２Ｃにおいてはより多くの領域Ｐが観測される。
ＦＩＢ加工後の断面のＥＤＸによる分析では、絶縁膜３０中の領域ＰからＮｉが検出された。また、領域Ｐの生じている絶縁膜３０の断面にＡＥＳ分析を行ったところ、１０〜２５ａｔｏｍ％のＮｉが検出された。領域Ｐの見られない絶縁膜３０からはＮｉが検出されなかった。このように領域Ｐは、Ｎｉ層２１から絶縁膜３０に拡散したＮｉであると考えられる。
サンプルＳ１〜Ｓ７の観察結果を比較する。サンプルＳ１〜Ｓ７の絶縁膜３０の観察結果を表１に示す。表１中のＡは図２Ａに示す写真と同様に領域Ｐが観測されなかったことを示す。Ｂは図２Ｂに示す写真と同様に領域Ｐが観測されたことを示す。Ｃは図２Ｃに示す写真と同様に多くの領域Ｐが観測されたことを示す。
Figure 0006724685
表１に示すように、サンプルＳ１では熱処理前（０ｈ）では領域Ｐが観測されなかった（状態Ａ）。１０時間の熱処理後、図２Ｂと同様に領域Ｐが観測された（状態Ｂ）。熱処理時間が３０時間以上になると、図２Ｃのように多くの領域Ｐが観測された（状態Ｃ）。
これに対し、サンプルＳ２では、熱処理時間が１０時間までは領域Ｐが観測されず状態Ａであり、熱処理時間が５０時間までは状態Ｂであり、１００時間以上では状態Ｃであった。サンプルＳ３では、熱処理時間が３０時間までは状態Ａであり、熱処理時間が１００時間までは状態Ｂであり、１５０時間以上では状態Ｃであった。サンプルＳ４では、熱処理を行っても５０時間までは領域Ｐが観測されず、図２Ａのような状態Ａだった。熱処理時間が１００時間以上になると、図２Ｂに示したものと同程度の数の領域Ｐが発生し状態Ｂであった。サンプルＳ５およびＳ７では熱処理時間が１５０時間でも領域Ｐが見られなかった。このように、Ｓｉ添加量が多いほど絶縁膜２６における領域Ｐは少なかった。
以上のように、Ｎｉ層２１にＳｉを添加しなかったサンプルＳ１では、熱処理によりＮｉ層２１のＮｉがＡｕ層２３を通過し、絶縁膜３０にＮｉが拡散した。これに対し、Ｎｉ層２１にＳｉを添加したサンプルＳ２〜Ｓ７では、絶縁膜３０へのＮｉの拡散が抑制された。半導体装置の製品で使用できる合格基準は、例えば熱処理時間が３０時間においてＡ状態であることである。この基準を満たすのは、サンプルＳ３〜Ｓ７である。よって、Ｓｉの添加量は０．０１％以上が好ましい。より好ましくは熱処理時間が５０時間においてＡ状態であることである。よって、Ｓｉの添加量は０．１％以上がより好ましい。さらに好ましくは、Ｓｉの添加量が１ａｔｏｍ％以上のサンプルＳ５〜Ｓ７である。サンプルＳ３〜Ｓ７では、熱処理を１００時間以上続けてもＮｉの拡散が抑制された（表１のサンプルＳ５〜Ｓ７参照）。
表２は、サンプルＳ１〜Ｓ７におけるＮｉ層２１の電気抵抗率を示す表である。抵抗率は、３５０℃の熱処理を３０分行った後、のＮｉ層２１およびＡｕ層２３の積層膜の抵抗から算出した。この抵抗率はゲート電極としての抵抗率に相当する。表２に示すように、サンプルＳ１からＳ５では抵抗率はほぼ一定であるが、サンプルＳ６およびＳ７では抵抗率が高くなる。これは、ＮｉＳｉ（ニッケルシリサイド）の抵抗率は約２０μΩ・ｃｍと高いためである。
Figure 0006724685
このようにＮｉ層２１から絶縁膜３０へのＮｉの拡散を抑制するためには、Ｎｉ層２１へのＳｉの添加が有効である。しかし、ゲート電極として、ＮｉとＳｉとが合金化されたＮｉＳｉは、使用することができない。ＮｉＳｉはニッケルに比べて抵抗値が高くなるため、半導体装置（トランジスタ）の性能が低下してしまうためである。次に、上記の知見に基づいた本発明の実施例について説明する。
（半導体装置１００）
図３は実施例１に係る半導体装置１００を例示する断面図である。図３に示すように、半導体装置１００は基板１０、窒化物半導体層２０、ソース電極２２、ドレイン電極２４、絶縁膜２６、２７および３０、ゲート電極２８、配線層３２および３４を有するＦＥＴである。
基板１０の上に窒化物半導体層２０が設けられている。窒化物半導体層２０は、基板１０に近い方からＡｌＮ層１２、ＧａＮ層１４、ＡｌＧａＮ層１６およびＧａＮ層１８を積層したものである。基板１０は例えば（０００１）主面を有する炭化シリコン（ＳｉＣ）により形成されている。窒化物半導体層２０は［０００１］方向にエピタキシャル成長した層である。ＡｌＮ層１２は例えば厚さ３００ｎｍのＡｌＮにより形成されており、核生成層として機能する。ＧａＮ層１４は例えば厚さ１０００ｎｍのノンドープのＧａＮにより形成されており、電子が移動するチャネル層として機能する。ＡｌＧａＮ層１６は例えば厚さ２０ｎｍのｎ型ＡｌＧａＮにより形成されており、電子供給層として機能する。ＧａＮ層１８は例えば厚さ５ｎｍのｎ型ＧａＮにより形成されており、キャップ層として機能する。
ＧａＮ層１８の上に２つのオーミック電極（ソース電極２２、ドレイン電極２４）、絶縁膜２６（第１絶縁膜）、絶縁膜２７およびゲート電極２８が設けられている。ソース電極２２、ドレイン電極２４およびゲート電極２８はＧａＮ層１８の上面に接触している。ソース電極２２およびドレイン電極２４は、例えばＧａＮ層１８に近い方から厚さ３０ｎｍのＴｉ層と厚さ３００ｎｍのアルミニウム（Ａｌ）層を積層したオーミック電極である。ソース電極２２の上面に接触する配線層３２が設けられ、ドレイン電極２４の上面に接触する配線層３４が設けられている。配線層３２および３４は、例えば厚さ３μｍのＡｕなどの金属により形成されている。
絶縁膜２６はソース電極２２とドレイン電極２４と離間し、窒化物半導体層２０に接して設けられている。絶縁膜２７は絶縁膜２６上に接して設けられ、ソース電極２２およびドレイン電極２４の一部に乗り上げている。絶縁膜２６および２７は開口部を有する。ゲート電極２８は開口部内に設けられており、ソース電極２２とドレイン電極２４との間に位置する。
ゲート電極２８は、例えばＧａＮ層１８に近い方から厚さ５０ｎｍのＮｉ層２１、厚さ５０ｎｍのパラジウム（Ｐｄ）層２５、および厚さ４００ｎｍのＡｕ層２３を積層したものである。Ｎｉ層２１はＧａＮ層１８および絶縁膜２６に接触しており、ショットキー電極として機能する。Ｎｉ層２１には例えば０．０１ａｔｏｍ％以上、１０ａｔｏｍ％以下（２．４×１０１９〜２．４×１０２１ｃｍ−３）のＳｉが添加されている（例えば０．１ａｔｏｍ％のＳｉが添加されている）。Ｐｄ層２５はＮｉとＡｕとの相互拡散を抑制するバリアメタルとして機能する。Ａｕ層２３はＮｉ層２１およびＰｄ層２５よりも電気抵抗率の低い低抵抗層である。
絶縁膜２７およびゲート電極２８の上に絶縁膜３０（第２絶縁膜）が設けられている。絶縁膜３０はゲート電極２８の側面および上面を覆い、かつ接触する。さらに、絶縁膜３０は、配線層３２および３４は絶縁膜３０を覆っている。絶縁膜２６は例えば厚さ５０ｎｍ（１５ｎｍ〜１００ｎｍの範囲が好ましい）、屈折率が２．２以上のＳｉＮ膜である。絶縁膜２７は、例えば厚さ４０ｎｍ（２０〜１００ｎｍの範囲が好ましい）、屈折率が２．２未満のＳｉＮ膜である。絶縁膜３０は、例えば厚さ５００ｎｍ（２００〜１０００ｎｍの範囲が好ましい）、屈折率が２．２未満のＳｉＮ膜である。絶縁膜２６は、絶縁膜２７および絶縁膜３０よりも高いＮに対するＳｉ組成比（Ｓｉ／Ｎ）を有する。
（半導体装置１００の製造方法）
半導体装置１００の製造方法について説明する。図４Ａ〜図４Ｅは実施例１に係る半導体装置の製造方法を例示する断面図である。
図４Ａに示すように、例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、基板１０の上に窒化物半導体層２０をエピタキシャル成長する。
図４Ｂに示すように、例えばプラズマＣＶＤ法により、ＧａＮ層１８上に窒化シリコンからなる絶縁膜２６を形成する。図４Ｃに示すように、絶縁膜２６上にフォトレジストであるマスク４０（具体的には、図示しないが、露光感度が異なるフォトレジストを積層して、オーバーハング形状を形成する）を形成する。絶縁膜２６の上面の一部が露出し、マスク４０から横方向にせり出すようにパターニングする。例えば蒸着法によりソース電極２２およびドレイン電極２４をＧａＮ層１８の上面に形成する。図示しないが、ソース電極２２およびドレイン電極２４は、ＡｌＧａＮ層１６の上面に接して形成されていても良い。マスク４０上に形成された金属層（図示なし）はマスク４０とともに除去される。５５０℃で熱処理（温度は、例えば５００℃以上６５０℃以下が好ましい）し、ソース電極２２およびドレイン電極２４と窒化物半導体層２０との間で合金を形成する。
図４Ｄに示すように、絶縁膜２６の上に、窒化シリコンからなる絶縁膜２７を形成する。図４Ｅに示すように、絶縁膜２７上にフォトレジストを塗布することでマスク４２を形成する。パターニングにより、絶縁膜２６のソース電極２２とドレイン電極２４との間の領域が露出するようにマスク４２を開口する。例えばエッチング処理により、マスク４２から露出する絶縁膜２６および絶縁膜２７に開口部２６ａを形成する。
例えば蒸着法により、開口部２６ａから露出するＧａＮ層１８の上面にゲート電極２８を形成する。ゲート電極２８は、例えばＥＢ蒸着法、抵抗加熱蒸着法またはスパッタリング法などにより形成してもよい。ゲート電極２８のＮｉ層２１にはＳｉを添加する。例えばＥＢ蒸着法に用いるソースがＮｉおよびＳｉにより形成されることで、Ｎｉ層２１にＳｉを添加することができる。Ｎｉ層２１の形成後、マスク４２は除去する。マスク４２上に形成された金属層（図示なし）はマスク４２とともに除去される。
図５に示すように、例えばエッチング処理により絶縁膜２７の一部を除去し、ソース電極２２およびドレイン電極２４の上面を露出させる。例えばメッキ処理により、露出した上面に配線層３２および３４を形成する。その後、絶縁膜２７、配線層３２および３４上に、例えばプラズマＣＶＤ法により、絶縁膜３０を形成することで、図３に示した半導体装置１００が形成される。
実施例１によれば、Ｎｉ層２１にＳｉが添加されているため、Ｎｉの絶縁膜２７および３０への拡散が抑制される。このため、Ｎｉの拡散による絶縁膜２７および３０の耐圧の低下が抑制され、ソース電極２２、ドレイン電極２４およびゲート電極２８の間のショートが抑制される。またＮｉ層２１の厚さは例えば５０ｎｍのように小さいため、Ｎｉの拡散によりＮｉ層２１に欠陥が生じる。すなわちゲート電極長が実質的に短くなり、ＦＥＴの閾値電圧など半導体装置の特性が変化してしまう。実施例１によればＮｉの拡散を抑制することができるため、ゲート電極長の変化および半導体装置の特性の変化も抑制することができる。
ゲート電極２８はＮｉ層２１、Ａｕ層２３およびＰｄ層２５を含む。Ａｕ層２３およびＰｄ層２５がバリア層として機能することで、Ｎｉの拡散を抑制することができる。サンプルＳ１で説明したように、Ｎｉはバリア層を通過して絶縁膜３０に拡散する恐れもあるが、実施例１によればＳｉを添加することでＮｉの拡散を抑制することができる。またＡｕ層２３を設けることでゲート電極２８の電気抵抗を低下させることができる。Ｎｉより電気抵抗率の低いＡｕ以外の金属で低抵抗層を形成してもよい。Ｐｄ層２５は設けてもよいし、設けなくてもよい。また、Ａｕ層２３およびＰｄ層２５を設けず、Ｎｉ層２１をゲート電極２８としてもよい。Ｎｉ層２１に絶縁膜２６および３０が接触していても、ＳｉのＮｉ層２１への添加によりＮｉの拡散を抑制することができる。Ｎｉ層２１以外に、Ｎｉを含む合金などでショットキー電極を形成してもよい。
Ｎｉ層２１におけるＳｉの添加量は例えば０．０１〜１０ａｔｏｍ％である。サンプルＳ１のようにＮｉ層２１にＳｉを添加しない場合、Ｎｉ層２１は０．００４ａｔｏｍ％程度の微量のＳｉを含有することがある。しかし表１のサンプルＳ１に示したように、こうした微量のＳｉを含有するＮｉ層２１からはＮｉが拡散してしまう。表１のサンプルＳ３〜Ｓ７に示したように、Ｎｉの拡散を抑制するためには添加量が例えば０．０１ａｔｏｍ％以上であることが好ましい。表１のように、下限値が０．０１ａｔｏｍ％以上の場合、３０時間においてＮｉが拡散しないからである。
一方、ＮｉとＳｉとの合金（ニッケルシリサイド、ＮｉＳｉ）はＮｉに比べて電気抵抗率が高い。ゲート電極２８の高抵抗化を抑制するためＳｉの添加量は小さいことが好ましい。例えばゲート電極２８の抵抗率は良好なトランジスタ特性を得るため４．５μΩ・ｃｍ以下が好ましい。よって、表２からサンプルＳ７を用いることは好ましくない。よって、Ｓｉの添加量は１０ａｔｏｍ％以下が好ましい。Ｓｉの添加量は例えば０．１ａｔｏｍ％以上、１ａｔｏｍ％以上、２ａｔｏｍ％以上、８ａｔｏｍ％以下または９ａｔｏｍ％以下とすることができる。
窒化物半導体層２０の上には、絶縁膜２６および２７が設けられ、ゲート電極２８は絶縁膜２６および２７の開口部２６ａ内に設けられている。このためＮｉ層２１から絶縁膜２６および２７へとＮｉが拡散し、ゲート電極長が実質的に変化することで、ＦＥＴの閾値電圧など半導体装置の特性が変化する。実施例１によればＮｉの拡散が抑制されるため、ゲート電極長および半導体装置の特性の変化が抑制される。
絶縁膜２６および３０はＳｉＮで形成されている。ＮｉはＳｉと結合しやすいため、Ｎｉ層２１のＳｉは絶縁膜２６および３０に拡散しやすい。Ｎｉ層２１にＳｉを添加することで絶縁膜２６および３０へのＮｉの拡散を抑制することができる。
絶縁膜２６は絶縁膜２７および３０に比べＳｉ／Ｎの組成比が高い。例えば、絶縁膜２６のＳｉ／Ｎは０．９から１．３である。このためＳｉが窒化物半導体層２０の表面の酸化物の層から酸素を引き抜き、酸化物を除去することができる。しかし絶縁膜２６の結晶性が悪いため、ＳｉとＮとの結合力が弱く、Ｎｉが絶縁膜２６に拡散しやすい。しかしながら、絶縁膜２６は、図４Ｂに示すようにソース電極２２およびドレイン電極２４が形成される前に形成されている。つまり、絶縁膜２６を形成後、熱処理（５００℃）が実施されている。これにより、絶縁膜２６は緻密化されるため、Ｎｉの絶縁膜２６へのＮｉの拡散を抑制することができる。すなわち、絶縁膜２６には、絶縁膜２７および絶縁膜３０に比べて、Ｎｉ拡散が発生しにくい。実施例１によれば、Ｎｉ層２１にＳｉを添加することで絶縁膜２６、２７および３０へのＮｉの拡散を抑制することができる。絶縁膜２６、２７および３０はＳｉＮ以外に例えば酸化シリコン（ＳｉＯ）または酸窒化シリコン（ＳｉＯＮ）などで形成されてもよい。
実施例１によれば、ゲート電極２８は、窒化シリコンからなる絶縁膜２６（第１絶縁膜）の開口部２６ａ内の窒化物半導体層２０の表面に接して設けられている。ゲート電極２８は、０．０１原子％以上１０原子％以下のＳｉが添加され窒化物半導体層２０とショットキー接触するＮｉ層２１を含む。窒化シリコンからなる絶縁膜３０（第２絶縁膜）は、ゲート電極２８および絶縁膜２６に接しゲート電極２８および絶縁膜２６を被覆する。Ｎｉ層２１に０．０１原子％以上１０原子％以下のＳｉが添加されていることで、ゲート電極２８に接する絶縁膜３０へのＮｉの拡散を抑制できる。
また、ゲート電極２８が絶縁膜２６と接している場合も、絶縁膜２６へのＮｉの拡散を抑制できる。さらに、絶縁膜２６は、５００℃以上の熱処理が実施されており、絶縁膜３０は、熱処理が実施されていない。絶縁膜２６が熱処理されていないと、絶縁膜２６には絶縁膜３０よりはＮｉが拡散しやすい。しかし、絶縁膜２６が熱処理され絶縁膜３０より緻密となっている。これにより、絶縁膜２６へのＮｉの拡散を抑制できる。熱処理温度は５５０以上が好ましく、６００℃以上がより好ましい。
ゲート電極２８は、図１と同様に厚さが約８０ｎｍのＮｉ層２１と厚さが約１２０ｎｍのＡｕ層２３としてもよい。ゲート電極２８の電気抵抗率は、４．５μΩ・ｃｍ以下であることが好ましく、４．２μΩ・ｃｍ以下がより好ましく、４．０μΩ・ｃｍ以下がさらに好ましい。
実施例２はフィールドプレート５０を設けた例である。図５は実施例２に係る半導体装置２００を例示する断面図である。実施例１と同じ構成については説明を省略する。
図５に示すように、絶縁膜３０の上にフィールドプレート５０が設けられている。フィールドプレート５０はゲート電極２８と重なり、ゲート電極２８とドレイン電極２４との間に延びている。フィールドプレート５０は金属により形成されており、例えば絶縁膜３０に近い方から厚さ５ｎｍのＴｉ層および厚さ２００ｎｍのＡｕ層を積層したものである。図示しないが、絶縁膜３０およびフィールドプレート５０の上には、絶縁膜（窒化シリコン、ポリイミドなど）が形成されていてもよい。
図６は比較例１に係る半導体装置を例示する断面図である。実施例２と比較し、Ｎｉ層２１にＳｉが添加されていない。このため、長時間の熱処理により、絶縁膜３０内の領域３１にＮｉが拡散する。領域３１は耐圧が低下する。フィールドプレート５０はゲート電極２８と重なるため、ゲート電極２８とフィールドプレート５０との距離はゲート電極２８とソース電極２２またはドレイン電極２４との距離より小さい。このため絶縁膜３０の耐圧が低下するとゲート電極２８とフィールドプレート５０とがショートしやすい。
実施例２によれば、Ｎｉ層２１にＳｉを添加することでＮｉの拡散を抑制し、絶縁膜３０の耐圧低下およびゲート電極２８とフィールドプレート５０とのショートを抑制することができる。フィールドプレート５０以外に例えば配線層などが絶縁膜３０の上にゲート電極２８と重なるように設けられていても、ゲート電極２８とのショートを抑制することができる。
実施例１および２において、窒化物半導体層２０は、窒素（Ｎ）を含む半導体層である。窒化物半導体層２０は例えばＧａＮ、ＡｌＧａＮ以外に、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などを含んでもよい。窒化物半導体層２０にはＦＥＴ以外のトランジスタなどが形成されていてもよいし、トランジスタ以外の半導体素子が形成されていてもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１２ ＡｌＮ層
１４、１８ ＧａＮ層
１６ ＡｌＧａＮ層
２０ 窒化物半導体層
２１ Ｎｉ層
２２ ソース電極
２３ Ａｕ層
２４ ドレイン電極
２５ Ｐｄ層
２６、２７、３０ 絶縁膜
２６ａ 開口部
２８ ゲート電極
３２、３４ 配線層
４０、４２ マスク
４０ａ、４２ａ 下層
４０ｂ、４２ｂ 上層
５０ フィールドプレート
１００、２００ 半導体装置

Claims (5)

  1. 基板と、
    前記基板の上に設けられた窒化物半導体層と、
    前記窒化物半導体層の上に設けられ開口部を有する窒化シリコンからなる第１絶縁膜と、
    前記開口部内の前記窒化物半導体層の表面に接して設けられ、０．０１原子％以上１０原子％以下のシリコンが添加され前記窒化物半導体層とショットキー接触するニッケル層を、含むゲート電極と、
    前記窒化物半導体層の上の前記ゲート電極の両側に設けられたソース電極とドレイン電極と、
    前記ゲート電極および前記第１絶縁膜に接し前記ゲート電極および前記第１絶縁膜を被覆する窒化シリコンからなる第２絶縁膜と、
    を具備する半導体装置。
  2. 前記ゲート電極は、前記第１絶縁膜と接して設けられてなる、請求項１に記載の半導体装置。
  3. 前記第１絶縁膜は前記第２絶縁膜よりも緻密である請求項１または２に記載の半導体装置。
  4. 前記ゲート電極の電気抵抗率は、４．５μΩ・ｃｍ以下である、請求項１記載の半導体装置。
  5. 前記第２絶縁膜の上に設けられ、前記ゲート電極と重なるフィールドプレートを具備する請求項１に記載の半導体装置。
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