JP3235817B2

JP3235817B2 - 半導体回路、半導体装置およびそれらの製造方法

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Publication number: JP3235817B2
Application number: JP24347895A
Authority: JP
Inventors: 直樹牧田
Original assignee: Sharp Corp
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Priority date: 1995-09-21
Filing date: 1995-09-21
Publication date: 2001-12-04
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Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえばアクティ
ブマトリクス型液晶表示装置の駆動回路等、イメージセ
ンサー等に応用可能なＴＦＴを用いた薄膜集積回路、三
次元ＩＣなどの半導体装置に利用でき、絶縁表面を有す
る基板上に設けられたＭＯＳ型トランジスタ、特に薄膜
トランジスタ（ＴＦＴ）により構成された半導体回路お
よびその製造方法に関し、また、この半導体回路を備え
た上記半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、上述したアクティブマトリクス型
液晶表示装置、高速で高解像度の密着型イメージセンサ
ー、または三次元ＩＣなどへの実現に向けて、ガラス等
の絶縁基板上や、絶縁膜上に高性能な半導体素子を形成
する試みがなされている。特に、アクティブマトリクス
型液晶表示装置においては、その表示部たる画素を複数
有するマトリクス部を駆動する半導体装置としての駆動
回路を前記マトリクス部と共に同一基板上に形成するド
ライバモノリシック技術の開発が盛んである。

【０００３】上記半導体装置に備わっている半導体回路
の半導体層には、薄膜状のケイ素半導体を用いるのが一
般的である。薄膜状のケイ素半導体としては、非晶質ケ
イ素半導体（ａ−Ｓｉ）からなるものと、結晶性を有す
るケイ素半導体からなるものとの２つに大別される。

【０００４】前者の非晶質ケイ素半導体は、作製温度が
低く、気相法で比較的容易に作製することが可能で量産
性に富むため、最も一般的に用いられているが、導電性
等の物性が後者の結晶性を有するケイ素半導体に比べて
劣る。このため、今後より高速特性を得るためには、後
者の結晶性を有するケイ素半導体からなる半導体回路の
作製方法の確立が強く求められていた。尚、後者の結晶
性を有するケイ素半導体としては、多結晶ケイ素、およ
び微結晶ケイ素等が知られている。

【０００５】これらケイ素半導体を得る方法としては、
以下の３つの方法が知られている。（１）第１の方法は、成膜時に結晶性を有する膜を直接
成膜する方法である。

【０００６】（２）第２の方法は、非晶質の半導体膜を
成膜しておき、レーザー光のエネルギーにより結晶性を
有せしめる方法である。

【０００７】（３）第３の方法は、非晶質の半導体膜を
成膜しておき、熱エネルギーを加えることにより結晶性
を有せしめる方法である。

【０００８】しかしながら、第１の方法では、成膜工程
と同時に結晶化が進行するので、大粒径の結晶性ケイ素
を得るにはケイ素膜の厚膜化が不可欠であり、良好な半
導体物性を有する膜を基板上に全面に渡って均一に成膜
することが技術上困難である。また成膜温度が６００℃
以上と高いので、ガラス歪点の低い安価なガラス基板が
使用できないというコストの問題があった。

【０００９】このため、現在は、第２および第３の方法
を中心とした研究開発が盛んである。第２の方法は、例
えば特開平６−２５２３９８号公報に記載されているよ
うに、波長３０８ｎｍのＸｅＣｌエキシマレーザー光な
どを非晶質ケイ素膜に照射し、ガラス基板にダメージを
与えることなく、短時間でケイ素膜のみを短時間で溶融
させ、その固化過程において結晶化させる方法である。
特に、特開平６−２５２３９８公報では、ＮチャネルＴ
ＦＴとＰチャネルＴＦＴとで照射レーザーエネルギーの
最適値が異なることに注目し、それぞれのＴＦＴに対し
てレーザー照射工程を分離することにより、Ｎチャネル
ＴＦＴ、ＰチャネルＴＦＴともに最適エネルギーで照射
するようにしている。すなわち、片チャネルＴＦＴの領
域をマスクした状態でもう一方のＴＦＴを照射する訳で
あり、それぞれのＴＦＴに対して各１回のレーザー照射
工程を有する。

【００１０】第３の方法は、第１、第２の方法と比較す
ると、大面積基板への対応が容易という利点はある。し
かし、結晶化に際し６００℃以上の高温にて数十時間に
わたる加熱処理が必要である。すなわち、安価なガラス
基板の使用とスループットの向上とを考えると、加熱温
度を下げ、さらに短時間で結晶化させるという相反する
問題点を同時に解決する必要がある。

【００１１】この第３の方法を利用して、前述の加熱処
理の問題点を解決する方法が、特開平６−２４４１０３
号および特開平６−２４４１０４号で提案されている。
これらの提案方法では、非晶質ケイ素膜の結晶化を助長
する触媒元素を利用することで、加熱温度の低温化およ
び処理時間の短縮を図っている。具体的には、非晶質ケ
イ素膜の表面にニッケルやパラジウム、さらには鉛等の
金属元素を微量に導入させ、しかる後に加熱すること
で、５５０℃、４時間程度の処理時間で結晶化を終了さ
せている。現在、アクティブマトリクス型の液晶表示装
置に用いられる、コーニング社製の７０５９ガラスは、
ガラス歪点が５９３℃であり、基板の大面積化を考慮し
た場合、前記特開平６−２４４１０３号で述べられてい
る方法は非常に有効であると言える。

【００１２】この低温結晶化のメカニズムは、まず金属
元素を核とした結晶核発生が早期に起こり、その後その
金属元素が触媒となって結晶成長を助長し、結晶化が急
激に進行することで理解される。そういった意味で、以
後これらの金属元素を触媒元素と呼ぶ。これら触媒元素
の使用により結晶化が助長されて結晶成長した結晶性ケ
イ素膜は、通常の固相成長法で結晶化した非晶質ケイ素
膜が双晶構造であるのに対して、何本もの柱状結晶で構
成されており、それぞれの柱状結晶内部は理想的な単結
晶状態となっている。

【００１３】さらに、前記特開平６−２４４１０４号で
は、非晶質ケイ素膜の一部に選択的に触媒元素を導入し
て加熱することで、他の部分を非晶質ケイ素膜の状態と
して残したまま、選択的に触媒元素が導入された領域の
みを結晶化し、そして、さらに加熱時間を延長すること
で、その導入領域から横方向（基板と平行な方向）に結
晶成長を行わせている。この横方向結晶成長領域の内部
では、成長方向がほぼ一方向に揃った柱状結晶がひしめ
き合っており、触媒元素が直接導入されてランダムに結
晶核の発生が起こった領域に比べて、結晶性が良好な領
域となっている。よって、この横方向結晶成長領域の結
晶性ケイ素膜を半導体素子の活性領域に用いることによ
り、半導体素子の高性能化が行える。

【００１４】

【発明が解決しようとする課題】以上述べたように、従
来において様々な結晶性ケイ素膜の作製法が考案され、
研究されているが、残念ながら今のところ、全ての要求
を満たすことはできていない。例えば、ドライバーモノ
リシック型のアクテティブマトリクス液晶表示装置にお
いて、その駆動回路をＮチャネル型ＴＦＴのみの単チャ
ネル構成とした場合には、消費電力およびそれに伴う発
熱量が多くなる。よって、消費電力、発熱量の低減策と
して、駆動回路のＣＭＯＳ化が有効となる。

【００１５】しかしながら、ＣＭＯＳ回路を構成するＰ
チャネル型ＴＦＴとＮチャネル型ＴＦＴとは、Ｐチャネ
ル型ＴＦＴがＮチャネル型ＴＦＴに比べて圧倒的に性能
が劣る。また、半導体基板で構成されるＭＯＳ型トラン
ジスタに比べ、ＴＦＴではそのチャネル領域が不完全な
結晶性ケイ素膜であるため、Ｎチャネル型トランジスタ
とＰチャネル型トランジスタとの性能差はさらに顕著に
なる。特に差が顕著であり、問題となるのは、電界効果
移動度と閾値電圧とについてである。従来、同一素材の
チャネル層で構成した場合、Ｐチャネル型ＴＦＴは、Ｎ
チャネル型ＴＦＴの約１／３程度の電界効果移動度しか
達成することはできなかった。また、閾値電圧について
は、Ｎチャネル型ＴＦＴが２Ｖ〜３Ｖ程度で安定してい
るにもかかわらず、Ｐチャネル型ＴＦＴでは、−７Ｖ〜
−１２Ｖと絶対値として極めて大きく、安定していない
のが通例であった。

【００１６】このような場合に半導体回路としてどのよ
うな問題が生じるか、最も簡単なＣＭＯＳ構造回路であ
るインバーターを例にとって考えてみる。図８にその回
路図を示す。入力端子８０３に高出力信号（Ｈ信号）を
入力すると、Ｎチャネル型ＴＦＴ８０１がＯＮ状態とな
り、グランド８０６からの低出力信号（Ｌ信号）が、出
力端子８０４から出力される。また、入力端子８０３に
Ｌ信号を入力した場合には、Ｐチャネル型ＴＦＴ８０２
がＯＮ状態となり、Ｖ_DD８０５からのＨ信号が、出力端
子８０４から出力される。

【００１７】次に、一般的なＮチャネル型ＴＦＴとＰチ
ャネル型ＴＦＴにおける、ゲート電圧（Ｖ_G）対ドレイ
ン電流（Ｉ_D）特性を図９（Ａ）及び（Ｂ）に示す。縦
軸のＩ_DはＬｏｇスケールで表されている。図９（Ａ）
に示されているＮチャネル型ＴＦＴ特性の閾値電圧（Ｖ
_TH）は２Ｖ程度であり、図９（Ｂ）に示されているＰチ
ャネル型ＴＦＴのＶ_THは−８Ｖ程度である。特に、注目
したいのはそれぞれのＴＦＴで見られるＶ_GがＯＦＦ領
域でのＩ_Dの跳ね上がりである。この跳ね上がりの起こ
る理由は、ＴＦＴのチャネル層は、不完全な結晶性ケイ
素膜であるため、Ｖ_GがＯＦＦ電圧となり、ドレイン端
の接合部にその電圧が集中したとき、その結晶欠陥（ト
ラップ準位）を介したキャリアのトンネリングが生じる
ことで起こると理解されている。したがって、このＯＦ
Ｆ領域でのリーク電流の増大は、絶縁基板上に結晶性ケ
イ素膜でチャネル層が構成されるＴＦＴでは、ある程度
必然的なものである。

【００１８】そして、仮に、図９（Ａ）、（Ｂ）のＴＦ
Ｔ特性を有するＮチャネル型およびＰチャネル型ＴＦＴ
で図８のインバーターを構成したとする。ＴＦＴを駆動
するためのゲート電圧、すなわち入力端子８０３への入
力電圧において、Ｎチャネル型ＴＦＴを駆動する電圧
（Ｖ_H）と、Ｐチャネル型ＴＦＴを駆動する電圧（Ｖ_L）
とはそれぞれ下記の式で与えられる。但し、（Ｎ）はＮ
チャネル型ＴＦＴ側を示し、（Ｐ）はＰチャネル型ＴＦ
Ｔ側を示す。

【００１９】Ｖ_H＝Ｖ_TH（Ｎ）＋Ｖ_ONマージン（Ｎ）＋△Ｖ_TH（Ｎ）Ｖ_L＝Ｖ_TH（Ｐ）−Ｖ_ONマージン（Ｐ）一△Ｖ_TH（Ｐ）ここで、ＴＦＴ間のＶ_THのばらつきを示す△Ｖ_THは、Ｎ
チャネル型で１Ｖ、Ｐ型で３Ｖとし、Ｖ_ONマージンをＮ
チャネル型、Ｐチャネル型ともに３Ｖとすると、Ｖ_Hは
６Ｖ、Ｖ_Lおいては−１４Ｖと非常に大きな値となる。
よって、図９のようなＴＦＴ特性をもつ従来のＣＭＯＳ
型ＴＦＴにより作製されたインバーターは、Ｐチャネル
型ＴＦＴの特性不良による大きなＶ_Lにより、消費電力
が引き上げられ、ＣＭＯＳ化したメリットが薄れるだけ
でなく、Ｖ_Lが入力端子８０３に入力された際、Ｎチャ
ネル型ＴＦＴ８０１のゲート電極には大きな負電圧が加
わるため、リーク電流が増大することになる。また、上
述の回路では電界効果移動度については考察しなかった
が、Ｐチャネル型ＴＦＴの電界効果移動度が十分でない
場合には、高周波においてＴＦＴ自体のスピードが追い
つかないため、高周波数駆動ができなくなるといった問
題点が生じる。

【００２０】さて、前述した特開平６−２５２３９８号
公報では、レーザーアニール法にて、ＮチャネルＴＦＴ
とＰチャネルＴＦＴで最適な照射エネルギーを異ならせ
て、別々に結晶化しているが、Ｐチャネル型ＴＦＴを大
きく高性能化できるものではなく、この技術だけでは十
分な特性のＣＭＯＳ回路を得ることはできない。なぜな
ら、この特開平６−２５２３９８号公報では、ＴＦＴの
特性として電界効果移動度のみに注目しており、そのマ
キシマム値からレーザーの照射エネルギーを設定してい
るからである。また、そのマキシマム値がＰチャネル型
ＴＦＴとＮチャネル型ＴＦＴとで異なることから、それ
ぞれ別々のレーザーアニール工程が必要になるという論
法であるが、もう一つの大きなポイントであるＰチャネ
ルＴＦＴの閾値電圧の低減については全く考慮されてい
ないからである。加えて、本願発明者らが行った実験で
は、レーザーアニールのパワーをある程度変化させた場
合、ＴＦＴの電界効果移動度は大きく変化するが、閾値
電圧はほとんど変化しないという結果を得ている。この
結果から理解されるように、上記の特開平６−２５２３
９８号公報は、電界効果移動度においてＮチャネル型Ｔ
ＦＴと、Ｐチャネル型ＴＦＴをそれぞれ最適化するもの
で、全ての面において、より高性能なＣＭＯＳ構成の半
導体回路を目指すものではない。

【００２１】本発明は、このような従来技術の課題を解
決すべくなされたものであり、安価なガラス基板の使用
およびスループットの向上を図れ、Ｎチャネル型ＴＦＴ
のオフ特性を損なうことなく、Ｐチャネル型ＴＦＴの性
能を飛躍的に向上できる半導体回路、半導体装置および
それらの製造方法を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明の半導体回路は、
絶縁表面を有する基板上に、結晶性を有するケイ素膜か
らなる活性領域を各々有するＮチャネル型トランジスタ
とＰチャネル型トランジスタとが相補型に構成されたＣ
ＭＯＳ構造の半導体回路であって、該Ｐチャネル型トラ
ンジスタは、該活性領域に非晶質ケイ素膜の結晶化を助
長する触媒元素を含有しており、該Ｎチャネル型トラン
ジスタの活性領域は、該触媒元素の濃度を該Ｐチャネル
型トランジスタの活性領域の濃度よりも低くなしてあ
り、そのことにより上記目的が達成される。

【００２３】本発明の半導体回路において、前記Ｐチャ
ネル型トランジスタの活性領域中の前記触媒元素の濃度
が、１×１０¹⁵ａｔｏｍｓ／ｃｍ³〜１×１０¹⁹ａｔｏ
ｍｓ／ｃｍ³である構成とすることができる。

【００２４】本発明の半導体回路において、前記Ｐチャ
ネル型トランジスタの活性領域中の前記触媒元素の濃度
が、１×１０¹⁶ａｔｏｍｓ／ｃｍ³〜１×１０¹⁸ａｔｏ
ｍｓ／ｃｍ³である構成とすることができる。

【００２５】本発明の半導体回路において、前記Ｎチャ
ネル型トランジスタの活性領域中の前記触媒元素の濃度
が、１×１０¹⁵ａｔｏｍｓ／ｃｍ³未満である構成とす
ることができる。

【００２６】前記触媒元素の濃度は、２次イオン質量分
析法によって、得られた最小値で定義される。

【００２７】本発明の半導体回路は、絶縁表面を有する
基板上に、結晶性を有するケイ素膜からなる活性領域を
各々有するＮチャネル型トランジスタとＰチャネル型ト
ランジスタとが形成された半導体回路であって、該Ｐチ
ャネル型トランジスタはその活性領域が触媒元素によ
り結晶化された結晶性ケイ素膜により形成されており、
該Ｎチャネル型トランジスタはその活性領域が、触媒元
素を使用しない固相結晶化過程により結晶化された結晶
性ケイ素膜により形成され、そのことにより上記目的が
達成される。

【００２８】本発明の半導体回路は、絶縁表面を有する
基板上に、結晶性を有するケイ素膜からなる活性領域を
各々有するＮチャネル型トランジスタとＰチャネル型ト
ランジスタとが形成された半導体回路であって、該Ｐチ
ャネル型トランジスタはその活性領域が触媒元素によ
り結晶化された結晶性ケイ素膜により形成されており、
該Ｎチャネル型トランジスタはその活性領域がレーザー
光または強光照射により結晶化された結晶性ケイ素膜に
より形成され、そのことにより上記目的が達成される。

【００２９】前記触媒元素として、Ｎｉ、Ｃｏ、Ｆｅ、
Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌおよ
びＳｂから選ばれた一種または複数種の元素が用いられ
る。本発明の半導体装置は、半導体回路を一部に備える
半導体装置であって、該半導体回路が、上記のいずれか
一つに記載のものからなり、そのことにより上記目的が
達成される。

【００３０】本発明の半導体回路の製造方法は、絶縁表
面を有する基板上に非晶質ケイ素膜を形成する工程と、
該非晶質ケイ素膜に選択的に該非晶質ケイ素膜の結晶化
を助長する触媒元素を導入する工程と、加熱処理を施
し、該触媒元素が導入された該非晶質ケイ素膜領域を結
晶化させて結晶性ケイ素膜領域を得る工程と、該結晶性
ケイ素膜領域を利用してＰチャネル型トランジスタを形
成する工程と、該結晶性ケイ素膜領域以外の領域を利用
してＮチャネル型トランジスタを形成する工程とを含
み、そのことにより上記目的が達成される。

【００３１】本発明の半導体回路の製造方法は、絶縁表
面を有する基板上に非晶質ケイ素膜を形成する工程と、
該非晶質ケイ素膜に選択的に該非晶質ケイ素膜の結晶化
を助長する触媒元素を導入する工程と、加熱処理を施
し、該触媒元素が導入された該非晶質ケイ素膜領域を結
晶化させ、さらに結晶化させた非晶質ケイ素膜領域の周
辺部に存在する該非晶質ケイ素膜を基板表面に対し概略
平行な方向に結晶成長を行わせて結晶性ケイ素膜領域を
得る工程と、該結晶性ケイ素膜領域を利用してＰチャネ
ル型トランジスタを形成する工程と、該触媒元素により
結晶化されていない領域を利用してＮチャネル型トラン
ジスタを形成する工程とを含み、そのことにより上記目
的が達成される。

【００３２】本発明の半導体回路の製造方法において、
前記加熱処理を施して前記結晶性ケイ素膜領域を得た後
において、さらに高い温度で加熱処理を施し、前記触媒
元素による結晶化が及んでいない領域を核発生させて固
相結晶化する工程と、該加熱処理を施して得た該結晶性
ケイ素膜領域を利用してＰチャネル型トランジスタを形
成する工程と、該触媒元素による結晶化が及んでいない
領域を核発生させ固相結晶化させた領域を利用してＮチ
ャネル型トランジスタを形成する工程とを含むようにし
てもよい。

【００３３】本発明の半導体回路の製造方法において、
前記加熱処理を施して前記結晶性ケイ素膜領域を得た後
において、レーザー光または強光を照射することによ
り、前記触媒元素による結晶化が及んでいない領域を結
晶化する工程と、該加熱処理を施して得た結晶性ケイ素
膜領域を利用して、Ｐチャネル型トランジスタを形成す
る工程と、該触媒元素による結晶化が及んでいない領域
にレーザー光または強光を照射して結晶化させた領域を
利用して、Ｎチャネル型トランジスタを形成する工程と
を含むようにしてもよい。

【００３４】本発明の半導体回路の製造方法において、
前記触媒元素が導入された領域を選択的に結晶化させ、
さらに該触媒元素による結晶化が及んでいない領域を自
発的に核発生させ固相結晶化させた後において、レーザ
ー光または強光を照射することにより、各結晶化領域の
結晶性を助長させる工程を含むようにしてもよい。

【００３５】前記触媒元素として、Ｎｉ、Ｃｏ、Ｆｅ、
Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌおよ
びＳｂから選ばれた一種または複数種の元素を用いるこ
とができる。

【００３６】本発明の半導体装置の製造方法は、半導体
回路を一部に備える半導体装置の製造方法であって、該
半導体回路を、上記のいずれか一つの製造方法により製
造するので、そのことにより上記目的が達成される。

【００３７】以下に、本発明の作用について説明する。

【００３８】本発明では、絶縁基板上にＮチャネル型ト
ランジスタとＰチャネル型トランジスタとを有する半導
体装置、または半導体回路において、Ｐチャネル型トラ
ンジスタの活性領域に非晶質ケイ素膜の結晶化を助長す
る触媒元素を一定量含み、前記Ｎチャネル型トランジス
タの活性領域の該触媒元素の濃度は、前記Ｐチャネル型
トランジスタの活性領域の濃度よりも低いことを特徴と
する。

【００３９】本願発明者らは、特開平６−２４４１０３
号公報および特開平６−２４４１０４号公報で提案され
ている非晶質ケイ素膜の結晶化技術に注目し、研究を進
めた結果、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴと
において、その効果は大きく異なることを見い出した。

【００４０】図７に本願発明者らが作製し、測定したＴ
ＦＴのＶ_G−Ｉ_D特性を示す。図７（Ａ）はＮチャネル型
ＴＦＴのものであり、図７（Ｂ）はＰチャネル型ＴＦＴ
のものである。図７において、実線は、触媒元素を用い
て結晶化された結晶性ケイ素膜によりその活性領域が形
成されているものであり、破線は、触媒元素を用いず通
常の固相成長法により結晶化したものである。両者とも
固相状態で結晶化後、エキシマレーザー光を低パワーに
て全面に照射し、その結晶性を助長してある。縦軸のＩ
_DはＬｏｇスケールで表されている。

【００４１】図７（Ａ）のＮチャネル型ＴＦＴにおい
て、破線で示される通常工程のＴＦＴは、触媒元素によ
る結晶化を取り入れることにより実線で示されるような
特性曲線にシフトする。具体的には、電界効果移動度が
１２０ｃｍ²／Ｖｓ程度から１４０ｃｍ²／Ｖｓ程度に向
上し、Ｖ_THが２Ｖ〜３Ｖから１Ｖ〜２Ｖに低減されてい
る。しかしながら、Ｖ_Gが負電圧、すなわちＮ型ＴＦＴ
オフ電圧でのＩ_Dの跳ね上がりは、触媒元素を用いた場
合の方が増大する傾向にある。

【００４２】これに対して、図７（Ｂ）のＰチャネル型
ＴＦＴでは、通常の固相結晶化工程により作製されたＴ
ＦＴに比べ、触媒元素を用いて結晶化させたもののは、
飛躍的にそのオン特性が向上する。具体的には、電界効
果移動度が４０ｃｍ²／Ｖｓ程度から９０ｃｍ²／Ｖｓ程
度に向上し、Ｖ_THが−８Ｖ〜−１０Ｖ程度から−３Ｖ〜
−４Ｖに低減される。Ｎチャネル型ＴＦＴに比べ、Ｐチ
ャネル型ＴＦＴの効果が非常に大きい理由は、未だ定か
ではないが、触媒元素により結晶化されたケイ素膜の結
晶中の応力が他の結晶化法に比べて小さい点や、その結
晶方位が（１１０）優勢になっていることなどが、電子
よりもむしろホールに対して優位に働いているのではな
いかと考えている。但し、Ｐチャネル型ＴＦＴにおいて
も、オフ特性はＮチャネル型ＴＦＴと同様、悪化傾向に
ある。

【００４３】特開平６−２４４１０３号公報および特開
平６−２４４１０４号公報で提案されている技術を用い
た場合の最大の問題点は、ＴＦＴのオフ領域でのリーク
電流の増大である。この理由は、結晶化後に残留して結
晶粒界に偏在している、結晶性ケイ素膜中に残留する触
媒元素の影響による。特に、ニッケルやパラジウムな
ど、非晶質ケイ素膜の結晶化を促す触媒として効率よく
作用する元素は、ケイ素中においてバンドギャップ中央
付近に不純物準位を形成する。したがって、ＴＦＴにお
いては、これらの触媒元素の影響としてオフ領域でのリ
ーク電流の増大現象が現れる。

【００４４】本発明では、基板上に複数個のＴＦＴを有
する半導体装置および半導体回路において、すべてのＴ
ＦＴに対して触媒元素を導入して結晶化せず、特にＰチ
ャネル型ＴＦＴに対してのみ積極的に触媒元素による結
晶化を行う。よって、Ｎチャネル型ＴＦＴに対しては、
従来法を用いた結晶化工程により得られるＴＦＴのオン
特性で十分なものとし、そのオフ特性は犠牲にせず、Ｐ
チャネル型ＴＦＴのみオフ特性をある程度犠牲にして、
オン特性を向上する。この結果、問題となっていたＰチ
ャネル型ＴＦＴのＶ_THは低下し、電界効果移動度は向上
して、これにより得られるＣＭＯＳ回路は、高周波駆動
が可能となり、低駆動電圧、低消費電力が実現される。

【００４５】本発明において、ＴＦＴオフ領域でのリー
ク電流は、触媒元素を用いたＰチャネルＴＦＴで増加す
るが、例えば図８のインバーターを駆動する際には、Ｎ
チャネルＴＦＴのＶ_THが低いためＶ_Hはそれほど大きく
なく、ＰチャネルＴＦＴに対して大きなオフ電圧を加え
る必要がない。よって、実際の使用上においては、Ｐチ
ャネル型ＴＦＴのリーク電流は大きな問題とならない。
ＴＦＴオフ領域のリーク電流において、問題となるの
は、むしろＮチャネル型ＴＦＴの方で、Ｐチャネル型Ｔ
ＦＴのＶ_THが大きな分、図８のインバーターを駆動する
Ｖ_Lは、マイナス側に大きな値となり、そのときにＮチ
ャネルＴＦＴに印加されるオフ電圧も大きくなる。よっ
て、ＮチャネルＴＦＴおいては、ＰチャネルＴＦＴ以上
に、ＴＦＴオフ領域でのリーク電流の増大、特にＶ_G−
Ｉ_D特性上でのリーク電流の跳ね上がりを防ぐ必要があ
る。したがって、Ｎチャネル型ＴＦＴおよびＰチャネル
型ＴＦＴの両方を触媒元素により結晶化された結晶性ケ
イ素膜で構成すると、Ｎチャネル型ＴＦＴにおいてリー
ク電流増大の問題が生じ、高性能なＣＭＯＳ回路は得ら
れない。

【００４６】本発明は、以上述べたようにＮチャネル型
ＴＦＴとＰチャネル型ＴＦＴとを有する半導体回路また
は半導体装置の中でも特に、インバーターなどのＣＭＯ
Ｓ構成の回路において有効である。ＴＦＴ活性領域中で
の触媒元素の濃度は、２次イオン質量分析法によって得
られた最小値で定義されるものとして、Ｐチャネル型Ｔ
ＦＴで１×１０¹⁵ａｔｏｍｓ／ｃｍ³〜１×１０¹⁹ａｔ
ｏｍｓ／ｃｍ³であれば、触媒元素がその出発物質であ
る非晶質ケイ素膜の結晶化を助長するように作用する。
最も触媒元素が効率よく作用する活性領域中の膜中濃度
としては、上記の範囲の中でも特に１×１０¹⁶ａｔｏｍ
ｓ／ｃｍ³〜１×１０¹⁸ａｔｏｍｓ／ｃｍ³であり、本発
明においては、Ｐチャネル型ＴＦＴの活性領域中の触媒
元素濃度がこの範囲内であることが最も望ましい。逆
に、ＴＦＴの活性領域中の触媒元素濃度が、１×１０¹⁵
ａｔｏｍｓ／ｃｍ³未満であれば、触媒元素が作用せ
ず、ＴＦＴ特性においても触媒元素が原因となるオフ領
域でリーク電流増大などの影響がなくなる。よって、本
発明においては、Ｎチャネル型ＴＦＴの活性領域中の触
媒元素濃度として、１×１０¹⁵ａｔｏｍｓ／ｃｍ³未満
であることが望ましい。

【００４７】本発明において、Ｐチャネル型ＴＦＴは、
前記触媒元素により結晶化された結晶性ケイ素膜により
その活性領域が形成されていることがポイントである。
それに対して、Ｎチャネル型トランジスタは、触媒元素
によらない自然な固相結晶化過程により結晶化された結
晶性ケイ素膜によりその活性領域を形成することが、プ
ロセス簡略化、および基板上における複数のＴＦＴの均
一性において有効である。この場合には、触媒元素を選
択的に導入して加熱処理により選択的に結晶化した後、
さらに加熱処理を継続することで、その他の領域で自発
的に核発生させ固相結晶化する。その後、レーザー光あ
るいは強光を基板全面に照射し、各結晶化領域の結晶性
を助長させることは、ＴＦＴオン特性向上において特に
有効である。

【００４８】また、本発明において、Ｎチャネル型ＴＦ
Ｔの活性領域を、レーザー光あるいは強光の照射により
結晶化された結晶性ケイ素膜で形成することは、プロセ
ス短縮化、およびスループット向上において有効であ
る。すなわち、触媒元素を選択的に導入し加熱処理によ
り選択的に結晶化した後、基板全面にレーザー光あるい
は強光を照射することで、非晶質状態で残っている領域
は結晶化され、先に触媒元素により結晶化された領域
は、その結晶性が助長される。よって、先に述べた結晶
化と結晶性助長の２つの工程を、一つの工程で行うこと
ができる訳である。さらに、Ｐチャネル型ＴＦＴを形成
する領域として、直接触媒元素が導入された領域ではな
く、その導入領域をシードとし、その周辺部で横方向
（基板と平行な方向）に結晶成長が行われた領域を使用
することで、さらに高性能化を図ることができる。この
理由は前述したように、前記導入領域ではランダムに結
晶成長が行われているのに対して、その周辺部は成長方
向が一次元的に揃った非常に高品質な結晶性ケイ素膜で
構成されているからである。

【００４９】本発明においては、触媒元素としてＮｉを
用いた場合に最も顕著な効果を得ることができるが、そ
の他利用できる触媒元素の種類としては、Ｃｏ、Ｆｅ、
Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ、ま
たはＳｂを利用することができる。これらから選ばれた
一種または複数種類の元素であれば、結晶化助長の効果
がある。

【００５０】

【発明の実施の形態】以下に、本発明の実施形態につき
具体的に説明する。

【００５１】〔第１の実施形態〕本発明を用いた第１の
実施形態について説明する。本実施形態では、アクティ
ブマトリクス型の液晶表示装置の周辺駆動回路や、一般
の薄膜集積回路の一部を構成する、Ｎチャネル型ＴＦＴ
とＰチャネル型ＴＦＴとを相補型に構成したＣＭＯＳ構
造の半導体回路をガラス基板上に作製する工程につい
て、説明を行う。

【００５２】以下において、図１に示すのが、本実施形
態で説明するＴＦＴの作製工程の概要を示す平面図であ
る。図２は、図１のＡ−Ａ’で切った断面図であり、
（Ａ）→（Ｆ）の順にしたがって工程が順次進行する。

【００５３】まず、図２（Ａ）に示すように、ガラス基
板１０１上に、例えばスパッタリング法によって厚さ３
００ｎｍ程度の酸化ケイ素からなる下地膜１０２を形成
する。この酸化ケイ素膜は、ガラス基板からの不純物の
拡散を防ぐために設けられる。次に、減圧ＣＶＤ法ある
いはプラズマＣＶＤ法によって、厚さ２５〜１００ｎ
ｍ、例えば８０ｎｍの真性（Ｉ型）の非晶質ケイ素膜
（ａ−Ｓｉ膜）１０３を成膜する。

【００５４】次に、ａ−Ｓｉ膜１０３上に酸化ケイ素膜
を形成し、所定の領域１００にスルーホールを開口し
て、マスク膜１０４とする。マスク膜１０４のスルーホ
ールにより、つまり領域１００において、ａ−Ｓｉ膜１
０３が露呈される。即ち、図２（Ａ）の状態を上面から
見ると、図１のように領域１００でａ−Ｓｉ膜１０３が
露呈しており、他の部分は酸化ケイ素膜１０４によりマ
スクされている状態となっている。

【００５５】次に、図２（Ａ）に示すように、ａ−Ｓｉ
膜１０３表面にニッケルを溶かせた水溶液１０５が接す
るように基板１０１を保持する。本実施形態では、溶質
としては酢酸ニッケルを用い、水溶液中のニッケル濃度
は１０ｐｐｍとなるようにした。その後、スピナーによ
り水溶液１０５を基板１０１上に均一に延ばし乾燥させ
る。

【００５６】次に、これを水素還元雰囲気下または不活
性雰囲気下において、加熱温度５２０℃〜５８０℃で数
時間から数十時間、例えば５５０℃で４時間アニールし
て結晶化させる。この際、表面に塗布されたニッケルが
核となり、基板１０１に対して垂直方向に非晶質ケイ索
膜１０３の結晶化が起こり、図２（Ｂ）に示すように、
結晶性ケイ素膜１０３ａが選択的に形成される。このと
き、マスク膜１０４によりマスクされ、ニッケル水溶液
１０５と接触していない領域のａ−Ｓｉ膜１０３は結晶
化されず、ａ−Ｓｉ領域１０３ｃとして残る。また、表
面に塗布されたニッケルは、結晶性ケイ素膜１０３ａの
全体に拡散しており、２次イオン質量分析法（ＳＩＭ
Ｓ）により測定された、結晶性ケイ素膜１０３ａ中のニ
ッケル濃度は、５×１０¹⁷ａｔｏｍｓ／ｃｍ³程度であ
った。

【００５７】次に、マスク膜１０４を除去した後、図２
（Ｃ）に示すようにレーザー光１０７を基板全面に照射
する。これにより、ａ−Ｓｉ領域１０３ｃが結晶化され
て結晶性ケイ素領域となると共に、結晶性ケイ素領域１
０３ａの結晶性がさらに助長される。このときのレーザ
ー光としては、ＸｅＣｌエキシマレーザー（波長３０８
ｎｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー光の
照射条件は、照射時に基板を１５０〜４５０℃、例えば
４００℃に加熱し、エネルギー密度２００ｍＪ／ｃｍ²
〜４００ｍＪ／ｃｍ²、例えば２５０ｍＪ／ｃｍ²で照射
した。

【００５８】続いて、図２（Ｄ）に示すように、不要な
部分の結晶性ケイ素膜を除去して素子間分離を行い、後
にＴＦＴの活性領域（ソース／ドレイン領域、チャネル
領域）となる島状の結晶性ケイ素膜１０３ｎおよび１０
３ｐを形成する。ここで、結晶性ケイ素膜１０３ｎはレ
ーザー光照射のみで結晶化されたものであり、結晶性ケ
イ素膜１０３ｐは、ニッケルの触媒作用により低温で固
相結晶化され、レーザー光照射によりその結晶性が助長
された結晶性ケイ素膜となっている。

【００５９】次に、上記の活性領域となる結晶性ケイ素
膜１０３ｎおよび１０３ｐを覆うように厚さ２０ｎｍ〜
１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲー
ト絶縁膜１０８として成膜する。酸化ケイ素膜の形成に
は、ここではＴＥＯＳ（ＴｅｔｒａＥｔｈｏｘｙＯ
ｒｔｈｏＳｉｌｉｃａｔｅ）を原料とし、酸素ととも
に基板温度１５０℃〜６００℃、好ましくは３００℃〜
４００℃で、ＲＦプラズマＣＶＤ法により分解・堆積し
た。あるいはＴＥＯＳを原料としてオゾンガスとともに
減圧ＣＶＤ法もしくは常圧ＣＶＤ法によって、基板温度
を３５０℃〜６００℃、好ましくは４００℃〜５５０℃
として形成してもよい。続いて、成膜後、ゲート絶縁膜
１０８自身のバルク特性および結晶性ケイ素膜とゲート
絶縁膜１０８との界面特性を向上するために、不活性ガ
ス雰囲気下で４００℃〜６００℃で３０分〜６０分アニ
ールを行った。

【００６０】引き続いて、スパッタリング法によって、
厚さ４００ｎｍ〜８００ｎｍ、例えば６００ｎｍのアル
ミニウムを成膜する。そして、アルミニウム膜をパター
ニングして、ゲート電極１０９ｎ、１０９ｐを形成す
る。さらに、このアルミニウムからなるゲート電極１０
９ｎ、１０９ｐの表面を陽極酸化して、表面に酸化物層
１１０ｎ、１１０ｐを形成する。この状態が図２（Ｅ）
に相当する。陽極酸化は、酒石酸が１〜５％含まれたエ
チレングリコール溶液中で行い、最初一定電流で２２０
Ｖまで電圧を上げ、その状態で１時間保持して終了させ
る。得られた酸化物層１１０ｎ、１１０ｐの厚さは２０
０ｎｍである。なお、この酸化物層１１０ｎ、１１０ｐ
は、後のイオンドーピング工程において、オフセットゲ
ート領域を形成する厚さとなるので、オフセットゲート
領域の長さを上記陽極酸化工程で決めることができる。

【００６１】次に、イオンドーピング法によって、ゲー
ト電極１０９ｎ、１０９ｐとその周囲の酸化物層１１０
ｎ、１１０ｐをマスクとして、結晶性ケイ素膜１０３
ｎ、１０３ｐに不純物（リン、およびホウ素）を注入す
る。ドーピングガスとして、フォスフィン（ＰＨ₃）お
よびジボラン（Ｂ₂Ｈ₆）を用い、前者の場合は、加速電
圧を６０ｋＶ〜９０ｋＶ、例えば８０ｋＶ、後者の場合
は、４０ｋＶ〜８０ｋＶ、例えば６５ｋＶとし、ドーズ
量は１×１０¹⁵ｃｍ^-2〜８×１０¹⁵ｃｍ^-2、例えばリン
を２×１０¹⁵ｃｍ^-2、ホウ素を５×１０¹⁵ｃｍ^-2とす
る。この工程により、ゲート電極１０９ｎ、酸化物層１
１０ｎあるいはゲート電極１０９ｐ、酸化物層１１０ｐ
にマスクされて不純物が注入されない領域は、それぞれ
後にＴＦＴのチャネル領域１１１ｎ、１１１ｐとなる。
ドーピングに際しては、ドーピングが不要な領域をフォ
トレジストで覆うことによって、それぞれの元素を選択
的にドーピングを行う。すなわち、リンのドーピングに
際しては、後にｐチャネル型ＴＦＴとなる活性領域１１
４ｐをフォトレジストでマスクし、逆にホウ素のドーピ
ングに際してはＮチャネル型ＴＦＴの活性領域１１４ｎ
をマスクする。この結果、Ｎ型の不純物領域１１２ｎと
１１３ｎ、Ｐ型の不純物領域１１２ｐと１１３ｐが形成
され、図１に示すようにＮチャネル型ＴＦＴ（ＮＴＦ
Ｔ）とＰチャネル型ＴＦＴ（ＰＴＦＴ）とを形成するこ
とができる。

【００６２】その後、図２（Ｅ）に示すように、レーザ
ー光１１５の照射によってアニールを行い、イオン注入
した不純物の活性化を行うと同時に、上記の不純物導入
工程で結晶性が劣化した部分の結晶性を改善させる。こ
の際、使用するレーザーとしてはＸｅＣｌエキシマレー
ザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用
い、エネルギー密度１５０ｍＪ／ｃｍ²〜４００ｍＪ／
ｃｍ²、好ましくは２００ｍＪ／ｃｍ²〜２５０ｍＪ／ｃ
ｍ³で照射を行った。こうして形成されたＮ型不純物
（リン）領域１１２ｎ、１１３ｎのシート抵抗は２００
Ω／ｃｍ²〜４００Ω／ｃｍ²、Ｐ型不純物（ホウ素）領
域１１２ｐ、１１３ｐのシート抵抗は５００Ω／ｃｍ²
〜８００Ω／ｃｍ²であった。

【００６３】続いて、厚さ６００ｎｍ程度の酸化ケイ素
膜あるいは窒化ケイ素膜を層間絶縁膜１１６として形成
する。酸化ケイ素膜を用いる場合には、ＴＥＯＳを原料
として、これと酸素とのプラズマＣＶＤ法、もしくはオ
ゾンとの減圧ＣＶＤ法あるいは常圧ＣＶＤ法によって形
成すれば、段差被覆性に優れた良好な層間絶縁膜が得ら
れる。また、ＳｉＨ₄とＮＨ₃とを原料ガスとしてプラズ
マＣＶＤ法で成膜された窒化ケイ素膜を用いれば、活性
領域とゲート絶縁膜との界面へ水素原子を供給し、ＴＦ
Ｔ特性を劣化させる不対結合手を低減する効果がある。

【００６４】次に、層間絶縁膜１１６にコンタクトホー
ルを形成して、金属材料、例えば、窒化チタンとアルミ
ニウムとの二層膜によってＴＦＴの電極・配線１１７、
１１８、１１９を形成する。窒化チタン膜は、アルミニ
ウムが半導体層に拡散するのを防止する目的のバリア膜
として設けられる。

【００６５】そして、最後に、１気圧の水素雰囲気で３
５０℃、３０分のアニールを行い、図２（Ｆ）に示すＴ
ＦＴを完成させる。

【００６６】以上の実施形態にしたがって作製したＮＴ
ＦＴは、電界効果移動度（μ）が８０ｃｍ²／Ｖｓ〜１
００ｃｍ²／Ｖｓ、閾値電圧（Ｖ_TH）が２Ｖ〜３Ｖであ
り、ＴＦＴオフ領域でのリーク電流（１_OFF）も数ｐＡ
程度と小さい。また、ＰＴＦＴにおいては、μが６０ｃ
ｍ²／Ｖｓ〜７０ｃｍ²／Ｖｓ程度、Ｖ_THが−３Ｖ〜−４
Ｖであり、ＰＴＦＴとしては良好な特性を示し、１_OFF
は数十ｐＡ程度であった。よって、本実施形態ではＰＴ
ＦＴの特性を主に引き上げることができ、ガラス基板上
に形成されたＴＦＴによるＣＭＯＳ構造回路としては、
特に優秀な特性をもつＣＭＯＳ構造の半導体回路が得ら
れた。

【００６７】〔第２の実施形態〕本発明を用いた第２の
実施形態について説明する。本実施形態においても、ガ
ラス基板上に構成されたＮＴＦＴとＰＴＦＴによるＣＭ
ＯＳ構造の半導体回路についての説明を行う。

【００６８】図３は、本実施形態で説明するＴＦＴの作
製工程の概要を示す平面図である。図４は、図３のＢ−
Ｂ’で切った断面図であり、（Ａ）→（Ｅ）の順にした
がって工程か順次進行する。

【００６９】まず、図４（Ａ）に示すように、ガラス基
板２０１上に、例えばスパッタリング法によって厚さ１
００ｎｍ程度の酸化ケイ素からなる下地膜２０２を形成
する。次に、減圧ＣＶＤ法によって、厚さ２５ｎｍ〜１
００ｎｍ、例えば５０ｎｍの真性（Ｉ型）の非晶質ケイ
素膜（ａ−Ｓｉ膜）２０３を成膜する。

【００７０】次に、ａ−Ｓｉ膜２０３上に感光性樹脂
（フォトレジスト）を塗布し、露光・現像してマスク膜
２０４とする。このマスク膜２０４のスルーホールによ
り、つまり領域２００において、スリット状にａ−Ｓｉ
膜２０３が露呈される。即ち、図４（Ａ）の状態を上面
から見ると、図３のように領域２００でａ−Ｓｉ膜２０
３が露呈しており、他の部分はフォトレジストによりマ
スクされている状態となっている。

【００７１】上記マスク２０４を設けた後、図４（Ａ）
に示すように、基板２０１表面にニッケル薄膜２０５を
蒸着する。本実施形態では、蒸着ソースと基板間の距離
を通常より大きくして、蒸着レートを低下させること
で、ニッケル薄膜２０５の厚さが１ｎｍ〜２ｎｍ程度と
なるように制御した。このときの基板２０１上における
ニッケル薄膜２０５の面密度を実際に測定すると、４×
１０¹³ａｔｍｓ／ｃｍ²程度であった。

【００７２】次に、図４（Ｂ）に示すように、マスク膜
２０４を除去することで、マスク膜２０４上のニッケル
薄膜２０５がリフトオフされ、領域２００のａ−Ｓｉ膜
２０３において、選択的にニッケル薄膜２０５のニッケ
ルの徴量添加が行われたことになる。そして、これを不
活性雰囲気下、例えば加熱温度５５０℃で１６時間アニ
ールして結晶化させる。

【００７３】この際、領域２００においては、ａ−Ｓｉ
膜２０３表面に添加されたニッケルを核として基板２０
１に対して垂直方向にａ−Ｓｉ膜２０３の結晶化が起こ
り、結晶性ケイ素膜２０３ａが形成される。そして、領
域２００の周辺領域では、図４（Ｂ）において、矢印２
０６で示すように、領域２００から横方向（基板と平行
な方向）に結晶成長が行われ、横方向に結晶成長した結
晶性ケイ素膜２０３ｂが形成される。また、それ以外の
ａ−Ｓｉ膜２０３の領域は、そのまま非晶質ケイ素膜領
域２０３ｃとして残る。この横方向に結晶成長した結晶
性ケイ素膜２０３ｂ中のニッケル濃度は８×１０¹⁶ａｔ
ｏｍｓ／ｃｍ³程度であった。なお、上記結晶成長に際
し、矢印２０６で示される基板と平行な方向の結晶成長
の距離は、８０μｍ程度である。

【００７４】次に、図４（Ｂ）に示すようにレーザー光
２０７を基板全面に照射する。これにより、非晶質ケイ
素領域２０３ｃが結晶化されると共に、結晶性ケイ素領
域２０３ｂの結晶性がさらに助長される。このときのレ
ーザー光としては、ＸｅＣｌエキシマレーザー（波長３
０８ｎｍ、パルス幅４０ｎｓｅｃ）を用い、基板を４０
０℃に加熱し、エネルギー密度２５０ｍＪ／ｃｍ²で照
射した。

【００７５】その後、図４（Ｃ）に示すように、後にＴ
ＦＴの活性領域（素子領域）２０３ｎ、２０３ｐとなる
結晶性ケイ素膜を残し、それ以外の領域をエッチング除
去して素子間分離を行う。ここで、結晶性ケイ素膜２０
３ｎはレーザー光照射のみで結晶化されたものであり、
結晶性ケイ素膜２０３ｐは、ニッケルの触媒作用により
低温で方向制御されて固相結晶化し、レーザー光照射に
よりその結晶性が助長された結晶性ケイ素膜となってい
る。

【００７６】次に、後で活性領域となる上記結晶性ケイ
素膜２０３ｎおよび２０３ｐを覆うように厚さ１００ｎ
ｍの酸化ケイ素膜をゲート絶縁膜２０８として成膜す
る。本実施形態では、ゲート絶縁膜２０８の成膜方法と
してＴＥＯＳを原科とし、酸素とともに基板温度３５０
℃で、ＲＦプラズマＣＶＤ法により分解・堆積した。

【００７７】引き続いて、図４（Ｄ）に示すように、ス
パッタリング法によって厚さ４００ｎｍ〜８００ｎｍ、
例えば５００ｎｍのアルミニウム（０．１〜２％のシリ
コンを含む）を成膜し、アルミニウム膜をパターニング
して、ゲート電極２０９ｎ、２０９ｐを形成する。

【００７８】次に、イオンドーピング法によって、ゲー
ト電極２０９ｎ、２０９ｐをマスクとして結晶性ケイ素
膜２０３ｎ、２０３ｐに不純物（リン、およびホウ素）
を注入する。ドーピングガスとして、フォスフィン（Ｐ
Ｈ₃）およびジボラン（Ｂ₂Ｈ₆）を用い、第１実施形態
と同様のドーピング条件にて行った。この工程により、
ゲート電極２０９ｎ、２０９ｐにマスクされ不純物が注
入されない領域は、それぞれ後にＴＦＴのチャネル領域
２１１ｎ、２１１ｐとなる。ドーピングに際しては、ド
ーピングが不要な領域をフォトレジストで覆うことによ
って、それぞれの元素を選択的にドーピングを行う。こ
の結果、Ｎ型の不純物領域２１２ｎと２１３ｎ、Ｐ型の
不純物領域２１２ｐと２１３ｐが形成され、図３に示す
ようにＮチャネル型ＴＦＴ（ＮＴＦＴ）とＰチャネル型
ＴＦＴ（ＰＴＦＴ）とを形成することができる。

【００７９】その後、図４（Ｄ）に示すように、レーザ
ー光２１５の照射によってアニールを行い、イオン注入
した不純物の活性化を行う。レーザー光としては、Ｘｅ
Ｃｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０
ｎｓｅｃ）を用い、レーザー光の照射条件としては、エ
ネルギー密度２５０ｍＪ／ｃｍ²で一か所につき２０シ
ョット照射した。

【００８０】続いて、図４（Ｅ）に示すように、厚さ６
００ｎｍの酸化ケイ素膜を層間絶縁膜２１６としてプラ
ズマＣＶＤ法によって形成し、これにコンタクトホール
を形成して、金属材料、例えば、窒化チタンとアルミニ
ウムとの二層膜によってＴＦＴの電極・配線２１７、２
１８、２１９を形成する。そして最後に、１気圧の水素
雰囲気下で３５０℃、３０分のアニールを行い、ＴＦＴ
を完成させる。

【００８１】以上の実施形態にしたがって作製したＣＭ
ＯＳ構造回路において、ＮＴＦＴのμは８０ｃｍ²／Ｖ
ｓ〜１００ｃｍ²／Ｖｓ、Ｖ_THは２Ｖ〜３Ｖであるのに
対し、ＰＴＦＴでは、μが８０ｃｍ²／Ｖｓ〜１００ｃ
ｍ²／ＶｓとＮＴＦＴと同レベルに高く、Ｖ_THは−３Ｖ
〜−４Ｖと非常に良好な特性を示す。また、ＴＦＴオフ
領域でのリーク電流値は、ＮＴＦＴの数ｐＡに比べ、Ｐ
ＴＦＴでは１０ｐＡ程度であるが、第１の実施形態で述
べた方法で作製した場合に比べて半分以下に低減されて
いた。

【００８２】〔第３の実施形態〕本発明を用いた第３の
実施形態について説明する。本実施形態においても、ガ
ラス基板上に構成されたＮＴＦＴとＰＴＦＴとによるＣ
ＭＯＳ構造の半導体回路についての説明を行う。

【００８３】図５は、本実施形態で説明するＴＦＴの作
製工程の概要を示す平面図である。図６は、図５のＣ−
Ｃ’で切った断面図であり、（Ａ）→（Ｅ）の順にした
がって工程が順次進行する。

【００８４】まず、図５（Ａ）に示すように、ガラス基
板３０１上に厚さ３００ｎｍ程度の酸化ケイ素からなる
下地膜３０２を形成する。

【００８５】次に、プラズマＣＶＤ法によって、厚さ２
５ｎｍ〜１００ｎｍ、例えば５０ｎｍの真性（Ｉ型）の
非晶質ケイ素膜（ａ−Ｓｉ膜）３０３を成膜する。

【００８６】次に、ａ−Ｓｉ膜３０３上に感光性樹脂
（フォトレジスト）を塗布し、露光・現像してマスク膜
３０４とする。マスク膜３０４のスルーホールにより、
領域３００において、スリット状にａ−Ｓｉ膜３０３が
露呈される。即ち、図６（Ａ）の状態を上面から見る
と、図５のように領域３００でａ−Ｓｉ膜３０３が露呈
しており、他の部分はフォトレジストによりマスクされ
ている状態となっている。上記マスク３０４を設けた
後、図６（Ａ）に示すように、基板３０１表面に厚さ１
ｎｍ〜２ｎｍ程度のニッケル薄膜３０５を蒸着する。そ
の後、図６（Ｂ）に示すように、マスク膜３０４を除去
することで、マスク膜３０４上のニッケル薄膜３０５が
リフトオフされ、領域３００のａ−Ｓｉ膜３０３におい
て、選択的にニッケル薄膜３０５のニッケルの微量添加
が行われたことになる。そして、これを不活性雰囲気
下、加熱温度６００℃で２０時間アニールして結晶化さ
せる。

【００８７】この際、領域３００においては、ａ−Ｓｉ
膜３０３表面に添加されたニッケルを核としてａ−Ｓｉ
膜３０３の結晶化が起こり、結晶性ケイ素膜３０３ａが
形成される。そして、領域３００の周辺領域では、図６
（Ｂ）において、矢印３０６で示すように、領域３００
から横方向（基板と平行な方向）に結晶成長が行われ、
横方向に結晶成長した結晶性ケイ素膜３０３ｂが形成さ
れる。加熱温度６００℃においては、横方向に結晶成長
が及ばないそれ以外のａ−Ｓｉ膜３０３の領域で、ニッ
ケルによらない自然な核発生が生じる。結晶性ケイ素膜
３０３ｂの横方向結晶成長は、この自然核発生により阻
害され、新たな結晶粒とぶつかり合うことで、結晶成長
が制限される。そして、横方向に結晶成長が及ばないａ
−Ｓｉ膜３０３の領域は、自然核発生し成長した結晶粒
で埋め尽くされ、通常の固相結晶化領域３０３ｃとな
る。このときの横方向に結晶成長した結晶性ケイ素膜３
０３ｂ中のニッケル濃度は５×１０¹⁶ａｔｏｍｓ／ｃｍ
³程度であった。なお、上記結晶成長に際し、矢印３０
６で示される基板と平行な方向の結晶成長の距離は、１
４０μｍ程度である。

【００８８】次に、図６（Ｂ）に示すようにレーザー光
３０７を基板全面に照射する。これにより、ニッケル薄
膜３０５のニッケルにより横方向に結晶成長した結晶性
ケイ素膜３０３ｂ、および通常の固相結晶化領域３０３
ｃの結晶性がさらに助長される。このときのレーザー光
としては、ＸｅＣｌエキシマレーザー（波長３０８ｎ
ｍ、パルス幅４０ｎｓｅｃ）を用い、基板を４００℃に
加熱し、エネルギー密度２５０ｍＪ／ｃｍ²で照射し
た。

【００８９】その後、図６（Ｃ）に示すように、後にＴ
ＦＴの活性領域（素子領域）３０３ｎ、３０３ｐとなる
結晶性ケイ素膜を残し、それ以外の領域をエッチング除
去して素子間分離を行う。ここで、結晶性ケイ素膜３０
３ｎは、自然核発生による通常の固相結晶化後、レーザ
ー光照射によりその結晶性が助長されたものであり、結
晶性ケイ素膜３０３ｐは、ニッケルの触媒作用により低
温で方向制御され結晶化し、レーザー光照射によりその
結晶性が助長された結晶性ケイ素膜となっている。

【００９０】以後、前記結晶性ケイ素膜３０３ｎをＮＴ
ＦＴの活性領域に、結晶性ケイ素膜３０３ｐをＰＴＦＴ
の活性領域に利用し、第１実施形態および第２実施形態
と同様の工程を経て、目的とするＣＭＯＳ構造の半導体
回路を形成する。

【００９１】本実施形態においては、第２実施形態に比
べＮＴＦＴにおいて、さらなる特性向上が図れる。実際
に以上の実施形態にしたがって作製したＣＭＯＳ構造の
半導体回路においては、ＰＴＦＴでは第２実施形態と同
様、μが８０ｃｍ²／Ｖｓ〜１００ｃｍ²／Ｖｓ、Ｖ_THは
−３Ｖ〜−４Ｖと素晴らしい特性を示す一方、ＮＴＦＴ
でもμが１２０ｃｍ²／Ｖｓ〜１５０ｃｍ²／Ｖｓ、Ｖ_TH
が２Ｖ〜３Ｖと良好な特性を示す。

【００９２】以上、本発明に基づく３つの実施形態例に
つき具体的に説明したが、本発明は上述の実施形態に限
定されるものではなく、本発明の技術的思想に基づく各
種の変形が可能である。

【００９３】例えば、前述の３例の実施形態において
は、ニッケルを導入する方法として、非晶質ケイ素膜表
面をニッケル塩を溶かせた水溶液を塗布する方法、ある
いは蒸着法によりニッケル薄膜を形成する方法により、
ニッケル微量添加を行い、結晶成長を行わす方法を採用
した。しかし、第１の非晶質ケイ素膜の成膜前に、下地
膜表面にニッケルを導入し、非晶質ケイ素膜下層よりニ
ッケルを拡散させ結晶成長を行わせる方法でもよい。即
ち、結晶成長は非晶質ケイ素膜の上面側から行ってもよ
いし、下面側から行ってもよい。また、ニッケルの導入
方法としても、その他、様々な手法を用いることができ
る。例えば、ニッケル塩を溶かせる溶媒として、ＳＯＧ
（スピンオングラス）材料を溶媒としてＳｉＯ₂膜より
拡散させる方法も有効であるし、スパッタリング法やメ
ッキ法により薄膜形成する方法や、イオンドーピング法
により直接導入する方法なども利用できる。さらに、結
晶化を助長する不純物金属元素としては、ニッケル以外
にコバルト、鉄、パラジウム、白金、銅、銀、金、イン
ジウム、スズ、アルミニウム、アンチモンから選ばれた
一種または複数種の元素を用いても同様の効果が得られ
る。

【００９４】また、上述した３つの実施形態例では、パ
ルスレーザーであるエキシマレーザー照射により、非晶
質ケイ素膜を結晶化、あるいは結晶性ケイ素膜の結晶性
を助長する方法を用いた。特に、触媒元素による結晶性
ケイ素膜の結晶性を助長する方法においては、触媒元素
により結晶化された結晶性ケイ素膜の良好な結晶性を保
持した上で、さらに結晶粒内の欠陥、転位などが効果的
に処理され、高品質な結晶性ケイ素膜が得られる。この
ときの加熱手段として、本実施形態で用いたエキシマレ
ーザー以外に、連続発振Ａｒレーザーなど他の種類のレ
ーザーを用いても同様の処理が可能である。また、レー
ザー光の代わりに赤外光、フラッシュランプを使用して
短時間に１０００℃〜１２００℃（シリコンモニターの
温度）まで上昇させ試料を加熱する、いわゆるＲＴＡ
（ラピッド・サーマル・アニール：ＲＴＰ（ラピッド・
サーマル・プロセス）ともいう）などのいわゆるレーザ
ー光と同等の強光を用いてもよい。

【００９５】さらに、本発明の応用としては、液晶表示
用のアクティブマトリクス型基板以外に、例えば、密着
型イメージセンサー、ドライバー内蔵型のサーマルヘッ
ド、有機系ＥＬ等を発光素子としたドライバー内蔵型の
光書き込み素子や表示素子、三次元ＩＣ等が考えられ
る。本発明を用いることで、これらの素子の高速、高解
像度化等の高性能化が実現される。さらに本発明は、上
述の実施形態で説明したＭＯＳ型トランジスタに限ら
ず、結晶性半導体を素子材としたバイポーラトランジス
タや静電誘導トランジスタをはじめとして幅広く半導体
プロセス全般に応用することができる。

【００９６】

【発明の効果】以上詳述したように、本発明を用いるこ
とにより、安価なガラス基板の使用やスループットの向
上を図れ、また、絶縁基板上に構成され、Ｎチャネル型
ＴＦＴとＰチャネル型ＴＦＴとを有する半導体装置およ
び半導体回路において、Ｎ型ＴＦＴのオフ特性を損なう
ことなく、現在問題となっているＰ型ＴＦＴのオン特性
を大きく向上でき、高性能な半導体回路、特にＣＭＯＳ
構造回路が簡便なプロセスにて得られる。特に、液晶表
示装置においては、周辺駆動回路部を構成するＴＦＴに
要求される高性能化・高集積化を満足し、同一基板上に
アクティブマトリクス部と周辺駆動回路部とを有するド
ライバモノリシック型アクティブマトリクス基板を実現
でき、モジュールのコンパクト化、高性能化、低コスト
化が図れる。

【図面の簡単な説明】

【図１】第１の実施形態で説明するＴＦＴの作製工程の
概要を示す平面図である。

【図２】図１のＡ−Ａ’で切った断面図であり、第１の
実施形態の作製工程を示す工程図である。

【図３】第２の実施形態で説明するＴＦＴの作製工程の
概要を示す平面図である。

【図４】図３のＢ−Ｂ’で切った断面図であり、第２の
実施形態の作製工程を示す工程図である。

【図５】第３の実施形態で説明するＴＦＴの作製工程の
概要を示す平面図である。

【図６】図５のＣ−Ｃ’で切った断面図であり、第３の
実施形態の作製工程を示す工程図である。

【図７】本発明のＴＦＴのＶ_G−Ｉ_D特性を示す図であ
る。

【図８】本発明に用いるインバーター回路を示す図であ
る。

【図９】従来のＴＦＴのＶ_G−Ｉ_D特性を示す図である。

【符号の説明】

１０１、２０１、３０１ガラス基板１０２、２０２、３０２下地膜１０３、２０３、３０３ケイ素膜１０４、２０４、３０４マスク膜１０５、２０５、３０５触媒元素２０６、３０６結晶成長方向１０７、２０７、３０７レーザー光１０８、２０８、３０８ゲート絶縁膜１０９ｎ、１０９ｐ、２０９ｎ、２０９ｐ、３０９ｎ、
３０９ｐゲート電極１１０ｎ、１１０ｐ陽極酸化層１１１ｎ、１１１ｐ、２１１ｎ、２１１ｐ、３１１ｎ、
３１１ｐチャネル領域１１２ｎ、１１２ｐ、２１２ｎ、２１２ｐ、３１２ｎ、
３１２ｐソース／ドレイン領域１１３ｎ、１１３ｐ、２１３ｎ、２１３ｐ、３１３ｎ、
３１３ｐソース／ドレイン領域１１４ｎ、１１４ｐ、２１４ｎ、２１４ｐ、３１４ｎ、
３１４ｐＴＦＴ活性領域１１５、２１５、３１５レーザー光１１６、２１６、３１６層間絶縁膜１１７、１１８、１１９電極２１７、２１８、２１９電極３１７、３１８、３１９電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 29/786 Ｈ０１Ｌ 27/08 ３２１Ｃ (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/20 H01L 21/8238 H01L 27/08 331 H01L 27/092

Claims

(57)【特許請求の範囲】

【請求項１】絶縁表面を有する基板上に、結晶性を有
するケイ素膜からなる活性領域を各々有するＮチャネル
型トランジスタとＰチャネル型トランジスタとが相補型
に構成されたＣＭＯＳ構造の半導体回路であって、該Ｐチャネル型トランジスタは、該活性領域に非晶質ケ
イ素膜の結晶化を助長する触媒元素を含有しており、該
Ｎチャネル型トランジスタの活性領域は、該触媒元素の
濃度を該Ｐチャネル型トランジスタの活性領域の濃度よ
りも低くなしてある半導体回路。
【請求項２】前記Ｐチャネル型トランジスタの活性領
域中の前記触媒元素の濃度が、１×１０¹⁵ａｔｏｍｓ／
ｃｍ³〜１×１０¹⁹ａｔｏｍｓ／ｃｍ³である請求項１に
記載の半導体回路。
【請求項３】前記Ｐチャネル型トランジスタの活性領
域中の前記触媒元素の濃度が、１×１０¹⁶ａｔｏｍｓ／
ｃｍ³〜１×１０¹⁸ａｔｏｍｓ／ｃｍ³である請求項１に
記載の半導体回路。
【請求項４】前記Ｎチャネル型トランジスタの活性領
域中の前記触媒元素の濃度が、１×１０¹⁵ａｔｏｍｓ／
ｃｍ³未満である請求項１乃至３のいずれか一つに記載
の半導体回路。
【請求項５】前記触媒元素の濃度は、２次イオン質量
分析法によって、得られた最小値で定義される請求項１
乃至４のいずれか一つに記載の半導体回路。
【請求項６】絶縁表面を有する基板上に、結晶性を有
するケイ素膜からなる活性領域を各々有するＮチャネル
型トランジスタとＰチャネル型トランジスタとが形成さ
れた半導体回路であって、該Ｐチャネル型トランジスタはその活性領域が触媒元
素により結晶化された結晶性ケイ素膜により形成されて
おり、該Ｎチャネル型トランジスタはその活性領域が、
触媒元素を使用しない固相結晶化過程により結晶化され
た結晶性ケイ素膜により形成されている半導体回路。
【請求項７】絶縁表面を有する基板上に、結晶性を有
するケイ素膜からなる活性領域を各々有するＮチャネル
型トランジスタとＰチャネル型トランジスタとが形成さ
れた半導体回路であって、該Ｐチャネル型トランジスタはその活性領域が触媒元
素により結晶化された結晶性ケイ素膜により形成されて
おり、該Ｎチャネル型トランジスタはその活性領域がレ
ーザー光または強光照射により結晶化された結晶性ケイ
素膜により形成されている半導体回路。
【請求項８】前記触媒元素として、Ｎｉ、Ｃｏ、Ｆ
ｅ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ
およびＳｂから選ばれた一種または複数種の元素が用い
られた請求項１乃至７のいずれか一つに記載の半導体回
路。
【請求項９】半導体回路を一部に備える半導体装置で
あって、該半導体回路が、請求項１、２、３、４、５お
よび８のいずれか一つに記載のものからなる半導体装
置。
【請求項１０】絶縁表面を有する基板上に非晶質ケイ
素膜を形成する工程と、該非晶質ケイ素膜に選択的に該非晶質ケイ素膜の結晶化
を助長する触媒元素を導入する工程と、加熱処理を施し、該触媒元素が導入された該非晶質ケイ
素膜領域を結晶化させて結晶性ケイ素膜領域を得る工程
と、該結晶性ケイ素膜領域を利用してＰチャネル型トランジ
スタを形成する工程と、該結晶性ケイ素膜領域以外の領域を利用してＮチャネル
型トランジスタを形成する工程とを含む半導体回路の製
造方法。
【請求項１１】絶縁表面を有する基板上に非晶質ケイ
素膜を形成する工程と、該非晶質ケイ素膜に選択的に該非晶質ケイ素膜の結晶化
を助長する触媒元素を導入する工程と、加熱処理を施し、該触媒元素が導入された該非晶質ケイ
素膜領域を結晶化させ、さらに結晶化させた非晶質ケイ
素膜領域の周辺部に存在する該非晶質ケイ素膜を基板表
面に対し概略平行な方向に結晶成長を行わせて結晶性ケ
イ素膜領域を得る工程と、該結晶性ケイ素膜領域を利用してＰチャネル型トランジ
スタを形成する工程と、該触媒元素により結晶化されていない領域を利用してＮ
チャネル型トランジスタを形成する工程とを含む半導体
回路の製造方法。
【請求項１２】前記加熱処理を施して前記結晶性ケイ
素膜領域を得た後において、さらに高い温度で加熱処理を施し、前記触媒元素による
結晶化が及んでいない領域を核発生させて固相結晶化す
る工程と、該加熱処理を施して得た該結晶性ケイ素膜領域を利用し
てＰチャネル型トランジスタを形成する工程と、該触媒元素による結晶化が及んでいない領域を核発生さ
せ固相結晶化させた領域を利用してＮチャネル型トラン
ジスタを形成する工程とを含む請求項１０または１１に
記載の半導体回路の製造方法。
【請求項１３】前記加熱処理を施して前記結晶性ケイ
素膜領域を得た後において、レーザー光または強光を照射することにより、前記触媒
元素による結晶化が及んでいない領域を結晶化する工程
と、該加熱処理を施して得た結晶性ケイ素膜領域を利用し
て、Ｐチャネル型トランジスタを形成する工程と、該触媒元素による結晶化が及んでいない領域にレーザー
光または強光を照射して結晶化させた領域を利用して、
Ｎチャネル型トランジスタを形成する工程とを含む請求
項１０または１１に記載の半導体回路の製造方法。
【請求項１４】前記触媒元素が導入された領域を選択
的に結晶化させ、さらに該触媒元素による結晶化が及ん
でいない領域を自発的に核発生させ固相結晶化させた後
において、レーザー光または強光を照射することにより、各結晶化
領域の結晶性を助長させる工程を含む請求項１２に記載
の半導体回路の製造方法。
【請求項１５】前記触媒元素として、Ｎｉ、Ｃｏ、Ｆ
ｅ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ
およびＳｂから選ばれた一種または複数種の元素を用い
る請求項１０乃至１４のいずれか一つに記載の半導体回
路の製造方法。
【請求項１６】半導体回路を一部に備える半導体装置
の製造方法であって、該半導体回路を、請求項１０乃至１５のいずれか一つに
記載の製造方法により製造する半導体装置の製造方法。