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KR100255412B1 - 매립분리영역과 동일평면인 불순물영역에 개방된 콘택트홀을 갖는 반도체장치 및 그 제조방법 - Google Patents

매립분리영역과 동일평면인 불순물영역에 개방된 콘택트홀을 갖는 반도체장치 및 그 제조방법 Download PDF

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KR100255412B1
KR100255412B1 KR1019960004999A KR19960004999A KR100255412B1 KR 100255412 B1 KR100255412 B1 KR 100255412B1 KR 1019960004999 A KR1019960004999 A KR 1019960004999A KR 19960004999 A KR19960004999 A KR 19960004999A KR 100255412 B1 KR100255412 B1 KR 100255412B1
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KR
South Korea
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contact hole
region
semiconductor substrate
isolation structure
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KR1019960004999A
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English (en)
Inventor
아끼라 마쓰모또
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시키가이샤
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Publication date
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Abstract

MIS 형 전계효과 트랜지스터는 실리콘기판(20)으로 매입된 매립분리구조(24)의 상부 질화 실리콘층(23)에 연속적인 티타늄 실리사이드층(26a)에 의해 충첩된 소오스/드레인 영역(25e)을 갖고, 콘택트홀(27a)은 상부 질화 실리콘층(23)의 부분과 티타늄 실리사이드층(26a)의 부분을 콘택트홀(27a)로 노출시키는 산화실리콘의 층간 절연층(27)에 형성되며; 층간 절연층(27)은 선택적으로 에치되어 콘택트홀(27a)을 형성하고, 상부 질화실리콘층(23)은 에칭스토퍼로서 역할을 하며, 콘택트홀(27a)을 매립 분리구조(24)아래의 실리콘 기판(20)으로 이르지 못한다.

Description

매립분리영역과 동일평면인 불순물영역에 개방된 콘택트홀을 갖는 반도체장치 및 그 제조방법
제1(a)도 내지 제1(d)도는 반도체 집적회로 장치를 제조하기 위한 종래기술의 공정순서를 도시하는 단면도.
제2(a)도 및 제2(b)도는 반도체 집적회로 장치를 제조하기 위한 제2종래기술의 공정순서를 도시하는 단면도.
제3도는 일본국 특개소61-224414호에 기재된 시간과 티타늄실리사이드의 신장길이의 관계를 도시하는 그래프.
제4(a)도 내지 제4(d)도는 본 발명에 따라 반도체장치를 제조하기 위한 공정순서를 도시하는 단면도.
제5도는 불순물 영역과 콘택트저항 사이의 중첩길이와 콘택트 저항과의 관계를 도시하는 그래프.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 22 : 하층
23 : 상층 24 : 매립분리 구조
25 : 회로구성 요소 25e : 불순물 영역
26a : 고융점 금속 실리사이드층 27 : 층간 절연층
27a : 콘택트홀 28 : 고융점 금속 실리사이드층
29 : 질화티타늄층 30 : 텅스텐 플러그
31 : 알루미늄 스트립
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 매립분리영역과 동일평면인 불순물영역에 개방된 콘택트홀을 갖는 반도체집적회로장치 및 그 제조방법에 관한 것이다.
반도체 집적회로 장치는 반도체 기판상에 제조된 회로구성 요소와 반도체기판상에 적층된 층간절연층위에 연장하는 배선을 갖는다. 콘택트홀이 층간 절연층에 형성되고, 배선은 회로 구성요소 사이에 콘택트홀을 통해 신호경로를 제공한다.
제조업자들은 반도체집적회로의 집적도를 계속 증가시키고, 따라서 회로구성 요소를 축소시킨다. MOS(Metal-Oxide-Semiconductor)형 전계효과트랜지스터는 반도체 집적회로 장치의 전형적인 회로구성 요소이고, 미소 MOS형 전계효과 트랜지스터가 반도체 기판상에 집적된다. 소오스 및 드레인영역은 얕게 되고, 고융점 금속 실리사이드층이 소오스와 드레인영역에 적층되어 저항을 낮게 유지한다.
제1(a)도 내지 제1(d)도는 불순물 영역에 적층된 고융점 금속 실리사이드층에 개방된 콘택트홀을 형성하기 위한 종래기술의 공정순서를 도시한다. 이 종래기술 공정은 다음과 같다.
P형 실리콘기판(1)을 LOCOS(Local Oxidation of Silicon)기술을 사용함으로써 선택적으로 산화하여 산화실리콘의 두꺼운 필드산화층(B)을 P형 실리콘기판(1)의 주요 표면에 성장시킨다. 두꺼운 필드산화층(2)은 P형 실리콘기판(1)의 주요 표면으로부터 돌출하고, MOS형 전계효과 트랜지스터와 같은 회로구성 요소에 할당된 활성영역을 정의한다.
도시하지는 알았지만, 게이트산화박막을 활성영역에 성장하고, 이 게이트산화박막 상에 폴리실리콘게이트전극을 패턴한다. 측벽스페이서를 산화실리콘으로 형성하여 게이트전극의 측면에 구비시킨다. 게이트 산화층, 폴리실리콘 게이트전극 및 측벽 스페이서는 조합하여 게이트구조를 형성한다.
N형 도우펀트 불순물을 폴리실리콘 게이트전극 및 활성영역에 이온주입하고, n형 소오스/드레인 영역(1a,1b)을 열처리를 통하여 게이트구조와 자기정렬적으로 활성영역에 형성한다.
티타늄 타킷을 스퍼터하여 티타늄을 구조의 전표면상에 적층한다. 티타늄층(3)을 열처리하고, 티타늄을 실리콘 및 폴리실리콘과 반응시킨다. 결과로서, 티타늄층(3)은 부분적으로 티타늄 실리사이드부분(3a,3b)으로 변환된다. 그러나, 티타늄은 산화실리콘과 반응하기 않으므로, 티타늄부분(3c)은 제1(a)도에 도시한 바와 같이 측부스페이서와 두꺼운 필드산화물층에 남는다.
잔류티타늄(3c)을 암모니아와 과산화수소를 함유하는 에칭용액을 사용하여 에치 제거한다. 티타늄 실리사이드를 n형 소오스 및 드레인영역(1a,1b)및 폴리실리콘 게이트전극에 남기고, n형 소오스 및 드레인영역(1a/1b)을 티타늄 실리사이드층(3a,3b)으로 중첩시킨다.
산화실리콘, 붕소-인 실리케이트유리와 같은 절연물질을 구조의 전표면에 적층하고, 제1(b)도에 도시한 바와 같이 층간절연층을 형성시킨다.
따라서, 포토레지스트 마스크(5)를 리소그래프기술을 사용하여 층간절연층(4)상에 형성하고, 포토레지스트 마스크(5)는 제1(c)도에 도시한 바와 같이 형성되는 콘택트홀과 같은 개구(5a)를 갖는다. 리소그래피 기술로 개구(5a)가 n형 소오스영역(1a)에 적절히 자리잡은 적당한 위치(5b)에 포토레지스트 마스크(5)를 형성하려 할지라도, 포토레지스트 마스크(5)는 적당한 위치(5b)로부터 벗어나고, 개구(5a)는 부분적으로 n형 소오스영역(1a)위에 및 부분적으로 두꺼운 필드산화물층(2)위에 위치된다.
포토레지스트마스크(5)를 사용하여 층간절연층을 선택적으로 에치 제거하고, 콘택트홀(4a)을 층간 절연층(4)에 형성한다. 티타늄 실리사이드층(3a)은 에칭제에 대해 n형 소오스영역(1a)을 보호한다. 그러나, 에칭제는 두꺼운 필드산화물층(2)을 부분적으로 제거하고, 콘택트홀(4a)은 제1(d)도에 도시한 바와 같이 두꺼운 필드산화물층(2) 아래의 P형 실리콘 기판(1)에 이른다.
콘택트홀(4a)을 텅스텐 편(도시되지 않음)으로 플러그할 때, 텅스텐플러그는 티타늄 실리사이드층(3a)과 P형 실리콘기판(1) 둘 다와 접촉하고, 배선스트립(도시되지 않음)을 P형 실리콘기판(1)과 단락한다.
바람직하지 않은 단락을 방지하기 위하여, 적당한 내포(nesting) 허용오차가 필요하다. 콘택트홀(4a)이 직경 0.5미크론일 때, 제조업자는 내포허용오차를 고려하고, n형 소오스영역(13)이 적어도 1.0미크론 폭이 되도록 설계한다.
그러나, 그러한 광(wide)불순물 영역은 큰 기생용량을 야기하고, 신호전달특성을 열화시킨다.
일본국 특개소 61-224414호는 미스레지스트레이션 대해 효과적인 콘택트 구조를 개시한다. 제2(a)도 및 제2(b)도는 상기 일본국 특허공개 공보에 개시된 제2의 종래기술 공정을 나타낸다.
제2종래기술 공정은 티타늄층(10)의 적층까지는 제1종래기술 공정과 유사하다. 티타늄층(10)은 두꺼운 필드산화물층(11)과 두꺼운 필드산화물층(11)의 양측에 P형 실리콘기판(12)에 형성된 n형 불순물 영역(12a/12b)에 적층된다.
티타늄층(10)은 50 나노미터 두께이고 수십 초 동안 700℃로 열처리를 한다. 티타늄은 실리콘과 반응하므로 티타늄실리사이드로 변환된다. 열이 인가되는 동안, 티타늄 실리사이드 영역(10a,10b)은 적어도 1미크론 측방향으로 신장하고, 두꺼운 필드산화물층(11)은 티타늄 실리사이드 영역(10a,10b)에 의해 부분적으로 중첩된다. 티타늄 부분(10c)은 제2(a)도에 도시한 바와 같이 두꺼운 필드산화물층(11)의 중심영역에만 남긴다.
잔류티타늄(10c)은 암모니아와 과산화수소를 포함하는 에칭제를 사용하여 에치 제거하고, 티타늄 실리사이드층(10a,10b)을 n형 불순물영역(10a/10b)과 두꺼운 필드산화물층(11)의 주변영역에 남긴다. 잔류구조를 층간절연층(13)으로 덮고, 포토레지스트 마스크(14)를 층간 절연층(13)에 구비시킨다. 포토레지스트 마스크(14)를 사용하여 층간절연층(13)을 선택적으로 에치 제거하고, 콘택트홀(13a)을 제2(b)도에 도시한 바와 같이 층간절연층(13)에 형성한다.
포토레지스트 마스크(14)가 적당한 위치(14a)로부터 벗어나는 경우, 콘택트홀(13a)이 n형 불순물 영역(12a)에 적절히 자리잡지 못한다. 그러나, 티타늄 실리사이드층(10a)은 에칭제가 두꺼운 필드산화물층(11)을 부식시키지 않게 하므로, 바람직하지 않은 단락이 일어나지 않는다.
따라서, 광 티타늄 실리사이드층(10a)이 미스레지스트레이션을 멈추게 하므로, 제조업자는 n형 불순물 영역(12a)을 넓게 할 필요가 없다. 협(narrow) n형 불순물영역(13a)은 기생용량을 감소시키고 반도체집적회로장치의 신호전달특성을 개선한다.
그러나, 제2종래기술 공정은 차세대 반도체집적회로장치에 포함된 미세한 콘택트홀에 적용하기 어렵다. 상세하게, 일본국특개소 61-224414호는 열처리에 대한 티타늄실리사이드의 신장길이와 시간의 관계를 나타내는 그래프를 개시하는데, 제3도는 그 그래프를 나타낸다. 이 그래프는 티타늄실리사이드가 급격하게 신장하는 것을 교시한다. 콘택트홀과 불순물영역이 1미크론의 직경 및 2-3미크론 폭의 크기일 때, 제2종래기술공정은 이용 가능하다. 그러나, 콘택트홀이 더 미세화되는 경우, 티타늄 실리사이드는 그 양측상의 불순물영역사이의 두꺼운 필드산화물에 걸치는 경향이 있다.
그러므로, 본 발명의 중요목적은 불순물 영역과 콘택트홀 사이의 미스레지스트레이션에 기인한 단락이 없는 반도체장치를 제공하는 것이다.
본 발명의 또 다른 중요 목적은 바람직하지 않은 단락없는 반도체 장치제조방법을 제공하는 것이다.
이러한 목적을 달성하기 위하여, 본 발명을 에칭스토퍼로서 매립분리구조를 사용하는 것을 제안한다.
본 발명의 일 태양에 따르면, 콘택트면을 제공하는 전도영역, 전도영역에 인접하고 콘택트면과 동일평면인 상면을 갖는 분리영역, 전도영역에 전기적으로 접속되고 전도영역의 부분과 분리영역의 부분위에 위치되는 콘택트구조를 구비하는 반도체장치를 제공한다.
본 발명의 다른 태양에 따르면, 반도체기판(20)의 표면부에 매립되고, 제1절연체로 형성된 상층(23) 및 상기 상층 아래에 구비된 산화 실리콘의 하층을 가지며, 상기 반도체 기판(20)에 하나 이상의 활성영역을 정의하는 매립분리구조(24); 상기 하나 이상의 활성영역에 형성되고 상기 매립분리구조(24)의 상기 상층에 인접하는 전도영역(25e/26a)을 포함하는 하나 이상의 회로소자(25); 상기 반도체 기판(20)상에 연장하는 제2절연체로 형성되고, 상기 반도체 기판(20)속에 형성되고 상기 전도영역(25e/26a)의 일부분과 상기 매립분리구조(24)의 상기 상층(23)의 일부분을 노출시키는 콘택트홀(27a) 및 상기 전도영역과 접촉을 유지하는 산화 실리콘의 하층 및 상기 매립분리구조(24)의 상기 상층을 포함하는 층간 절연층(27); 상기 콘택트홀(27a)에 형성되고, 상기 전도영역(25e/26a)의 상기일부분과 상기 매립분리 구조의 상층의 상기 일부분과 전기적으로 접속되는 콘택트구조(28/29/30), 및 상기 층간절연층(27)상에 연장하고, 상기 콘택트구조를 통하져 상기 전도영역에 전기적으로 접속되는 배선스트립(31)을 포함하는 것을 특징으로 하는 반도체 기판상에 제조된 반도체 집적회로 장치를 제공한다.
본 발명의 또 다른 태양에 따르면, 반도체 기판(20)의 표면부에 매립되고, 제1절연체로 형성된 상층(23)을 가지며, 상기 반도체 기판(20)에 하나 이상의 활성영역을 정의하는 매립분리구조; 상기 하나 이상의 활성영역에 형성되고 상기 매립분리구조(24)의 상기 상층에 인접하는 전도영역(25e/26a)을 포함하는 하나 이상의 회로소자(25); 상기 반도체 기판상에 연장하는 제2절연체로 형성되고, 상기 반도체 기판 속에 형성되고 상기 전도영역(25e/26a)의 일부분과 상기 매립분리구조(24)의 상기 상층(23)의 일부분을 노출시키는 콘택트홀(27a)을 포함하는 층간 절연층(27); 상기 콘택트홀(27a)에 형성되고, 상기 층간 절연층의 내부 표면상에 형상에 맞추어(topographically) 연장하고 상기 콘택트홀 내에 제1홈을 형성하는 고융점 금속 실리사이드층, 상기 제1홈 내에 제2홈을 형성하기 위한 고융점 금속 실리사이드 층상에 적층된 배리어 층 및 상기 제2홈을 채우는 전도성 플러그를 포함하고, 상기 전도영역(25e/26a)의 상기 일부분과 상기 매립분리 구조의 상층의 상기 일부분과 전기적으로 접속되는 콘택트구조(28/29/30); 및 상기 층간절연층상에 연장하고, 상기 콘택트구조를 통하여 상기 전도영역에 전기적으로 접속되는 배선스트립(31)을 포함하는 것을 특징으로 하는 반도체 기판상에 제조된 반도체 집적회로 장치를 제공한다.
본 발명의 또 다른 태양에 따르면, 서로 실질적으로 동일평면인 전도영역과 분리영역을 만드는 단계, 및 전도영역의 부분과 분리영역의 부분과 접촉하는 콘택트구조를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법이 제공된다.
본 발명의 또 다른 태양에 따르면, a) 반도체 기판표면을 준비하는 단계, b) 반도체기판의 표면부분에 매입되고 제1절연체로 이루어진 상층을 갖는 매립분리구조를 형성하는 단계, c) 반도체 기판 표면의 다른 부분에 형성되고 매립분리구조의 상층에 연속적인 전도영역을 포함하는 적어도 하나의 회로구성요소를 형성하는 단계, d) 매립분리구조의 상층과 적어도 하나의 회로구성요소를 제1절연체와 다른 제2절연체로 형성된 층간절연층으로 적층하는 단계, e) 제1절연체와 제2절연체에 선택적인 에칭제를 이용하는 것에 의해 층간절연층을 선택적으로 에칭하여 콘택트홀을 형성하고, 전도영역의 부분과 매립분리구조의 상층의 부분이 콘택트홀에 노출되도록 하는 단계, f) 콘택트홀에 콘택트구조를 형성하여 전도영역의 부분과 매립분리구조의 상층의 부분과 접촉하도록 하는 단계, g) 콘택트구조를 통하여 전도영역에 전기적으로 접속되는 배선스트립을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치 제조방법이 제공된다.
본 발명에 따른 반도체 장치 및 그 제조방법의 특징과 이점은 첨부한 도면을 참조하는 다음 설명으로부터 명료하게 이해될 것이다.
제4(a)도 내지 4(f)도는 본 발명을 실현하는 MIS(Metal-Insulator-Semiconductor)형 전계 효과 트랜지스터를 제조하는 공정을 나타낸다. MIS형 전계 효과 트랜지스터는 다른 회로 구성요소와 함께 집적회로를 형성한다.
공정순서는 먼저 옅게 도핑된 p형 실리콘기판(20)을 작성하고 포토리소그래피 기술을 이용하여 포토레지스트 마스크(도면표시 생략)를 주표면상에 형성한다. 포토레지스트마스크는 분리영역에 결합된 주표면의 영역을 노출시킨다. 노출된 영역은 비등방성 에칭되고, 모우트(21)는 노출된 영역에 형성된다. 모우트(21)의 깊이는 300nm이다. 포토레지스트 마스크가 제거되고, 화학 기상 증착법을 이용하여 산화실리콘이 p형 실리콘 기판(20)의 전체표면에 400nm의 두께로 형성된다. 산화실리콘은 모우트(21)를 충전하고 팽창한다. 산화실리콘층은 마스크없이 200nm의 두께로 균일하게 에칭된다. 결과적으로, 산화실리콘층(22)은 모우트(21)에 남겨지고, 산화실리콘층의 상부 표면(22)은 p형 실리콘 기판(20)의 주표면으로부터 100nm의 깊이에 있다. p형 실리콘 기판(20)의 주표면은 다시 노출된다.
다음으로, 질화실리콘(23)은 화학 기상 증착법을 이용하여 300nm의 두께로 증착되고, 산화실리콘층(22)과 p형 실리콘 기판(20)의 주표면은 제4(a)도에 나타낸 바와 같이, 질화실리콘층(23)으로 피복되어 있다.
질화실리콘층(23)은 p형 실리콘 기판(20)의 주표면이 다시 노출될 때까지 화학기계적인 연마법을 이용하여 균일하게 제거된다. 결과적으로, 매립 분리구조(24)는 회로 구성요소에 결합된 활성 영역을 정의한다. 활성 영역의 하나는 n채널 MIS(Metal-Insulator-Semiconductor)형 전계 효과 트랜지스터(25)에 결합된다. n채널 MIS 형 트랜지스터(25)는 다른 MIS형 전계 효과 트랜지스터와 함께 활성 영역상에 제조되지만, 명료하게 하기 위하여 설명을 MIS형 전계 효과 트랜지스터에 중점을 두어 설명한다.
활성 영역은 열산화되며, 각각 산화실리콘박층으로 피복된다. 폴리실리콘은 구조의 전체 표면, 즉, 산화실리콘박층과 매립 분리 구조(24)에 걸쳐 화학기상증착법을 이용하여 증착된다. 폴리실리콘층상에 적당한 포토레지스트마스크가 설치되고, 폴리실리콘층은 선택적으로 에칭되어 게이트전극(25a)을 형성한다.
산화실리콘은 결과적인 구조의 전체 표면 상에 증착되고, 산화실리콘층과 산화실리콘박층은 비등방성 에칭됨으로써 게이트전극(25a)의 측면상의 측부스페이서(25b)와 게이트 전극(25a)아래의 게이트 절연박층(25c)을 형성한다.
예를 들어, 비소와 같은 N형 도우펀트 불순물이 게이트 전극(25a)과 활성 영역에 이온주입되고, 짙게 도핑된 n형 불순물 영역은 측부 스페이서(25b)와 자기 정렬(self-align)되는 방법으로 활성 영역에 형성된다. 이온주입된 비소는 열처리에 의해 활성화되고, 짙게 도핑된 n형 소오스/드레인 영역(25d,25e)은 제4(b)도에 나타낸 바와 같이 짙게 도핑된 n형 불순물 영역으로부터 형성된다.
다음으로, 티타늄 타겟(도면표시 생략)이 스퍼터링되고, 티타늄층(26)은 결과적인 구조의 전체표면에 걸쳐 40nm의 두께로 증착된다. 티타늄층(26)은 650℃의 온도에서 20초간 가열된다. 그리고 티타늄은 실리콘/폴리실리콘과 반응하며, 티타늄층(26)은 선택적으로 티타늄 실리콘 영역(26a)으로 변환된다. 그러나, 티타늄은 산화실리콘과 질화실리콘과 반응하지 않고, 티타늄영역(26b)은 제4(c)도에 나타낸 바와 같이, 측부스페이서(25b)와 매립 분리 구조(24)상에 남는다.
암모니아와 과산화수소를 함유하는 에칭물을 이용하여 티타늄영역(26b)이 에칭되어, 제4(d)도에 나타낸 바와 같이, 티타늄실리사이드영역(26a)만 짙게 도핑된 n형 소오스/드레인 영역(25d/25e)과 폴리실리콘게이트 전극(25a)상에 남는다.
이 예에 있어서, n형 소오스/드레인 영역(25e)과 그 위에 형성된 티타늄 실리사이드층(26a)은 전도 영역을 형성된다.
다음으로, 화학 기상 증착법을 이용하여 결과적인 구조의 전체 표면에 걸쳐 산화실리콘이 100nm의 두께로 증착되고, 산화실리콘층은 두께가 900nm인 붕소-인 실리케이트 유리층으로 피복되어 있다. 붕소-인 실리케이트 유리층은 800℃에서 30초간 리플로우(reflow)된다. 산화실리콘층과 붕소-인 실리케이트 유리층은 층간 절연층(27)을 형성한다.
적당한 포토레지스트 마스크(도면표시 생략)가 층간 절연층(27)상에 설치되고, 층간절연층(27)에 형성되는 콘택트홀에 대응하는 개구를 가진다. 이 예에 있어서, 형성되는 콘택트홀의 직경은 0.5미크론이고, 개구는 짙게 도핑된 n형 소오스/드레인 영역(25e)상의 티타늄 실리사이드 영역(26a)이 0.15미크론으로 형성된 콘택트홀에 노출되도록 위치한다.
포토레지스트마스크를 이용하여 층간절연층(27)은 비등방성 에칭되어 층간 절연층(27)에 콘택트홀(27a)을 형성한다. 질화실리콘층(23)은 에칭 스톱퍼로서 제공되고, 콘택트홀(27a)은 p형 실리콘 기판(20)과 반응하지 않는다.
즉, 티타늄 실리사이드층(26a)과 질화실리콘층(23)은 상부표면에서의 비등방성 에칭을 종료한다.
티타늄 실리사이드는 스퍼터링 기술에 의해 구조의 전체 표면에 30nm의 두께로 증착된다. 티타늄실리사이드층(28)은 구조의 노출된 표면상에 형상에 맞추어 연장되고, 콘택트홀(27a)을 정의하는 내부표면은 티타늄실리사이드층(28)으로 피복되어 있다. 티타늄 실리사이드층(28)은 콘택트홀(27a)에 의해 노출된 티타늄 실리사이드 영역(26a)과 매립 분리 구조(24)의 질화실리콘층(23)과 접촉하도록 유지된다. 질화티타늄은 스퍼터링기술에 의해 티타늄실리사이드층(28)에 걸쳐 50nm의 두께로 증착되고, 질화티타늄층(29)은 배리어 금속층으로서 제공된다. 질화티타늄층(29)은 형상에 맞추어 연장되고, 콘택트홀(27a)의 내부에 리세스(28a)를 정의한다.
텅스텐은 화학기상증착법에 의해 질화티타늄층(29)의 노출된 전체표면에 걸쳐 1.5미크론의 두께로 증착되고, 텅스텐은 리세스(28a)로부터 팽창한다. 텅스텐층은 마스크없이 균일하게 에칭되고, 제4(e)도에 나타낸 바와 같이 리세스(29a)에 텅스텐 플러그(30)를 형성한다.
알루미늄 또는 알루미늄합금은 스퍼터링기술에 의해 질화티타늄층(29)의 노출된 전체 표면과 텅스텐 플러그(30)의 상부 표면에 걸쳐 500nm의 두께로 증착되고, 적당한 포토레지스트마스크가 알루미늄/알루미늄합금층상에 설치된다. 포토레지스트 마스크를 이용하여, 알루미늄/알루미늄 합금층, 질화티타늄층(29)과 티타늄 실리사이드층(28)은 연속적으로 에칭되고, 알루미늄 스트립(31)은 알루미늄 /알루미늄 합금층으로부터 패터닝된다. 알루미늄 스트립(31), 질화티타늄 스트립과 티타늄 실리사이드 스트립은 제4(f)도에 나타낸 바와 같이 층간절연층(27)상에 금속배선(31)을 형성한다.
알루미늄 스트립(31)은 텅스텐 플러그(30)와 질화티타늄/티타늄 실리사이드 스트립을 통해 n형 소오스/드레인영역(25e)상의 티타늄 실리사이드영역(6a)에 전기적으로 접촉한다.
이 경우, 텅스텐 플러그(30), 질화티타늄 스트립 및 티타늄 실리사이드스트립은 전체로서 콘택트 구조를 구성한다.
본 발명자는 티타늄 실리사이드 영역(26a)양단의 콘택트 저항을 측정하였다. 콘택트홀(27a)은 직경이 0.5미크론이었고, 본 발명자들은 콘택트홀(27a)에 노출된 티타늄 실리사이드영역(26a)의 폭을 변화시켰다. 콘택트 저항의 변화는 제5도에 플롯 PL로 나타내었다. 이해되는 바와 같이, 콘택트 저항은 폭이 0.15미크론 이상인 한 일정하였다.
콘택트홀(27a)을 층간절연층(27)에 형성할 때, 포토레지스트 마스크가 적당한 위치로부터 벗어날 수도 있다. 그러나, 티타늄 실리사이드층(26a)이 적어도 0.15미크론 콘택트홀(27a)에 노출되는 경우라면, 콘택트저항은 신호전달특성을 열화시키지 않는다. 즉, n형 소오스/드레인영역(25e)의 폭은 본 발명에 따른 콘택트구조에 의해 미소화된다. 사실, 콘택트홀(27a)이 직경 0.5미크론일 때, n형 소오스 /드레인 영역(25e)은 단락없이 폭 0.5 미크론으로 감소된다.
협 n형 소오스/드레인영역은 기생용량을 감소시키고, 또한 신호 전달은 가속된다.
본 발명의 특정 실시예들을 도시하고 설명했지만, 본 발명의 사상과 범위를 벗어남이 없이 다양한 변화와 변경이 가능할 수도 있음을 당업자에게 명백하다.
예를 들어, p채널형 MIS트랜지스터는 본 발명에 따른 방법에 따라 n형 웰 혹은 n형 실리콘 기판상에 제조될 수도 있다.
또한, 바이폴라 트랜지스터 혹은 예를 들어 저항기 혹은 캐패시터와 같은 다른 회로구성 요소가 MIS형 전계효과 트랜지스터(25) 대신 혹은 MIS형 전계효과트랜지스터(25)와 함께 활성영역상에 제조될 수도 있다.

Claims (17)

  1. 반도체 기판(20의 표면부에 매립되고, 제1절연체로 형성된 상층(23)을 가지며, 상기 반도체 기판(20)에 하나 이상의 활성영역을 규정하는 매립분리구조(24); 상기 하나 이상의 활성영역에 형성되고 상시 매립분리구조(24)에 인접하는 전도영역(25e/26a)을 포함하는 하나 이상의 회로구성요소(25); 상기 반도체 기판(20)상에 연장하는 제2절연체로 형성되고, 콘택트 홀(27a)을 갖는 층간 절연층(27); 상기 콘택트홀(27a)에 형성되고, 상기 전도영역(25e/26a)에 전기적으로 접속되는 콘택트구조(28/29/30); 및 상기 층간절연층(27)상에 연장하고, 상기 콘택트구조를 통하여 상기 전도영역에 전기적으로 접속되는 배선 스트립(31);을 포함하는 반도체 기판(20)상에 제조된 반도체 집적회로 장치에 있어서, 상기 제2절연체는 상기 제1절연체와 상이하여 상기 상층(23)으로 하여금 에칭 스톱퍼로서 역할을 하도록 하며, 상기 층간 절연층(27)은 상기 전도영역(25e/26a)의 일부분과 상기 매립분리구조(24)의 상기 상층(23)의 일부분을 상키 콘택트홀(27a)에 노출시켜 상기 콘택트 구조(28/29/30)가 상기 전도영역의 상기 일부분 및 상기 매립분리구조의 상기 상층의 상기 일부분과 접촉을 유지하며, 상기 전도영역의 상기 일부분은, 상기 콘택트홀에 노출된 상기 전도영역이 사실상 일정한 컨택트 저항을 갖는 임의의 최소 폭에 비해, 그와 같거나 더 큰 폭을 갖는 것을 특징으로 하는 반도체 집적회로 장치.
  2. 제1항에 있어서, 상기 전도영역(25e/26a)의 상기 일부분과 상기 콘택트 구조(28/29/30)는 적어도 0.15 미크론 서로 중첩되는 것을 특징으로 하는 반도체 집적회로 장치.
  3. 제1항에 있어서, 상기 전도영역은 상기 하나 이상의 활성영역에 형성된 불순물영역(25e)과 상기 불순물영역(25e)에 적층된 고융점 금속 실리사이드층(26a)을 갖는 것을 특징으로 하는 반도체 집적회로 장치.
  4. 제3항에 있어서, 상기 불순물 영역(25e), 상기 고융점 금속실리사이드층(26a) 및 상기 반도체기판(20)은 제1도우펀트 불순물로 도핑된 실리콘 영역, 티타늄 실리사이드층 및 상기 제1도우펀트 불순물과는 도전형이 반대인 제2도우펀트 불순물로 도핑된 실리콘층인 것을 특징으로 하는 반도체 집적회로 장치.
  5. 제1항에 있어서, 상기 매립분리구조(24)는 질화실리콘의 상기 상층(23)과 상기 상층아래에 구비되는 산화실리콘의 하층(22)을 포함하고, 상기 층간절연층(27)은 상기 전도영역(26a)과 접촉하는 산화실리콘의 하층과 상기 매립분리구조(24)의 상기 상층(23)을 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
  6. 제1항에 있어서, 상기 콘택트 구조는, 상기 층간 절연층(27)의 내면상에 형상에 맞추어 (topographically) 연장하고 상기 콘택트홀(27a)에 제1홈부를 형성하는 고융점 금속실리사이드층(28); 상기 고융점 금속실리사이드층에 적층되어 상기 제1홈부에 제2홈부(28a)를 형성하는 배리어층(29); 및 상기 제2홈부를 충전하는 전도플러그(30)를 구비하는 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제6항에 있어서, 상기 전도영역은 상기 하나이상의 활성영역에 형성된 불순물영역(25e)과 상기 불순물영역(25e)에 적층된 제1티타늄 실리사이드층(26a)을 포함하고, 상기 콘택트구조는, 상기 층간절연층(27)의 내면상에 형상에 맞추어 연장하고 상기 제1콘택트홀에 제1홈부를 형성하는 제2티타늄실리사이드층(28), 상기 제2티타늄실리사이드층에 적층되어 상기 제1홈부에 제2홈부를 형성하는 질화티타늄층(29), 및 상기 제2홈부를 충전하는 텅스텐플러그(30)를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
  8. a) 반도체 기판(20)을 준비하는 단계; b) 상기 반도체기판의 표면부에 매입되고, 제1절연체로 이루어진 상층(23)을 갖는 매립분리구조(24)를 형성하는 단계; c)상기 반도체기판의 또 다른 표면부에 형성되고 상기 매립분리구조의 상기 상층에 인접하는 전도영역(25e/26a)을 포함하는 하나이상의 회로구성요소(25)를 형성하는 단계; d) 상기 매립분리구조(24)의 상기 상층(23)과 상기 하나 이상의 회로구성요소(25)를 상기 제1절연체와 다른 제2절연체로 형성된 층간절연층(27)으로 적층하는 단계; e) 상기 제1절연체와 상기 제2절연체에 선택적으로 에칭제를 사용함으로써 상기 층간 절연층(37)을 선택적으로 에칭하여, 콘택트 홀(27a)을 형성하되, 상기 콘택트홀(27a)에 대해 상기 전도영역(25e/26a)의 일부분과 상기 매립분리구조(24)의 상기 상층(23)의 일부분이 노출되도록, 상기 콘택트홀(27a)을 형성하는 단계; f) 상기 콘택트홀(27a)에 콘택트 구조(28/29/30)를 형성하여 상기 전도영역(25e/26a)의 상기 일부분과 상기 매립분리구조(24)의 상기 상층(23)의 상기 일부분이 접촉하도록 하는 단계; 및 g) 상기 콘택트구조(28/29/30)를 통하여 상기 전도영역(25e/26a)에 전기적으로 접속되는 배선스트립(31)을 형성하는 단계;로 이루어지되, 상기 전도영역의 상기 일부분은, 상기 컨택트홀에 노출된 상기 전도영역이 사실상 일정한 컨텍트 저항을 갖는 범위의 최소 폭에 비해, 그와 같거나 더 큰 폭을 갖는 것을 특징으로 하는 반도체 장치 제조방법.
  9. 제8항에 있어서, 상기 단계 b)는 b-1) 상기 반도체기판(20)의 상기 표면 일부분에 모우트(moat)(21)를 형성하는 서브단계; b-2) 상기 모우트(21)로부터 상기 반도체기판(20)위로 융기하도록 노출표면에 하층을 적층하는 서브단계; b-3) 상기 반도체기판을 다시 노출시키고, 상기 하층의 일부분(22)이 상기 모우트(21)의 저부에 남도록 상기 하층을 균일하게 에칭하는 서브단계; b-4) 상기 모우트에서의 상기 하층의 상기 일부분(22)과 상기 반도체 기판(20)위에 상기 제1절연체를 적층하는 서브단계; 및 b-5) 상기 반도체기판이 다시 노출될 때까지 상기 제1절연체를 연마하여 상기 제1절연체의 상기 상층(23)을 상기 하층의 상기 일부분(22)에 적층하는 서브단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  10. 제8항에 있어서, 상기 단계 c)는 c-1) 상기 반도체 기판(20)의 상기 다른 표면의 일부분에 불순물영역(25e)을 형성하는 서브단계; c-2) 상기 불순물영역(25e)위에 연장하는 고융점 금속층(26)을 적층하는 서브단계; c-3) 상기 불순물영역(25e)과 접촉하는 상기 고융점 금속층의 일부분을 고융점 금속 실리사이드층(26a)으로 변환하는 서브단계; 및 c-4) 상기 고융점 금속층의 다른 일부분(26b)을 선택적으로 제거하여 상기 불순물 영역(25e)에 상기 고융점 금속 실리사이드층(26a)을 남기고, 상기 불순물 영역(25e)과 상기 고융점 금속 실리사이드층(26a)은 조합하여 상기 전도영역을 형성하는 서브단계를 포함하는 깃을 특징으로 하는 반도체 장치 제조방법.
  11. 제8항에 있어서, 상기 전도영역은 상기 표면의 다른 일부분에 형성된 불순물영역(25e)과 상기 불순물영역(25e)에 적층된 제1고융점 금속 실리사이드층(26a)을 포함하고, 상기 단계 f)는 f-1) 상기 층간 절연층(27)의 내면에 제2고융점 금속 실리사이드층(28)을 형상에 맞추어 적층하여 상기 콘택트홀(37a)에 제1홈부를 형성하는 서브단계; f-2) 상기 제2고융점 금속 실리사이드층에 배리어층(29)을 형상에 맞추어 적층하여 상기 제1홈부에 제2홈부를 형성하는 서브단계; f-3) 상기 배리어층에 고융점 금속층을 적층하여 상기 제2홈부로부터 융기하도록 하는 서브단계; 및 f-4) 상기 고융점 금속을 균일하게 제거하여 상기 제2홈부에 고융점 금속플러그(30)를 남기는 서브단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  12. 제8항에 있어서, 상기 전도영역(25e/26a)의 상기 일부분은 적어도 0.15미크론이 상기 콘택트홀에 노출되는 것을 특징으로 하는 반도체 장치 제조방법.
  13. 제8항에 있어서, 상기 제1절연체와 상기 제2절연체는 질화실리콘 및 산화실리콘인 것을 특징으로 하는 반도체 장치 제조방법.
  14. 제10항에 있어서, 상기 매립 분리구조(24)의 상기 상층은, 상기 층간절연층(27)이 선택적으로 에칭되어 상기 콘택트홀(27a)을 형성할 때, 에칭 스토퍼로서 역할을 하는 것을 특징으로 하는 반도체 장치 제조방법.
  15. 제14항에 있어서, 상기 고융점 금속 실리사이드층(26a)과 상기 매립분리구조(24)는 그의 상부면들에서 상기 에칭을 종료시키는 것을 특징으로 하는 반도체 장치 제조방법.
  16. 반도체 기판(20)의 표면부에 매립되고, 제1절연체로 형성된 상층(23)및 상기 상층 아래에 구비된 산화 실리콘의 하층을 가지며, 상기 반도체 기판(20)에 하나 이상의 활성영역을 규정하는, 매립분리구조(24); 상기 하나이상의 활성영역에 형성되고 상기 매립분리구조(24)의 상기 상층에 인접하는 전도영역(25e/26a)을 포함하는 하나 이상의 회로구성요소(25); 상기 반도체 기판(20)상에 연장하는 제2절연체로 형성되는 층간 절연층으로서, 상기 반도체 기판(20)속에 형성되고 상기 전도영역(25e/26a)의 일부분과 상기 매립분리구조(24)의 상기 상층(23)의 일부분을 노출시키는 콘택트홀(27a) 및 상기 전도영역과 접촉을 유지하는 산화 실리콘의 하층과 상기 매립분리구조(24)의 상기 상층을 포함하는, 이상의 층간 절연층(27); 상기 콘택트홀(27a)에 형성되고, 상기 전도영역(25e/26a)의 상기 일부분과 상기 매립분리 구조의 상층의 상기 일부분과 전기적으로 접속되는 콘택트구조(28/29/30); 및 상기 층간절연층(27)상에 연장하고, 상기 콘택트구조를 통하여 상기 전도영역에 전기적으로 접속되는 배선 스트립(31);을 포함하되, 상기 전도영역의 상기 일부분은, 상기 콘택트홀에 노출된 상기 전도영역이 사실상 일정한 콘택트 저항을 갖는 범위의 최소 폭에 비해, 그와 같거나 더 큰 폭을 갖는 것을 특징으로 하는 반도체 기판 상에 제조된 반도체 집적회로 장치.
  17. 반도체 기판(20)의 표면부에 매립되고, 제1절연체로 형성된 상층(23)을 가지며, 상기 반도체 기판(20)에 하나 이상의 활성영역을 규정하는 매립분리구조; 상기 하나 이상의 활성영역에 형성되고 상기 매립분리구조(24)의 상기 상층에 인접하는 전도영역(25e/26a)을 포함하는 하나 이상의 회로구성요소(25); 상기 반도체 기판상에 연장하는 제2절연체로 형성되는 층간 절연층으로서, 상기 반도체 기판 속에 형성되고 상기 전도영역(25e/26a)의 일부분과 상기 매립분리구조(24)의 상기 상층(23)의 일부분을 노출시키는 콘택트홀(27a)을 포함하는, 이상의 층간 절연층(27); 상기 콘택트홀(27a)에 형성되는 콘택트 구조로서, 상기 층간 절연층의 내부 표면상에 미세 구성적으로 연장하고 상기 콘택트홀 내에 제1홈을 형성하는 고융점 금속 실리사이드층, 상기 제1홈 내에 제2홈을 형성하기 위한 고융점 금속 실리사이드 층상에 적층된 배리어 층 및 상기 제2홈을 채우는 전도성 플러그를 포함하고, 상기 전도영역(25e/26a)의 상기 일부분과 상기 매립분리 구조의 상층의 상기 일부분과 전기적으로 접속되는 콘택트구조(28/29/30); 및 상기 층간절연층상에 연장하고, 상기 콘택트구조를 통하여 상기 전도영역에 전기적으로 접속되는 배선 스트립(31);을 포함하되, 상기 전도영역의 상기 일부분은, 상기 콘택트홀에 노출된 상기 전도영역이 사실상 일정한 콘택트 저항을 갖는 범위의 최소 폭에 비해, 그와 같거나 더 큰 폭을 갖는 것을 특징으로 하는 반도체 기판상에 제조된 반도체 집적회로 장치.
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