KR960005248B1

KR960005248B1 - 반도체기억장치 및 그 제조방법

Info

Publication number: KR960005248B1
Application number: KR1019920019527A
Authority: KR
Inventors: 쇼조 오카다; 히사시 오가와; 나오토 마쯔오; 요시로 나카타; 토시키 야부; 스스무 마쯔모토
Original assignee: 마쯔시다덴기산교 가부시기가이샤; 다니이 아끼오
Priority date: 1991-10-24
Filing date: 1992-10-23
Publication date: 1996-04-23
Anticipated expiration: 2012-10-23
Also published as: JPH05283647A; US5399890A; KR930009079A

Abstract

내용 없음.

Description

반도체기억장치 및 그 제조방법

제1도는 본 발명에 의한 반도체기억장치의 제1실시예인 DRAM의 구조단면도.

제2도는 본 발명에 의한 반도체기억장치의 제조방법의 제1실시예의 공정단면도.

제3도는 본 발명에 의한 반도체기억장치의 제2실시예인 DRAM의 구조단면도.

제4도는 본 발명에 의한 반도체기억장치의 제조방법의 제2실시예의 공정단면도.

제5도는 종래기술에 의한 반도체기억장치의 구조단면도.

* 도면의 주요부분에 대한 부호의 설명

3 : 트랜지스터 4 : 비트선

7 : 노드전극 8 : 용량절연막

9a : 제1도전막 9b : 제2도전막

9c : 제3도전막 9A : 플레이트 전극

9B : 제1배선층 12 : 제2배선층

본 발명은 반도체기억장치 및 그 제조 방법에 관한 것이며, 특히 데이타축적영역(커패시터)에 축적된 전하에 의해 정보기록을 행하는 1트랜지스터/1커패시터의 메모리 셀구조를 가진 반도체기억장치 및 그 제조방법에 관한 것이다.

일반적으로, 반도체 메모리장치에서는, 고집접회로에 따라서 그 메모리셀의면적이 축소 되어 오기 때문에, 셀부의 용량치를 크게하는 방법으로서 비트선 하부에 커패시터를 설치한 스택형 메모리셀 구조에 더하여, 제5도에 표시한 바와 같은 비트선 상부에 커패시터부를 형성한 스택형 메모리셀구조가 제안되고 있다.(S. Kimura, A New Stacked Capacitor DRAM Characterized by a Storage Capacitor on a Bit-line Structure, IEDM Tech. Dig., PP.596-559, Dec, 1988)

제5도에서는 (31)은 반도체기판, (32)는 분리영역, (33)은 트랜지스터, (34)는 비트선, (35)는 제1층간절연막, (36)은 개공부, (38a)는 개공부, (39a)는 제1배선층, (310)은 제2층간 절연막, (311)은 개공부, (312)는 제2배선층이다. 동도면에 있어서, 제1배선층(39a)는 노드전극(37)과 용량절연막(38)과 플레이트 전극(39)에 의해서 구성되는 커패시터를 형성한 상부에 형성되어 있다.

이와 같이 종래의 구조에서는, 플레이트전극(39)과 제1배선층(39a)을 별도의 층으로 형성하고, 플레이트 전극(30)은 인함유폴리실리콘 등의 단층이며, 또 제1배선층(39a)은 Al-Si-Cu 등의 단층 또는 그 하층에 Tin/Ti 등의 배리어메탈을 형성한 2층 구조로 형성되는 것이 통상이었다.

그러나 상기한 종래의 구성에서 메모리셀영역에 주변회로보다 여분으로 커패시터의 노드전극(37) 및 플레이트전국(39)을 형성하기 때문에 메모리셀영역과 주변회로부의 단차가 커지고, 이에 의한 제1배선층(39a)의 사직석판에서의 패터닝 정밀도의 문제, 또 주변회로부의 접촉부(38a)의 단차가 커지는 것에 따른 제1배선층(39a)의 단선이라는 과제를 가지고 있었다.

또 한편으로는 배선의 미세화에 따라서 종래의 Al-Si-Cu 등의 단층이나 Al-Si-Cu와 그 하층에 형성한 Tin/Ti 등의 배리어메탈의 2층 구조에서는 스트레스 마이그레이션이나 일렉트로마이그레이션 등의 배선의 신뢰성이 열화한다는 문제가 있으며, 이것을 개선하기 위하여 Al-Si-Cu와 Tin/Ti 등의 배리어메탈과의 3층이상의 구조가 제안되고 있다.(T. Kikkawa, A quarter-micron interconnection technology using Al-Si-Cu/TiN alternated layers, IDEN Tech. Dig., PP281-284. Dec. 1991)

본 발명은 상기한 종래의 과제를 해결하는 것으로서 제1배선층의 접촉부에서의 단선을 방지하고, 사진석판에서의 패터닝을 용이하게 하고, 또 제1배선층의 신뢰성을 향상시키는 반도체기억장치 및 그 제조방법을 제공하는 것을 목적으로 한다.

이 목적을 달성하기 위하여 본 발명의 반도체기억장치는 비트선의 상부에 설치한 스택형의 커패시터의 상부전극인 플레이트전극과 동시에 주변회로부의 밑바탕소정영역에 접속하는 개공부에서 상부 제2, 제3도전체막이, 그리고 개공부상부에서 제1, 제2도전체막이 접속하는 제1배선층을 상기 제1, 제2, 제3의 3층의 적층도전체막을 사용해서 동일층으로 형성하고, 그후 제2배선층을 상기 플레이트전극 및 상기 제1배선층에 접속한 구성, 또는 비트선의 하부에 설치한 스택형의 커패시터의 상부전극인 플레이트전극과 동시에 주변회로부의 밑바탕소정영역에 접속하는 개공부에서 상부 제2 제3도전체막이 그리고 개공부상부에서 제1, 제2도전체막이 접속하는 제1배선층을 상기 제1, 제2, 제3의 3층의 적층도전체막을 사용해서 동일층으로 형성하고, 그 후 소정의 비트선을 설치한 후, 제2배선층을 상기 플레이트전극, 상기 제1배선층 및 비트선에 접속한 구성을 가지고 있다.

또, 본 발명의 반도체장치의 제조방법은 반도체기판에 소정의 트랜지스터, 비트선 및 메모리셀커패시터부의 노드전극 및 용량절연막을 형성하는 공정과 상기 용량절연막상에 형성한 제1도전체막과 밑바탕층간절연막의 소정영역에 개공부를 사진식각법을 사용해서 형성하고 이 개공부를 통해서 반도체기판, 게이트전극, 비트선의 소정영역에 그리고 개공부 상부에서 제1도전체막에 접속하는 제2, 제3도전체막을 연속해서 형성하는 공정과, 상기 제1도전체막과 제2, 제3도전체막으로 이루어진 적층막을 사진식각법을 사용해서 제1배선층과, 상기 커패시터부의 다른쪽의 전극인 플레이트전극에 동시에 형성하는 공정과 그 상부에 형성한 층간 절연막중에 형성한 개공부를 통해서 상기 플레이트전극 및 제1배선층에 접속하는 제2배선층을 형성하는 공정을 구비한 구성을 가지고 있다.

또한 반도체기판에 소정의 트랜지스터, 메모리셀커패시터부의 노드전극 및 용량절연막을 형성하는 공정과, 상기 용량절연막상에 형성한 제1도전체막과 밑바탕층간절연막의 소정영역에 개공부를 사진식각법을 사용해서 형성하고, 이 개공부를 통해서 반도체기판, 게이트전극의 소정영역에 그리고 개공부상부에서 제1도 전체막에 접속하는 제2, 제3도전체막을 연속해서 형성하는 공정과, 상기 제1도전체막과, 제2, 제3도전체막의 적층막을 사진식각법을 사용해서 제1배선층과 상기 커패시터부의 다른쪽의 적극인 플레이트전극에 동시에 형성하는 공정과 그 상부에 형성한 층간절연막중에 형성한 개공부를 통해서 반도체기판, 게이트전극의 소정영역에 접속하는 비트선을 형성하는 공정과, 또 그 상부에 형성한 층간절연막중에 형성한 개공부를 통해서 상기 플레이트전극, 제1배선층 및 비트선에 접속하는 제2배선층을 형성하는 공정을 구비한 구성을 가지고 있다.

본 발명은 이 구성에 의해서 메모리셀영역과 주변회로부의 단차를 메모리셀부커패시터의 단차분 작게할수 있으므로, 제1배선층의 사진식판에서의 패터닝이 용이해지고 또 주변회로부의 제1배선층 밑바탕절연제막두께도 종래 형성하고 있었던 플레이트전극, 제1배선층간의 분량만큼 얇게 할 수 있으므로, 제1배선층의 접촉부에서의 단선을 방지할 수 있다.

이하 본 발명의 실시예에 대해서 도면을 참조하면서 설명한다.

[실시예 1]

제1도는 본 발명에 의한 반도체기억장치의 제1실시예인 DRAM의 구조단면도이다. 제1도에 있어서, (1)은 반도체기판, (2)는 분리영역, (3)은 트랜지스터, (4)는 비트선, (5)는 층간절연막, (6)은 개공부, (7)은 노드 전극, (8)은 용량절연막, (8a)는 개공부, (9a)는 제1도전막, (9b)는 제2도전막, (9c)는 제3도전막, (9A)는 (9a)(9b)(9c) 등으로 구성되는 제1배선층, (10)은 층간절연막, (11)은 개공부, (12)는 제2배선층, (13)은 표면 보호막이다.

제1도에 있어서 소정의 분리영역(2), 트랜지스터(3), 비트선(4), 층간절연막(4) (이제부터 하부에 형성하는 층간절연막은 설명을 생략한다.) 노드전극(7), 용량절연막(8), 제1도전막(9a)을 형성한 반도체기판(1)의 위에 소정의 개공부(8a)를 통해서 밑바탕기판에, 그리고 상기 개공부(8a)상부에서 제1도전막(9a)에 접속된 제2전도막(9b), 제3전도막(9c)을 연속해서 형성한 후, 제1도전막(9a) 및 제2, 제3도전막(9b)(9c)의 3층전도막으로 구성되는 제1배선층(9b)과, 플레이트전극(9A)을 동일층에 형성하고 있다. 그리고 플레이트전극(9A)과 제1배선층(9B)에 층간절연막(10)의 소정의 개공부(11)를 통해서 접속된 제2배선층(12)이 형성되어 있다.(이제부터 상부에 형성하는 표면보호막(13)은 설명을 생략한다.)

상기의 DRAM은 정보를 전하의 형태로 유지하는 노드전극(7), 용량절연막(8), 제1도전막(9a) 및 제2, 제3도전막(9b)(9c)의 3층도전막으로 구성되는 플레이트전극(9A)으로 이루어진 커패시터부와 그 전하를 외부회로와 주고받기 위한 비트선(4) 및 상기 플레이트전극(9A)과 동일한 제1도전막(9a) 및 제2, 제3도전막(9b)(9c)의 3층도전막으로 구성되는 제1배선층(9B), 제2배선층(12) 및 트랜지스터(3)에 의해 구성되어 있다.

이상과 같이 본 실시예에 의하면, 메모리셀영역과 주변회로부의 단차를 메모리셀부 커패시터의 단차분 작게할 수 있고, 또 제1배선층의 밑바탕절연체막 두께도 종래 형성하고 있었던 플레이트전극, 제1배선층간의 분량만큼 얇게 할 수 있으므로, 제1배선층의 사진석판에 있어서의 패터닝의 안정화나, 제1배선층의 접촉부에서의 단선의 방지가 가능하게 되고, 또 제1배선층의 신뢰성도 도전체막의 적층구조에 의해 향상된다. (표1)에 본 발명에 있어서의 제1, 제2, 제3도전막의 각 조합사례를 표시한다.

[표 1]

제2도는 본 발명에 의한 반도체장치의 제조방법의 공정단면도이다.

먼저 제2(a)도에 표시한 바와 같이, 예를들면 종래의 LOCOS 법이나, 절연막을 사용한 매입분리법에 희해서 형성한 분리영역(2)과 트랜지스터(3)를 형성한 반도체기판(1)의 위에 금속이나 그 규화물 또는 폴리사이드를 사용한 비트선(4)을 사진식각법에 의해서 형성하고 산화실리콘막 등의 층간절연막(5)을 예를들면 CVD법에 의해서 형성하고, 또 밑바탕소정영역에의 개공부(6)와 금속이나 그 규화물 또는 폴리실리콘 등으로 형성한 노드전극(7)을 사진식각법에 의해서 각각 형성한다. 계속해서 형성한 ONO막이나 강유전체막 등의 용량절연막(8)과 제1도전막(9a)를 형성하고, 다음에 제2도(b)에 표시한 바와 같이 용량절연막(8)과 제1도전막(9a) 및 밑바탕절연체막의 소정영역에 사진식각법에 의해서 하부소정영역에 통과하는 개공부(8a)를 형성한다. 이 때 제1도전막(9a)에는 Tin 등의 배리어메탈이나 금속, 그 규화물 또는 폴리실리콘 등을 CVD법이나 스퍼터법에 의해서 형성할 수 있다.

다음에 제2(c)도에 표시한 바와 같이 상기 개공부(8a)를 통해서 밑바탕기판(1), 트랜지스터(3)의 게이트 전극, 비트선(4)의 소정영역에 접속하고, 또 상기 개공부(8a)의 상부에서 제1도전막(9a)에 접속하는 제2도전막(9b) 및 제3도전막(9c)를 CVD 법이나 스퍼터법에 의해서 연속해서 형성하고, 계속해서 사진식각법을 사용해서 (9a)(9b)(9c)의 3층도전막으로 구성되는 플레이트전극(9A), 제1배선층(9B)를 동시에 형성한다. 이 대 (9b)는 TiN이나 TiW 등의 배리어메탈, (9c)는 W. Al. Cu 등의 금속을 CVD 법이나 스퍼터법에 의해서 형성할 수 있다.

다음에 제2(d)도에 표시한 바와 같이, 예를들면 CVD법에 의해서 형성한 산화실리콘막 등을 사용해서 층간절연막(10)을 형성하고, 상기 층간절연막(10)중에 플레이트전극(9A) 및 제1배선층(9B)의 소정영역과 접속하는 개공부(11)를 사진식각법을 사용해서 형성하고, 예를들면 스퍼터 법이나 CVD 법에 의해서 Al 이나 Cu계의 금속을 형성한 후, 사진식각법을 사용해서 제2배선층(12)을 형성한다.(이제부터 상부에 형성하는 표면보호막(13)의 설명은 생략한다.)

[실시예 2]

제3도는 본 발명에 의한 반도체기억장치의 제2실시예인 DRAM의 구조단면도이다.

제3도에 있어서 (21)은 반도체기판, (22)는 분리영역, (23)은 트랜지스터, (24)는 층간절연막, (25)는 개공부, (26)은 노드전극, (27)은 용량절연막, (27a)는 개공부, (28a)는 제1도전막, (28b)는 제2도전막, (28c)는 제3도전막, (28A)는 (28a), (28b), (28c)로 구성되는 플레이트전극, (28B)는 상기 플레이트전극과 동일한 (28a), (28b), (28c)로 구성되는 제1배선층, (29)는 층간절연막, (210)은 비트선, (211)은 층간절연막, (212)는 개공부, (213)은 제2배선층, (214)는 표면보호막이다.

제3도에 있어서, 소정의 분리영역(22), 트랜지스터(23), 층간절연막(24) (이제부터 하부에 형성되는 층간 절연막은 설명을 생략한다.)에 형성된 개공부(25)를 통해서 밑바탕기판소정영역에 접속하는 노드전극(26)을 형성한 후, 용량절연막(27), 제1도전막(28a)을 형성한 반도체기판(21)의 위에 소정의 개공부(27a)를 통해서 밑바탕기판에 그리고 상기 개공부(27a)상부에서 제1도전막(28a)에 접속된 제2도전막(28b) 제3도전막(28c)를 연속해서 형성하고, 제1도전막(28a) 및 제2, 제3도전막(28b), (28c)의 3층도전막으로 구성되는 제1배선층(28B)과, 플레이트전극(28A)을 동일층에 형성하고 있다. 그리고 그 상부에 층간절연박을 개재해서 밑바탕기판(21) 및 트랜지스터(23)의 게이트전극의 소정영역에 접속하는 비트선(210)을 형성한 후, 또 플레이트전국(28A)과 제1배선층(28B) 및 비트선(210)에 층간절연막(211)의 소정의 개공부(212)를 통해서 접속된 제2배선층(213)이 형성되어 있다.(이제부터 상부에 형성하는 표면보호막(214)은 설명을 생략한다.)

상기의 DRAM은 정보를 전하의 형태로 유지하는 노드전국(26), 용량절연막(27), 제1도전막(28a) 및 제2, 제3도전막(28b)(28c)의 3층도전막으로 구성되는 플레이트전극(28A)으로 이루어진 커패시터부와, 그 전하를 외부회로와 주고받기 위한 비트선(210) 및 상기 플레이트전극(28A)과 동일한 제1도전막(28a) 및 제2, 제3도전막(28b)(28c)의 3층전막으로 구성되는 제1배선층(28B), 제2배선층(213) 및 트랜지스터(23)에 의해 구성되어 있다.

이상과 같이 본 실시예에 의하면, 제1실시예와 마찬가지로 메모리셀영역과 주변회로부의 단차를 메모리셀부 커패시터의 단차분 작게할 수 있고, 또 제1배선층하부의 절연체막 두께도 종래보다 얇게할 수 있으므로, 제1배선층의 사진식판에 의한 패터닝의 안정화나, 접촉부에서의 단선의 방지가 가능하게 된다. 또 제1배선층의 신뢰성도 도전체막의 적층구조에 의해 향상된다.

제4도는 본 발명에 의한 반도체장치의 제조방법의 공정단면도이다.

먼저 제4(a)도에 표시된 바와 같이, 예를들면 종래의 LOCOS 법이나 절연막을 사용한 매입분리법에 의해서 형성한 분리영역(22)과 트랜지스터(23)를 형성한 반도체기판(21)의 위에 산화실리콘막 등의 층간절연막(24)을 예를들면 CVD법에 의해서 형성하고, 또 밑바탕소정영역에의 개공부(25)와 금속이나 그 규화물 또는 폴리실리콘 등으로 형성한 노드전극(26)을 사진식각법에 의해서 각각 형성한다. 계속해서 형성한 OND막이나 강유전체막 등의 용량절연막(27)과 제 1도전막(28a)을 형성하고, 다음에 제4도(b)에 표시된 바와 같이 용량절연막(27)과 제1도전막(28a) 및 밑바탕절연막의 소정영역에 사진식각법에 의해서 하부소정영역에 통과하는 개공부(27a)를 형성한다. 이 때, 제1전도막(28a)에는 TiN 등의 배리어메탈이나 금속, 그 규화물 또는 폴리실리콘 등을 CVD 법이나 스퍼터법에 의해서 행할 수 있다.

다음에 제4(c)도에 표시한 바와 같이 개공부(27a)를 통해서 밑바탕기판(21), 트랜지스터(23)의 게이트전극의 소정영역에 접속하고, 또 상기 개공부(27a)의 상부에서, 제1도전막(28a)에 접속하는 제2전도막(28b) 및 제3전도막(28c)을 CVD 법이나 스퍼터법에 의해서 연속해서 형성하고, 계속해서 사진식각법을 사용해서 (28a), (28b), (28c)의 3층도전막으로 구성되는 플레이트전극(28A), 제1배선층(28B)을 동시에 형성한다. 이 때 (28b)는 TiN이나 TiW 등의 배리어메탈, (28c)는 W. Al. Cu 등의 CVD 법이나 스퍼터법에 의해서 형성할 수 있다.

다음에 제4(d)도에 표시한 바와 같이 예를들면 CVD 법에 의해서 형성한 산화실리콘막 등을 사용해서 형성한 층간절연막(29)(이제부터 하부의 층간절연막의 설명은 생략한다.)을 통해서 밑바탕기판(21) 및 트랜지스터(23)의 게이트전극의소정영역에 접속하는 비트선(210)을 사진식각법을 사용해서 형성한 후, 예를들면 CVD 법에 의해서 형성한 층간절연막(29) 및 (211)중에 플레이트전극(28A), 제1배선층(28B) 및 상기 비트선(210)의 소정영역과 접속하는 개공부(212)를 사진식각법을 사용해서 형성하고, 예를들면 스퍼터법이나 CVD법에 의해서 Al이나 Cu 계의 급속을 형성한 후, 사진식각법을 사용해서 제1배선층(213)을 형성한다. (이제부터 상부에 형성하는 표면보호막(214)의 설명은 생략한다.)

이상과 같이 본 발명은, 메모리셀영역과 주변회로부의 단차를 메모리셀부 커패시터의 단차분 작게할 수 있으므로, 제1배선층의 사진석판에서의 패터닝이 용이해지고, 또 주변회로부의 밑바탕기판과의 접1촉부의 단차도 종래 형성하고 있었던 플레이트전극, 제1배선층간절연막의 분량만큼 작게 할 수 있으므로 제1배선층의 접촉부에의 단선을 방지할 수 있고, 그 실용적 효과는 크다. 또 제1배선층이 도전막의 3층적층 구조가 되므로써 (표1)에 표시한 바와 같이 신뢰성도 향상한다. 또 종래 플레이트전극과, 제1배선층을 볍도의 사진식각법에 의해서 형성하고 있었던 것에 비해서 본 발명에서는 이것들을 1회의 사진식각법에 의해서 형성하므로, 공정을 간략화할 수 있다는 것은 말할 나위도 없다.

Claims

스택형의 커패시터를 설치한 1트랜지스터/1커패시터 구조의 다이나믹 RAM에 있어서 상기 커패시터의 상부전극인 플레이트전극과 셀주변 회로부의 밑바탕소정영역에 접속하는 제1배선층을 상기 플레이트전극과 동일막으로 동일층에 형성하고, 그 상부에 형성한 층간절연막중에 형성한 개공부를 통해서 제2배선층을 상기 플레이트전극 및 제1배선층에 접속한 구조를 구비한 것을 특징으로 하는 반도체 기억장치.
스택형의 커패시터를 설치한 1트랜지스터/1커패시터 구조의 다이나믹 RAM에 있어서 전기적으로 서로 접속된 제1, 제2, 제3도전체막의 적층막으로 형성한 상기 커패시터의 상부 전극인 플레이트전극과, 셀주변회로부의 밑바탕 소정영역에 접속하는 개공부에서 상기 제2, 제3도저체막이 접속되고, 상기 개공부상부에서 상기 제1, 제2도전체막이 접속되고, 또 다른 영역에서 상기 제1, 제2, 제3도전체막과 동일한 적층막에 의해서 상기 플레이트전극과 동일층에 동시에 형성된 제1배선층을 구비하고, 그 상부에 형성한 층간절연막중에 형성한 개공부를 통해서 제2배선층을 상기 플레이트전극 및 제1배선층에 접속한 구조를 구비한 것을 특징으로 하는 반도체기억장치.
반도체기판에 소정의 트랜지스터, 비트선 및 메모리셀커패시터부의 노드전극 및 용량절연막을 형성하는 공정과, 상기 용량절연막상에 형성한 제1도전체막과, 밑바탕층간절연막의 소정영역에 개공부를 사진식각법을 사용해서 형성하고, 이 개공부를 통해서 반도체기판, 게이트전극, 비트선의 소정영역에, 그리고 개공부 상부에서 제1도전체막에 접속하는 제2, 제3도저체막을 연속해서 형성하는 공정과 상기 제1도전체막과 제2, 제3도전체막으로 이루어진 적층막을 사진식각법을 사용해서 제1배선층과 상기 커패시터부의 다른쪽의 전극인 플레이트전국에 동시에 형성하는 공정과, 그 상부에 형성한 층간절연막 중에 형성한 개공부를 통해서 상기 플레이트전극 및 제1배선층에 접속하는 제2배선층을 형성하는 공정을 가진 것을 특징으로 하는 반도체기억장치의 제조방법.
반도체기판에 소정의 트랜지스터, 메모리셀커패시터부의 노드전극 및 용량절연막을 형성하는 공정과 상기 용량절연막상에 형성한 제1도전체막과, 밑바탕층간 절연막의 소정영역에 개공부를 사진식각법을 사용해서 형성하고 이 개공부를 통해서 반도체기판, 게이트전극의 소정영역에 그리고 개공부 상부에서 제1도전체막에 접속하는 제2 및 제3도전체막을 연속해서 형성하는 공정과 상기 제1도전체막과, 제2, 제3도전체막으로 이루어진 적층막을 사진식각법을 사용해서 제1배선층과, 상기 커패시터부의 다른쪽의 전극인 플레이트 전극에 동시에 형성하는 공정과, 그 상부에 형성한 층간절연막중에 형성한 개공부를 통해서 반도체기판, 게이트전극의 소정영역에 접속하는 비트선을 형성하는 공정과, 또 그 상부에 형성한 층간절연막중에 형성한 개공부를 통해서 상기 플레이트전극, 제1배선층 및 비트선에 접속하는 제1배선층을 형성하는 공정을 가진 것을 특징으로 하는 반도체 기억장치의 제조방법.
제2항에 있어서, 상기 제2도전체막이 배리어메탈인 것을 특징으로하는 반도체기억장치.
제3항에 있어서, 상기 제2도전체막이 배리어메탈인 것을 특징으로하는 반도체기억장치의 제조방법.
제4항에 있어서, 상기 제2도전체막이 배리어메탈이 것을 특징으로하는 반도체기억장치의 제조방법.