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JP3175705B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法

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JP3175705B2
JP3175705B2 JP26383498A JP26383498A JP3175705B2 JP 3175705 B2 JP3175705 B2 JP 3175705B2 JP 26383498 A JP26383498 A JP 26383498A JP 26383498 A JP26383498 A JP 26383498A JP 3175705 B2 JP3175705 B2 JP 3175705B2
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insulating film
wiring
layer
control gate
nonvolatile semiconductor
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木内正人
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NEC Corp
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に関し、特にワード線をその上
層に形成する配線で裏打ちして低抵抗化を図る不揮発性
半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】従来より、フラッシュメモリのワード線
の低抵抗化を図るためにワード線の裏打ちは行われてい
るが、高速アクセスの要求が少なく、１層目の配線をビ
ット線に当てることが多かったため、５１２セルもしく
は、１０２４セル程度に１個の割合のコンタクトでワー
ド線を２層目以上の金属配線に接続し、裏打ちとすれば
よかった。しかし、マイコンを混載するフラッシュメモ
リの需要が高まり、高速アクセスの要求が高まるにつ
れ、裏打ちをする頻度を高くする必要が生じてきた。こ
こで、１６セルもしくは３２セルに１個の割合のコンタ
クトでワード線を１層目の金属配線に接続する例を、図
９から図１１に示す。
【０００３】図９は、フラッシュメモリのアレイ構成を
１層目の金属配線を形成した後に上面から見た図であ
り、２本の配線を示している。６０１が１層目の金属配
線であり、ワード線の裏打ち用の配線となっており、６
０２がフラッシュメモリのワード線であり、ポリサイド
からなっている。６０３は、ワード線６０２と裏打ち用
の１層目の金属配線６０１を電気的に接続するコンタク
トであり、１６セルもしくは３２セルに１個存在してい
る。また、６０４で示す範囲がフラッシュメモリの１つ
のセルの領域を示し、ワード線に沿って連続して配置さ
れており、１６セルもしくは３２セルにひとつコンタク
トを打つスペースを確保している。
【０００４】図９のワード線に平行なＩ−Ｉ’線におけ
る断面図を図１０に示す。７０１は分離酸化膜であり、
通常４０００Ａ（オングストローム、以下同様）程度の
熱酸化膜である。また、７０２はトンネル酸化膜であ
り、熱酸化によって形成され、通常１００Ａ程度または
それ以下である。７０３は浮遊ゲートであり、１５００
Ａ程度のリンを薄くドープしたポリシリコンからなって
いる。７０４は浮遊ゲートと制御ゲートを電気的に絶縁
する膜であり、通常、酸化膜換算で２００Ａもしくはそ
れ以下の膜厚の酸化膜／窒化膜／酸化膜の３層構造より
なっている。
【０００５】７０５は制御ゲートであり、リンをドープ
した１５００Ａ程度のポリシリコンと１５００Ａ程度の
タングステンシリサイドよりなるポリサイド構造であ
る。この制御ゲート７０５がフラッシュメモリのワード
線となっている。７０６が１層目の金属配線であり、ワ
ード線の裏打ちとして用い、通常、ＴｉＮ／Ａｌ／Ｔｉ
Ｎの３層構造よりなる。７０７がワード線７０５と１層
目の金属配線７０６を電気的に接続するコンタクトであ
り、このコンタクト７０６は通常、タングステンで形成
される。
【０００６】図１１は、図９のワード線に垂直なＪ−
Ｊ’線における断面図であり、コンタクト７０７が存在
する部分での断面を示している。また、図１１中の番号
は、図１０のものと同様のものを示している。
【０００７】
【発明が解決しようとする課題】従来の構造の問題点
は、フラッシュメモリの読み出し速度を速くできない点
にある。その理由は、ワード線と裏打ちに用いる金属配
線との電気的接続をとるコンタクトが１６セルもしくは
３２セルに１つしかなく、ワード線の抵抗を十分に低く
することができないからである。また、抵抗を下げるた
めにコンタクトを打つ頻度を上げると、コンタクトを打
つ余分なスペースを多く設けなくてはならず、メモリチ
ップの面積の増大につながるという問題が生じる。
【０００８】上記問題を解決する方法として、本願発明
者の先の出願（特願平１０−２５０２６５号特許出願）
において、制御ゲート上層に形成される絶縁膜にワード
線方向に延在する溝を設け、その溝に導電部材を埋め込
み、更にその上層に配線を形成することによって、制御
ゲートと配線とを広い面積で接続し、ワード線の低抵抗
化を図る方法が提案されている。
【０００９】上記方法は、ワード線の低抵抗化の観点に
おいて、優れた技術を提案するものではあるが、不揮発
性半導体記憶装置の周辺回路領域に通常設けられるコン
タクト孔形成と同時に、制御ゲート領域に上記ワード線
方向に延在する溝を設け、これらコンタクト孔と溝の内
部に同一の金属を埋め込む手法であるために、不揮発性
半導体記憶装置の構成及び要求性能や、コンタクト孔及
び溝の形状、埋め込み金属と配線金属の組み合わせ等に
よっては、ワード線の抵抗を更に低くする必要が生じる
場合があった。
【００１０】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、製造工程を複雑化せ
ず、ワード線を低抵抗化し、メモリの読み出し時間を短
縮できる不揮発性半導体記憶装置及びその製造方法を提
供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る製造方法は、周辺回路部と、浮遊ゲー
ト及び制御ゲートを有するメモリ素子と、を複数含む不
揮発性半導体記憶装置の製造方法において、（ａ）前記
周辺回路部及び前記メモリ素子の制御ゲート上層に層間
絶縁膜を形成する工程と、（ｂ）前記層間絶縁膜の所定
の領域を除去して、前記周辺回路部領域に前記層間絶縁
膜を貫通する孔を設ける工程と、（ｃ）前記貫通孔に第
１の導電部材を埋設する工程と、（ｄ）前記層間絶縁膜
の所定の領域を除去して、前記メモリ素子領域に前記層
間絶縁膜を貫通し、ワード線方向に延在する溝を設ける
工程と、（ｅ）前記層間絶縁膜上層の配線となる領域及
び前記溝内部に、同一工程にて第２の導電部材を配設
し、前記制御ゲートと前記配線とを接続する工程と、を
少なくとも含むものである。
【００１２】
【００１３】本発明においては、前記溝を設ける前記層
間絶縁膜が、ＢＰＳＧ、シリコン窒化膜、シリコン酸化
膜がこの順に積層された絶縁膜である構成とすることも
でき、前記第１の導電部材が、タングステンを少なくと
も含み、前記配線金属が、アルミニウム及び銅のいずれ
かを少なくとも含むことが好ましい。
【００１４】
【発明の実施の形態】本発明に係る不揮発性半導体記憶
装置は、その好ましい一実施の形態において、浮遊ゲー
ト（図２の２０３）及び制御ゲート（図２の２０５）を
有するメモリ素子を複数含む不揮発性半導体記憶装置に
おいて、前記制御ゲート上層に形成される層間絶縁膜
（図４（ａ）の４０４）に、ワード線（図１の１０２）
方向に延在する溝（図５（ｃ）の４０８）を設け、前記
層間絶縁膜上層に配線金属（図４（ｄ）の４０９）を形
成すると同時に、前記溝にも前記配線金属を埋め込み、
前記制御ゲートと配線金属とを接続する。
【００１５】このような構成により、製造工程を複雑化
せず、かつチップ面積を増大させることなく、比抵抗の
小さい配線金属と制御ゲートとの接触面積を大きくする
ことができる。従って、制御ゲート間を結ぶワード線の
配線抵抗を小さくすることができ、フラッシュメモリの
読出し速度の高速化を実現することができる。
【００１６】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１７】［実施例１］本発明の第１の実施例につい
て、図１乃至図５を参照して説明する。図１は、第１の
実施例に係るフラッシュメモリのアレイ構成を１層目の
金属配線を形成した後に上面から見た図であり、図２
は、図１のＡ−Ａ’線における断面図であり、図３は、
Ｂ−Ｂ’線における断面図である。また、図４及び図５
は、第１の実施例のフラッシュメモリの製造方法を説明
するための工程断面図である。
【００１８】図１には２本の配線を示しており、１０１
が１層目の金属配線であり、本実施例の場合、ワード線
の裏打ち用の配線となっている。１０２はフラッシュメ
モリのワード線であり、ポリサイドからなっている。そ
して、１０３で示す範囲がフラッシュメモリの１つのセ
ルの領域を示し、このセルは、ワード線に沿って連続し
て配置されており、１層目の金属配線とのコンタクトの
スペースを余分にとることはない。
【００１９】図１のワード線に平行なＡ−Ａ’線におけ
る断面図を図２に示す。２０１は分離酸化膜であり、通
常４０００Ａ程度の熱酸化膜である。２０２はトンネル
酸化膜であり、熱酸化によって形成され、通常、１００
Ａ程度またはそれ以下である。２０３は浮遊ゲートであ
り、１５００Ａ程度のリンを薄くドープしたポリシリコ
ンからなっている。２０４は浮遊ゲートと制御ゲートを
電気的に絶縁する膜であり、通常、酸化膜換算で２００
Ａもしくはそれ以下の膜厚の酸化膜／窒化膜／酸化膜の
３層構造よりなっている。
【００２０】２０５は制御ゲートであり、リンをドープ
した１５００Ａ程度のポリシリコンと１５００Ａ程度の
タングステンシリサイドよりなるポリサイド構造であ
る。この制御ゲート２０５がフラッシュメモリのワード
線となっている。２０６が１層目の金属配線であり、本
実施例の場合、ワード線の裏打ちとして用いている。金
属配線２０６は後述するように、通常、ＴｉＮ／Ａｌ／
ＴｉＮの３層構造よりなる。２０７がワード線２０５と
１層目の金属配線２０６を板状に接続している部分であ
る。この板状の接続部２０７の金属の埋め込みは１層目
の金属配線を堆積する際に同時に行われ、アルミで形成
されている。
【００２１】図３は、図１のワード線に垂直なＢ−Ｂ’
線における断面図である。図３は浮遊ゲートのない部分
での断面を示している。図３中の番号は、図２のものと
同様のものを示している。
【００２２】次に、図４及び図５を用いて、本実施例に
示すフラッシュメモリの製造方法について説明する。な
お、便宜上、フラッシュメモリセルトランジスタ、およ
び周辺回路部を構成するトランジスタを形成後、層間絶
縁膜を化学的機械的研磨法（ＣＭＰ）等の方法で平坦化
した状態から説明を行う。まず、図４（ａ）において、
領域Ｃはセルおよび周辺回路部の拡散層領域を示し、領
域Ｄは周辺回路部のトランジスタ領域を示し、領域Ｅは
フラッシュメモリセルトランジスタ領域を示す。実際の
構造において、このような構成になる場所はないが、説
明の便宜上同一図面内に示している。
【００２３】４０１は拡散層を示し、４０２は周辺回路
部のトランジスタのゲート酸化膜であり、通常、熱酸化
によって形成され、その膜厚は、８０Ａ程度もしくはそ
れ以下である。ただし、高耐圧を受け持つトランジスタ
のゲート酸化膜厚は２５０Ａ程度もしくはそれ以下であ
る。４０３は周辺回路部のトランジスタのゲート電極で
あり、フラッシュメモリセルの制御ゲート２０５と同時
に形成するため、同一のポリサイド構造である。なお、
フラッシュメモリセル部は図２と同一の番号で示してい
る。
【００２４】そして、ＢＰＳＧ等の層間絶縁膜を堆積
後、ＣＭＰ法等によって、８０００Ａ程度で平坦化す
る。その後、公知のリソグラフィープロセスとエッチン
グプロセスにより、コンタクト孔４０５、４０６を開孔
する。この段階では、まだフラッシュメモリセルの裏打
ち用の溝は開孔しない。この後、コンタクト孔およびに
バリアメタル、例えばＴｉ／ＴｉＮをスパッタ法により
形成し、その後、ＣＶＤ法により金属、例えばタングス
テンを埋め込み、ＣＭＰ法もしくはエッチバック法によ
り、図４（ｂ）に示すような金属で埋め込まれたコンタ
クト４０７が形成される。
【００２５】その後、公知のリソグラフィープロセスと
エッチングプロセスを用いて、図５（ｃ）に示すよう
に、フラッシュメモリセルの裏打ち用の溝４０８を開孔
する。溝４０８は通常のコンタクト孔ではなく、図２に
示すような板状の接続部２０７を形成できるようなコン
タクト溝とする。
【００２６】次に、図５（ｄ）に示すように、１層目の
金属配線の堆積と裏打ち用の溝の埋め込みを同時に行
う。この工程は、例えば、ＴｉＮ／Ａｌ／ＴｉＮをそれ
ぞれ、５００Ａ／５０００Ａ／５００Ａ程度を４５０℃
程度の温度でリフロースパッタを行うことで実現でき
る。特に、フラッシュメモリのセルは、周辺回路部のト
ランジスタに比べ、浮遊ゲート分その高さが高いため、
溝４０８のアスペクト比（縦横比）が周辺回路部のコン
タクト孔のアスペクト比より小さくなり、金属の埋め込
みに有利である。その後、公知のリソグラフィープロセ
スとエッチングプロセスで図５（ｅ）に示すように、１
層目のアルミ配線４１０を形成する。
【００２７】なお、本実施例によって示される各材料
は、ここに開示されるものに限るものではない。特に、
コンタクト溝４０８の埋め込みの金属、すなわち１層目
の配線となる金属４０９はアルミに限定されるものでは
なく、低抵抗の金属であればよく、例えば、銅を用いる
こともできる。
【００２８】このように、本実施例に示す構造によれ
ば、ワード線１０２となる制御ゲート２０５と、層間絶
縁膜４０４を介して形成される１層目の配線金属４０９
とが面積の大きい板状の接続部２０７で電気的に接続さ
れるため、ワード線１０２の低抵抗化を図ることができ
る。また、板状の接続部２０７となる溝４０８を埋め込
む金属として、低抵抗の配線金属４０９を用いているた
め、製造工程を複雑化することなく、ワード線１０２の
低抵抗化を実現することができる。
【００２９】［実施例２］次に、本発明の第２の実施例
について、図６乃至図８を参照して説明する。図６乃至
図８は、本発明の第２の実施例に係るフラッシュメモリ
の製造方法を説明するための工程断面図である。本実施
例と前記した第１の実施例との相違点は、本実施例では
１層目の配線を形成した状態でデバイス表面が平坦化さ
れている点である。なお、本実施例においても、便宜
上、フラッシュメモリセルトランジスタ、および周辺回
路部を構成するトランジスタを形成後、層間絶縁膜を化
学的機械的研磨法（ＣＭＰ）等の方法で平坦化した状態
から説明を行う。
【００３０】まず、図６（ａ）において、領域Ｆはセル
および周辺回路部の拡散層領域を示し、領域Ｇは周辺回
路部のトランジスタ領域を示し、領域Ｈはフラッシュメ
モリセルトランジスタ領域を示す。実際の構造におい
て、このような構成になる場所はないが、説明の便宜上
同一図面内に示している。
【００３１】５０１は拡散層を示し、５０２は周辺回路
部のトランジスタのゲート酸化膜であり、通常熱酸化に
よって形成され、その膜厚は、８０Ａ程度もしくはそれ
以下である。ただし、高耐圧を受け持つトランジスタの
ゲート酸化膜厚は２５０Ａ程度もしくはそれ以下であ
る。５０３は周辺回路部のトランジスタのゲート電極で
あり、フラッシュメモリセルの制御ゲート２０５と同時
に形成するため、同一のポリサイド構造である。なお、
フラッシュメモリセル部は図２と同一の番号で示してあ
る。
【００３２】そして、ＢＰＳＧ等の層間絶縁膜を堆積
後、ＣＭＰ法等によって、８０００Ａ程度で平坦化し、
その後、公知のリソグラフィープロセスとエッチングプ
ロセスにより、コンタクト孔５０５、５０６を開孔す
る。この段階では、まだフラッシュメモリセルの裏打ち
用の溝は開孔しない。この後、コンタクト孔およびにバ
リアメタル、例えばＴｉ／ＴｉＮをスパッタ法により形
成し、その後、ＣＶＤ法により金属、例えばタングステ
ンを埋め込む。そしてＣＭＰ法もしくはエッチバック法
により、図６（ｂ）に示すような金属で埋め込まれたコ
ンタクト５０７が形成される。
【００３３】その後、図７（ｃ）に示すように、ＣＶＤ
法によりシリコン窒化膜５０８を８００Ａ程度堆積し、
引き続き、プラズマＣＶＤ法によりシリコン酸化膜５０
９を５０００Ａ程度堆積する。次に、公知のリソグラフ
ィープロセスとエッチングプロセスを用いて、１層目の
配線が形成される領域のシリコン酸化膜を除去する。こ
の際、シリコン窒化膜５０８はエッチングストッパとし
て働く。そして、図７（ｄ）に示すように、公知のリソ
グラフィープロセスとエッチングプロセスにより、フラ
ッシュメモリセルの裏打ち用の溝５１０を開孔する。溝
５１０は通常のコンタクト孔ではなく、図２に示すよう
な板状の接続部２０７を形成できるようなコンタクト溝
とする。
【００３４】次に、図８（ｅ）に示すように、１層目の
金属配線の堆積と裏打ち用の溝の埋め込みを同時に行
う。この工程は、例えば、ＴｉＮ／Ａｌをそれぞれ、５
００Ａ／５０００Ａ程度を４５０℃程度の温度でリフロ
ースパッタを行うことで実現できる。特に、フラッシュ
メモリのセルは、周辺回路部のトランジスタに比べ、浮
遊ゲート分その高さが高いため、溝５１０のアスペクト
比（縦横比）が周辺回路部のコンタクト孔のアスペクト
比より小さくなり、金属の埋め込みに有利である。その
後、図８（ｆ）に示すように、ＣＭＰ法により研磨を行
い、１層目の溝配線５１２を形成する。
【００３５】本実施例によって示される各材料は、前記
した第１の実施例と同様に、ここに開示されるものに限
るものではない。特に、コンタクト溝５１０の埋め込み
の金属、すなわち１層目の配線となる金属５１１はアル
ミに限定されるものではなく、低抵抗の金属であればよ
く、例えば、銅を用いることもできる。このように、本
実施例の構成によっても、前記した第１の実施例と同様
に、ワード線の低抵抗化を図ることが可能となる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
ワード線を低抵抗化し、フラッシュメモリの読み出し時
間を短縮することができるという効果を奏する。
【００３７】その理由は、ポリサイドよりなるワード線
を金属配線によって裏打ちするにあたって、従来のコン
タクト孔による接触から板状の面による接触にすること
により、ワード線と金属配線との接触面積を増大させる
ことができるからである。
【００３８】さらに、アルミニウム、銅等の低抵抗の金
属を用いて、溝の内部を埋めると同時に上層の金属配線
を形成するために、製造工程を複雑化することなく、ワ
ード線を大幅に低抵抗化することができるからである。
特に、マイコンを混載するフラッシュメモリにおいて
は、高速アクセスを要求されるため、本発明は有効であ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るフラッシュメモリ
のアレイ構成を１層目の金属配線を形成した後に上面か
ら見た図である。
【図２】図１のワード線平行方向（Ａ−Ａ’線方向）の
断面図である。
【図３】図１のワード線垂直方向（Ｂ−Ｂ’線方向）の
断面図である。
【図４】本発明の第１の実施例に係るフラッシュメモリ
アレイの製造方法を説明するための工程断面図である。
【図５】本発明の第１の実施例に係るフラッシュメモリ
アレイの製造方法を説明するための工程断面図である。
【図６】本発明の第２の実施例に係るフラッシュメモリ
アレイの製造方法を説明するための工程断面図である。
【図７】本発明の第２の実施例に係るフラッシュメモリ
アレイの製造方法を説明するための工程断面図である。
【図８】本発明の第２の実施例に係るフラッシュメモリ
アレイの製造方法を説明するための工程断面図である。
【図９】従来のフラッシュメモリのアレイ構成を１層目
の金属配線を形成した後に上面から見た図である。
【図１０】図９のワード線平行方向（Ｉ−Ｉ’線方向）
の断面図である。
【図１１】図９のワード線垂直方向（Ｊ−Ｊ’線方向）
の断面図である。
【符号の説明】
１０１、２０６、６０１ １層目の金属配線 １０２、６０２ ワード線 １０３、６０４ １つのセル領域 ２０１、７０１ 分離酸化膜 ２０２、７０２ トンネル酸化膜 ２０３、７０３ 浮遊ゲート ２０４、７０４ 絶縁膜 ２０５、７０５ 制御ゲート ２０７ 板状の接続部 ４０１、５０１ 拡散層 ４０２、５０２ ゲート酸化膜 ４０３、５０３ ゲート電極 ４０４、５０４ 層間絶縁膜 ４０５、４０６、５０５、５０６ コンタクト孔 ４０７、５０７、７０７ コンタクト ４０８、５１０ 溝 ４０９、５１１ １層目の配線となる金属 ４１０、５１２ １層目のＡｌ配線 ５０８ シリコン窒化膜 ５０９ シリコン酸化膜 ６０３ 接続部 ７０６ 金属配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】周辺回路部と、浮遊ゲート及び制御ゲート
    を有するメモリ素子と、を複数含む不揮発性半導体記憶
    装置の製造方法において、 （ａ）前記周辺回路部及び前記メモリ素子の制御ゲート
    上層に層間絶縁膜を形成する工程と、 （ｂ）前記層間絶縁膜の所定の領域を除去して、前記周
    辺回路部領域に前記層間絶縁膜を貫通する孔を設ける工
    程と、 （ｃ）前記貫通孔に第１の導電部材を埋設する工程と、 （ｄ）前記層間絶縁膜の所定の領域を除去して、前記メ
    モリ素子領域に前記層間絶縁膜を貫通し、ワード線方向
    に延在する溝を設ける工程と、 （ｅ）前記層間絶縁膜上層の配線となる領域及び前記溝
    内部に、同一工程にて第２の導電部材を配設し、前記制
    御ゲートと前記配線とを接続する工程と、を少なくとも
    含む、ことを特徴とする不揮発性半導体記憶装置の製造
    方法。
  2. 【請求項２】周辺回路部と、浮遊ゲート及び制御ゲート
    を有するメモリ素子と、を複数含む不揮発性半導体記憶
    装置の製造方法において、 （ａ）前記周辺回路部及び前記メモリ素子の制御ゲート
    上層に第１の絶縁膜を形成する工程と、 （ｂ）前記第１の絶縁膜上層にエッチングストッパ層と
    なる第２の絶縁膜を形成する工程と、 （ｃ）前記第２の絶縁膜上層に第３の絶縁膜を形成し、
    前記第１、第２及び第３の絶縁膜よりなる３層構造の層
    間絶縁膜を形成する工程と、 （ｄ）前記第２の絶縁膜をエッチングストッパ層とし
    て、前記第３の絶縁膜の所定の領域を除去した後、前記
    第１の絶縁膜と前記第２の絶縁膜の所定の領域を除去し
    て、前記周辺回路部領域に前記３層構造の層間絶縁膜を
    貫通する孔を設ける工程と、 （ｅ）前記貫通孔に第１の導電部材を埋設する工程と、 （ｆ）前記第２の絶縁膜をエッチングストッパ層とし
    て、前記第３の絶縁膜の 所定の領域を除去した後、前記
    第１の絶縁膜と前記第２の絶縁膜の所定の領域を除去し
    て、前記メモリ素子領域に前記３層構造の層間絶縁膜を
    貫通し、ワード線方向に延在する溝を設ける工程と、 （ｇ）前記第３の絶縁膜上層の配線となる領域及び前記
    溝内部に、同一工程にて第２の導電部材を配設し、前記
    制御ゲートと前記配線とを接続する工程と、を少なくと
    も含む、ことを特徴とする不揮発性半導体記憶装置の製
    造方法。
  3. 【請求項３】前記第１の絶縁膜がＢＰＳＧよりなり、前
    記第２の絶縁膜がシリコン窒化膜よりなり、前記第３の
    絶縁膜がシリコン酸化膜よりなる、ことを特徴とする請
    求項２記載の不揮発性半導体記憶装置の製造方法。
  4. 【請求項４】前記第１の導電部材が、タングステンを少
    なくとも含み、前記配線金属が、アルミニウム及び銅の
    いずれかを少なくとも含む、ことを特徴とする請求項１
    乃至３のいずれか一に記載の不揮発性半導体記憶装置の
    製造方法。
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