[go: up one dir, main page]

JP3022744B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP3022744B2
JP3022744B2 JP7032226A JP3222695A JP3022744B2 JP 3022744 B2 JP3022744 B2 JP 3022744B2 JP 7032226 A JP7032226 A JP 7032226A JP 3222695 A JP3222695 A JP 3222695A JP 3022744 B2 JP3022744 B2 JP 3022744B2
Authority
JP
Japan
Prior art keywords
layer
film
forming
contact hole
element isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP7032226A
Other languages
English (en)
Other versions
JPH08227938A (ja
Inventor
明 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP7032226A priority Critical patent/JP3022744B2/ja
Priority to US08/604,129 priority patent/US5804862A/en
Priority to KR1019960004999A priority patent/KR100255412B1/ko
Priority to CN96105708A priority patent/CN1087492C/zh
Priority to TW085102061A priority patent/TW303491B/zh
Publication of JPH08227938A publication Critical patent/JPH08227938A/ja
Priority to US08/787,236 priority patent/US5972774A/en
Application granted granted Critical
Publication of JP3022744B2 publication Critical patent/JP3022744B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にコンタクト部及びその形成方法に関す
る。
【０００２】
【従来の技術】従来の半導体装置の第１の例では、半導
体基板表面に形成された拡散層と金属配線とを電気的に
接続する場合、まず、図３（ａ）に示すように、シリコ
ン基板１１の表面を選択酸化してフィールド酸化膜１２
を形成して素子形成領域を形成し、その素子形成領域に
シリコン基板１１の導電型と逆導電型の不純物を導入し
てＭＯＳトランジスタの拡散層１３を形成する。
【０００３】次に、拡散層１３の抵抗を低減するために
全面にチタン膜をスパッタして堆積した後熱処理し、チ
タン膜と接しているシリコン層の表面とチタン膜を反応
させ、チタンシリサイド層１４を形成し、未反応のチタ
ン膜をアンモニアと過酸化水素水の混合溶液により除去
する。次に、全面に層間絶縁膜１５を形成する。
【０００４】次に、図３（ｂ）に示すように、層間絶縁
膜１５を選択的にエッチングしてコンタクトホール１６
を形成する。このとき、コンタクトホール１６の底部全
面が拡散層１３上のチタンシリサイド層１４が存在する
領域内におさまる必要があるが、マスクの位置ずれによ
りコンタクトホール１６が拡散層１３からはみ出し、フ
ィールド酸化膜１２上にかかるとコンタクトホール１６
内に露出したフィールド酸化膜１２もエッチングされて
シリコン基板１１の表面が露出し、コンタクトホール１
６内に埋込むタングステンプラグとシリコン基板１１と
の短絡を生じてしまうためである。コンタクトホールを
確実に拡散層内におさめるためには、拡散層面積はコン
タクトホールの口径と、コンタクトホール形成時の目ず
れ及び寸法ばらつきを考慮し、直径０．５μｍのコンタ
クトホールの場合、拡散層幅は最小限１μｍ必要であ
る。
【０００５】このような問題点を改善するために、特開
昭６１−２２４４１４号公報に記載されているように、
シリサイド膜をフィールド酸化膜上にまで伸長させるこ
とによりコンタクトホールの目ずれ余裕を増加させる方
法がある。
【０００６】図４は従来の半導体装置の第２の例を説明
するための断面図である。
【０００７】図４に示すように、拡散層１３の上に形成
するチタンシリサイド膜１４の形成時にチタン膜を５０
ｎｍの厚さに堆積して７００℃の温度で熱処理し、チタ
ンシリサイド膜１４をフィールド酸化膜１２上に約１μ
ｍ伸長させることにより、コンタクトホール１６が拡散
層１３上からはずれ、フィールド酸化膜１２上に僅か位
置ずれして形成されてもチタンシリサイド膜１４がエッ
チングストッパとなってフィールド酸化膜１２のエッチ
ングを防ぐことができ、配線と半導体基板との間で短絡
を生じることがなく、チタンシリサイド膜１４により拡
散層１３とのコンタクトが得られる。この方法を用いれ
ば拡散層面積を縮小することが可能である。
【０００８】
【発明が解決しようとする課題】この従来の半導体装置
の第１の例では、拡散層の幅をコンタクトホールの口径
分だけ広くする必要があり、その分だけ拡散層容量が大
きくなってしまうという問題点がある。また、第２の例
では、コンタクトホールの口径が１μｍ、拡散層幅が２
〜３μｍという比較的寸法が大きい場合には可能である
が、現在のように微細化が進んだ半導体装置ではチタン
シリサイド膜の伸長幅の制御が難しくゲート電極と拡散
層間及び隣接する拡散層間で短絡を引き起こす可能性が
高いという問題点がある。
【０００９】本発明の目的は、微細な半導体素子の拡散
層とコンタクトホールの重なる領域を小さくしても半導
体基板との短絡を防ぎ、且つ拡散層の幅を縮減して寄生
容量を低減した半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の一主面に形成した素子分離用の溝と、前記
素子分離用の溝を充填し、かつその全表面が窒化シリコ
ン膜によって構成されて前記半導体基板の一主面と平坦
になっている素子分離層と、前記素子分離層により分離
された素子形成領域に形成した拡散層と、前記拡散層の
表面に形成した第１のシリサイド層と、前記第１のシリ
サイド層及び前記素子分離層の平坦表面を含む表面に形
成した層間絶縁膜と、前記拡散層端部の前記第１のシリ
サイド層及び前記素子分離層を含む領域上の前記層間絶
縁膜に形成したコンタクトホールと、前記コンタクトホ
ール内の底面を構成する前記第１のシリサイド層および
前記窒化シリコン膜上及び側壁を構成する前記層間絶縁
膜上に形成した、前記第１のシリサイド層と同じ材質の
第２のシリサイド層及び窒化チタン層の積層を介して前
記コンタクトホール内に埋込んだタングステンプラグ
と、前記タングステンプラグと接続し前記層間絶縁膜上
に延在した金属配線とを有する。ここで、前記窒化シリ
コン膜は前記コンタクトホールを形成する際のエッチン
グストッパとなる膜であることができる。また、前記第
１及び第２のシリサイド層はともにチタンシリサイド層
であることが好ましい。
【００１１】本発明の半導体装置の製造方法は、シリコ
ン基板の一主面に素子分離用の溝を形成し前記溝の底部
に埋込んだ酸化シリコン膜を含む前記シリコン基板の表
面に窒化シリコン膜を堆積した後、化学的機械的研磨に
より前記窒化シリコン膜の表面を研削して前記シリコン
基板の表面を露出させ且つ前記窒化シリコン膜を前記溝
内に埋込み前記酸化シリコン膜及び前記窒化シリコン膜
の積層からなる素子分離層を形成する工程と、前記素子
分離層により素子分離された素子形成領域の前記シリコ
ン基板の表面に不純物を導入して拡散層を形成した後、
前記拡散層を含む表面に高融点金属膜を堆積して熱処理
し前記拡散層の表面と反応させた第１のシリサイド層を
形成する工程と、未反応の前記高融点金属膜を除去した
後、全面に層間絶縁膜を堆積する工程と、前記層間絶縁
膜を選択的にエッチングして前記拡散層の端部の前記第
１のシリサイド層及び隣接する前記素子分離層の前記窒
化シリコン膜からなる表面を露出させるコンタクトホー
ルを形成する工程と、前記コンタクトホール内の底面を
構成する前記第１のシリサイド層および前記窒化シリコ
ン膜上及び側壁を構成する前記層間絶縁膜上を含む全表
面上に前記第１のシリサイド層と同じ材質の第２のシリ
サイド層及び窒化チタン層を積層して形成した後、前記
コンタクトホールを含む表面にタングステン膜を堆積し
てエッチバックし前記コンタクトホール内に埋込んだタ
ングステンプラグを形成する工程と、前記タングステン
プラグを含む表面に金属膜を金属してパターニングし前
記タングステンプラグを介して前記拡散層と電気的に接
続する配線を形成する工程とを含んで構成される。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１３】図１（ａ）〜（ｄ）は本発明の一実施例の
製造方法を説明するための工程順に示した断面図であ
る。
【００１４】まず、図１（ａ）に示すように、シリコン
基板１の一主面に深さ３００ｎｍの素子分離用の溝を形
成してＣＶＤ法により酸化シリコン膜２を４００ｎｍの
厚さに堆積してエッチバックし、溝の上端より１００ｎ
ｍの深さまで上面を除去して溝内に埋込む。次に、溝に
埋込んだ酸化シリコン膜２の上にＣＶＤ法により窒化シ
リコン膜３を３００ｎｍの厚さに堆積し溝の上部に充填
する。
【００１５】次に、図１（ｂ）に示すように、化学的機
械的研磨（ＣＭＰ）法により窒化シリコン膜３の上部を
研削し、シリコン基板１の表面を露出させ、且つ表面を
平坦化して窒化シリコン膜３を溝内に埋込み、酸化シリ
コン膜２及び窒化シリコン膜３の積層からなる素子分離
層を形成する。次に、素子分離層により分離された素子
形成領域にシリコン基板１の導電型と逆導電型の不純物
を導入してＭＯＳトランジスタ形成用の拡散層４を形成
する。次に、スパッタ法で全面にチタン膜を４０ｎｍの
厚さに堆積して６５０℃の温度で３０秒間の熱処理を行
いチタン膜とシリコン膜が接している部分を反応させ、
チタンシリサイド層５を形成し、未反応のチタン膜をア
ンモニアと過酸化水素水の混合溶液によりエッチングし
て除去する。
【００１６】次に、図１（ｃ）に示すように、チタンシ
リサイド層５を含む全面にＣＶＤ法により厚さ１００ｎ
ｍの酸化シリコン膜および厚さ９００ｎｍのＢＰＳＧ膜
を順次積層して８００℃の温度で３０秒間の熱処理によ
りリフローし層間絶縁膜６を形成する。次に、層間絶縁
膜６を選択的に異方性ドライエッチングして拡散層４の
端部上のチタンシリサイド層５及び隣接する素子分離層
の表面を露出させる口径０．５μｍのコンタクトホール
を形成する。ここで、コンタクトホールの底面にチタン
シリサイド層５が０．１５μｍ程度の幅で露出させるよ
うに位置設定する。また、素子分離層の窒化シリコン膜
５がエッチングストッパとなるので層間絶縁膜６のエッ
チングの際に素子分離層がエッチングされてシリコン基
板１まで突抜けることはない。次に、コンタクトホール
底部に露出したチタンシリサイド層５とコンタクトさせ
るための同じ材質の厚さ３０ｎｍのチタンシリサイド層
７及び厚さ５０ｎｍのバリアメタルとして窒化チタン層
８をコンタクトホールを含む表面にスパッタ法で順次堆
積した後、ＣＶＤ法によりタングステン膜を１．５μｍ
の厚さに堆積してエッチバックしコンタクトホール内に
埋込まれたタングステンプラグ９を形成する。
【００１７】次に、図１（ｄ）に示すように、タングス
テンプラグ９を含む窒化チタン膜８の上にスパッタ法に
よりアルミニウム膜を５００ｎｍの厚さに堆積してアル
ミニウム膜および窒化チタン膜８，チタンシリサイド膜
７を選択的に順次エッチング除去し、タングステンプラ
グ９を介して拡散層４と電気的に接続するアルミニウム
配線１０を形成する。
【００１８】この実施例によればコンタクトホールと重
なる拡散層４の幅を縮小できるため、拡散層４の寄生容
量を低減できる。また、拡散層４上のチタンシリサイド
層５とチタンシリサイド層７との接続により、拡散層４
とアルミニウム配線１０との良好なコンタクトが得られ
る。
【００１９】図２はコンタクトホールと拡散層が重なる
幅ｘと、コンタクト抵抗の関係を示す図である。
【００２０】図２に示すように、コンタクトホールの口
径が０．５μｍのとき、コンタクトホールと拡散層が重
なる幅ｘが０．１５μｍ以上であればコンタクト抵抗を
殆んど増加させることなく拡散層と配線を電気的に接続
されることができ、その結果、従来例では同じ口径
（０．５μｍ）のコンタクトホールであっても拡散上に
設けたシリサイド層の上にコンタクトホールの底面の全
面が重っていないと、素子分離層のオーバーエッチング
により半導体基板との短絡を生ずるため、コンタクトホ
ールの目ずれやエッチング寸法のばらつきを考慮して拡
散層は最小限１μｍの幅を必要としたのに対して、本発
明では拡散層の幅は０．５μｍあればよく、従って拡散
層容量をほぼ半減できるという利点がある。
【００２１】
【発明の効果】以上説明したように本発明は、素子分離
用の溝の上部に埋込んだ窒化シリコン膜をエッチングス
トッパとして層間絶縁膜にコンタクトホールを形成する
ことにより、素子形成領域に形成した拡散層と配線を接
続するコンタクトホールの底面の一部が拡散層と重なり
他の部分が隣接する素子分離層の上にはみ出して形成さ
れたコンタクトホールに埋込まれたタングステンプラグ
を介して拡散層と配線とをコンタクト抵抗を殆んど増加
させずに電気的に接続することができ、その結果、拡散
層の幅を縮減して拡散層容量を大幅に低減できるという
効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の製造方法を説明するための
工程順に示した断面図。
【図２】コンタクトホールと拡散層が重なる幅とコンタ
クト抵抗の関係を示す図。
【図３】従来の半導体装置の第１の例の製造方法を説明
するための工程順に示した断面図。
【図４】従来の半導体装置の第２の例を説明するための
断面図。
【符号の説明】
１，１１ シリコン基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４，１３ 拡散層 ５，７，１４ チタンシリサイド層 ６，１５ 層間絶縁膜 ８ 窒化チタン膜 ９ タングステンプラグ １０ アルミニウム配線 １２ フィールド酸化膜 １６ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−190847（ＪＰ，Ａ) 特開 平３−285344（ＪＰ，Ａ) 特開 平４−72729（ＪＰ，Ａ) 特開 平３−286527（ＪＰ，Ａ) 特開 平５−198526（ＪＰ，Ａ) 特開 昭59−204236（ＪＰ，Ａ) 特開 平６−13470（ＪＰ，Ａ) 特開 平７−14918（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/768 H01L 21/76 - 21/765

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面に形成した素子分離
    用の溝と、前記素子分離用の溝を充填し、かつその全表
    面がコンタクトホールを形成する際のエッチングストッ
    パとなる窒化シリコン膜によって構成されて前記半導体
    基板の一主面と平坦になっている素子分離層と、前記素
    子分離層により分離された素子形成領域に形成した拡散
    層と、前記拡散層の表面に形成した第１のシリサイド層
    と、前記第１のシリサイド層及び前記素子分離層の平坦
    表面を含む表面に形成した層間絶縁膜と、前記拡散層端
    部の前記第１のシリサイド層及び前記素子分離層を含む
    領域上の前記層間絶縁膜に形成したコンタクトホール
    と、前記コンタクトホール内の底面を構成する前記第１
    のシリサイド層および前記窒化シリコン膜上及び側壁を
    構成する前記層間絶縁膜上に形成した、前記第１のシリ
    サイド層と同じ材質の第２のシリサイド層及び窒化チタ
    ン層の積層を介して前記コンタクトホール内に埋込んだ
    タングステンプラグと、前記タングステンプラグと接続
    し前記層間絶縁膜上に延在した金属配線とを有すること
    を特徴とする半導体装置。
  2. 【請求項２】 前記第１及び第２のシリサイド層はとも
    にチタンシリサイド層であることを特徴とする請求項１
    記載の半導体装置。
  3. 【請求項３】 シリコン基板の一主面に素子分離用の溝
    を形成し前記溝の底部に埋込んだ酸化シリコン膜を含む
    前記シリコン基板の表面に窒化シリコン膜を堆積した
    後、化学的機械的研磨により前記窒化シリコン膜の表面
    を研削して前記シリコン基板の表面を露出させ且つ前記
    窒化シリコン膜を前記溝内に埋込み前記酸化シリコン膜
    及び前記窒化シリコン膜の積層からなる素子分離層を形
    成する工程と、前記素子分離層により素子分離された素
    子形成領域の前記シリコン基板の表面に不純物を導入し
    て拡散層を形成した後、前記拡散層を含む表面に高融点
    金属膜を堆積して熱処理し前記拡散層の表面と反応させ
    た第１のシリサイド層を形成する工程と、未反応の前記
    高融点金属膜を除去した後、全面に層間絶縁膜を堆積す
    る工程と、前記層間絶縁膜を選択的にエッチングして前
    記拡散層の端部の前記第１のシリサイド層及び隣接する
    前記素子分離層の前記窒化シリコン膜からなる表面を露
    出させるコンタクトホールを形成する工程と、前記コン
    タクトホール内の底面を構成する前記第１のシリサイド
    層および前記窒化シリコン膜上及び側 壁を構成する前記
    層間絶縁膜上を含む全表面上に前記第１のシリサイド層
    と同じ材質の第２のシリサイド層及び窒化チタン層を積
    層して形成した後、前記コンタクトホールを含む表面に
    タングステン膜を堆積してエッチバックし前記コンタク
    トホール内に埋込んだタングステンプラグを形成する工
    程と、前記タングステンプラグを含む表面に金属膜を堆
    積してパターニングし前記タングステンプラグを介して
    前記拡散層と電気的に接続する配線を形成する工程とを
    含むことを特徴とする半導体装置の製造方法。
JP7032226A 1995-02-21 1995-02-21 半導体装置及びその製造方法 Expired - Lifetime JP3022744B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP7032226A JP3022744B2 (ja) 1995-02-21 1995-02-21 半導体装置及びその製造方法
US08/604,129 US5804862A (en) 1995-02-21 1996-02-20 Semiconductor device having contact hole open to impurity region coplanar with buried isolating region
KR1019960004999A KR100255412B1 (ko) 1995-02-21 1996-02-21 매립분리영역과 동일평면인 불순물영역에 개방된 콘택트홀을 갖는 반도체장치 및 그 제조방법
CN96105708A CN1087492C (zh) 1995-02-21 1996-02-21 一种半导体器件及其制造工艺
TW085102061A TW303491B (ja) 1995-02-21 1996-02-23
US08/787,236 US5972774A (en) 1995-02-21 1997-01-22 Process for fabricating a semiconductor device having contact hole open to impurity region coplanar with buried isolating region

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7032226A JP3022744B2 (ja) 1995-02-21 1995-02-21 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH08227938A JPH08227938A (ja) 1996-09-03
JP3022744B2 true JP3022744B2 (ja) 2000-03-21

Family

ID=12353060

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7032226A Expired - Lifetime JP3022744B2 (ja) 1995-02-21 1995-02-21 半導体装置及びその製造方法

Country Status (5)

Country Link
US (2) US5804862A (ja)
JP (1) JP3022744B2 (ja)
KR (1) KR100255412B1 (ja)
CN (1) CN1087492C (ja)
TW (1) TW303491B (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281562B1 (en) * 1995-07-27 2001-08-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device which reduces the minimum distance requirements between active areas
JP3058112B2 (ja) * 1997-02-27 2000-07-04 日本電気株式会社 半導体装置およびその製造方法
JP3641342B2 (ja) * 1997-03-07 2005-04-20 Ｔｄｋ株式会社 半導体装置及び有機ｅｌディスプレイ装置
JP3120750B2 (ja) * 1997-03-14 2000-12-25 日本電気株式会社 半導体装置およびその製造方法
US6146978A (en) * 1998-05-06 2000-11-14 Advanced Micro Devices, Inc. Integrated circuit having an interlevel interconnect coupled to a source/drain region(s) with source/drain region(s) boundary overlap and reduced parasitic capacitance
JP2000012687A (ja) * 1998-06-23 2000-01-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6406987B1 (en) * 1998-09-08 2002-06-18 Taiwan Semiconductor Manufacturing Company Method for making borderless contacts to active device regions and overlaying shallow trench isolation regions
US6133105A (en) * 1999-04-27 2000-10-17 United Microelectronics Corp. Method of manufacturing borderless contact hole including a silicide layer on source/drain and sidewall of trench isolation structure
KR100518530B1 (ko) * 1999-06-17 2005-10-04 삼성전자주식회사 보더리스 콘택홀을 갖는 반도체 소자 및 그 제조방법
US6211021B1 (en) * 1999-07-26 2001-04-03 United Microelectronics Corp. Method for forming a borderless contact
JP2001196380A (ja) 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6462417B1 (en) * 2000-12-18 2002-10-08 Advanced Micro Devices, Inc. Coherent alloy diffusion barrier for integrated circuit interconnects
KR20030001972A (ko) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2003017555A (ja) 2001-06-29 2003-01-17 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100421048B1 (ko) * 2001-09-07 2004-03-04 삼성전자주식회사 국부배선층을 갖는 반도체 소자 및 그 제조방법
JP2009065176A (ja) * 2008-10-02 2009-03-26 Renesas Technology Corp 半導体装置及びその製造方法
CN103367148B (zh) * 2012-03-29 2016-07-06 中芯国际集成电路制造(上海)有限公司 晶体管及其制造方法
CN103594417A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 互连结构的制作方法
JP2015122471A (ja) * 2013-11-20 2015-07-02 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
US9397181B2 (en) 2014-03-19 2016-07-19 International Business Machines Corporation Diffusion-controlled oxygen depletion of semiconductor contact interface
US9443772B2 (en) 2014-03-19 2016-09-13 Globalfoundries Inc. Diffusion-controlled semiconductor contact creation
CN105225944A (zh) * 2014-06-06 2016-01-06 北大方正集团有限公司 一种金属层去除方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4505333A (en) * 1981-09-02 1985-03-19 Ricks Sr Tom E Methods of and means for low volume wellhead compression hydrocarbon _gas
JPS59204236A (ja) * 1983-05-06 1984-11-19 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS61224414A (ja) * 1985-03-29 1986-10-06 Toshiba Corp 半導体装置の製造方法
JPS62190847A (ja) * 1986-02-18 1987-08-21 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
NL8701032A (nl) * 1987-05-01 1988-12-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen.
US5162262A (en) * 1989-03-14 1992-11-10 Mitsubishi Denki Kabushiki Kaisha Multi-layered interconnection structure for a semiconductor device and manufactured method thereof
JPH03285344A (ja) * 1990-03-31 1991-12-16 Toshiba Corp 半導体装置およびその製造方法
JP3018383B2 (ja) * 1990-04-03 2000-03-13 ソニー株式会社 配線形成方法
US5268329A (en) * 1990-05-31 1993-12-07 At&T Bell Laboratories Method of fabricating an integrated circuit interconnection
JP2570473B2 (ja) * 1990-07-13 1997-01-08 三菱電機株式会社 半導体装置における素子分離方法
EP0469215B1 (en) * 1990-07-31 1995-11-22 International Business Machines Corporation Method of forming stacked tungsten gate PFET devices and structures resulting therefrom
JPH05109762A (ja) * 1991-05-16 1993-04-30 Internatl Business Mach Corp <Ibm> 半導体装置及びその製造方法
JP3285934B2 (ja) * 1991-07-16 2002-05-27 株式会社東芝 半導体装置の製造方法
EP0529717A3 (en) * 1991-08-23 1993-09-22 N.V. Philips' Gloeilampenfabrieken Method of manufacturing a semiconductor device having overlapping contacts
KR960005248B1 (ko) * 1991-10-24 1996-04-23 마쯔시다덴기산교 가부시기가이샤 반도체기억장치 및 그 제조방법
US5244827A (en) * 1991-10-31 1993-09-14 Sgs-Thomson Microelectronics, Inc. Method for planarized isolation for cmos devices
JP2934353B2 (ja) * 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
US5268330A (en) * 1992-12-11 1993-12-07 International Business Machines Corporation Process for improving sheet resistance of an integrated circuit device gate
US5244837A (en) * 1993-03-19 1993-09-14 Micron Semiconductor, Inc. Semiconductor electrical interconnection methods
JPH0714918A (ja) * 1993-06-17 1995-01-17 Oki Electric Ind Co Ltd 半導体素子の製造方法
US5604159A (en) * 1994-01-31 1997-02-18 Motorola, Inc. Method of making a contact structure
US5380671A (en) * 1994-06-13 1995-01-10 United Microelectronics Corporation Method of making non-trenched buried contact for VLSI devices
US5428240A (en) * 1994-07-07 1995-06-27 United Microelectronics Corp. Source/drain structural configuration for MOSFET integrated circuit devices

Also Published As

Publication number Publication date
JPH08227938A (ja) 1996-09-03
CN1141510A (zh) 1997-01-29
US5972774A (en) 1999-10-26
KR100255412B1 (ko) 2000-05-01
US5804862A (en) 1998-09-08
CN1087492C (zh) 2002-07-10
TW303491B (ja) 1997-04-21

Similar Documents

Publication Publication Date Title
JP3022744B2 (ja) 半導体装置及びその製造方法
KR100467023B1 (ko) 자기 정렬 접촉 구조 및 그 형성 방법
JP3669919B2 (ja) 半導体装置の製造方法
JP3232043B2 (ja) 半導体装置の製造方法
JPH0878533A (ja) 半導体装置及びその製造方法
US20020024093A1 (en) Semiconductor device with self-aligned contact structure employing dual spacers and method of manufacturing the same
JP3132435B2 (ja) 半導体装置の製造方法
JP3102405B2 (ja) 半導体装置の製造方法
US6197670B1 (en) Method for forming self-aligned contact
JP2000068481A (ja) Ｄｒａｍ装置の製造方法
JP2585140B2 (ja) 半導体装置の配線接触構造
JP2720796B2 (ja) 半導体装置の製造方法
US5397910A (en) Semiconductor integrated circuit device with wiring microstructure formed on gates and method of manufacturing the same
JP2002280452A (ja) 効果的に短絡を防止できる集積回路装置およびその製造方法
JPH11195704A (ja) 半導体装置およびその製造方法
US6300666B1 (en) Method for forming a frontside contact to the silicon substrate of a SOI wafer in the presence of planarized contact dielectrics
JPH1187504A (ja) 半導体装置の製造方法及び配線の形成方法
JP2850833B2 (ja) 半導体装置の製造方法
JPH11330431A (ja) 不揮発性半導体記憶装置の製造方法
US6351038B1 (en) Integrated circuitry
JP3534589B2 (ja) 多層配線装置及びその製造方法
JPH08274187A (ja) 半導体装置の製造方法
JP2616706B2 (ja) 半導体装置およびその製造方法
JP2003133546A (ja) 半導体装置及びその製造方法
JP3120750B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980721