JP2003017555A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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Abstract
(57)【要約】
【課題】 熱酸化工程で発生する素子分離溝の内壁の酸
化を抑制する。 【解決手段】 素子分離溝４の内部に埋め込まれた酸化
シリコン膜６の表面部分には、酸化剤に対する拡散係数
が小さい窒素導入層７が形成されている。この窒素導入
層７は、熱処理工程で気相中の酸化剤（酸素、水など）
が酸化シリコン膜６の内部に拡散するのを防ぐバリア層
として機能する。窒素導入層７は、基板１の全面に窒素
をイオン注入し、続いて基板１を熱処理して窒素を活性
化することによって形成される。
化を抑制する。 【解決手段】 素子分離溝４の内部に埋め込まれた酸化
シリコン膜６の表面部分には、酸化剤に対する拡散係数
が小さい窒素導入層７が形成されている。この窒素導入
層７は、熱処理工程で気相中の酸化剤（酸素、水など）
が酸化シリコン膜６の内部に拡散するのを防ぐバリア層
として機能する。窒素導入層７は、基板１の全面に窒素
をイオン注入し、続いて基板１を熱処理して窒素を活性
化することによって形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、半導体基板に形成
した溝の内部に絶縁膜を埋め込んだ素子分離溝を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
置およびその製造技術に関し、特に、半導体基板に形成
した溝の内部に絶縁膜を埋め込んだ素子分離溝を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】半導体素子の微細化に伴い、従来の選択
酸化（Local Oxidization of Silicon；ＬＯＣＯＳ）法
に代わる新たな素子分離技術が採用されている。この素
子分離技術は、半導体基板に形成した溝の内部に酸化シ
リコン膜を埋め込むことによって素子分離溝を形成する
もので、ＳＴＩ(Shallow Trench Isolation;ＳＴＩ)な
どとも呼ばれている。
酸化（Local Oxidization of Silicon；ＬＯＣＯＳ）法
に代わる新たな素子分離技術が採用されている。この素
子分離技術は、半導体基板に形成した溝の内部に酸化シ
リコン膜を埋め込むことによって素子分離溝を形成する
もので、ＳＴＩ(Shallow Trench Isolation;ＳＴＩ)な
どとも呼ばれている。
【０００３】上記素子分離溝を形成するには、まず半導
体基板（以下、基板という）を熱処理してその表面に薄
い酸化シリコン膜（パッド酸化膜ともいう）を形成す
る。このパッド酸化膜は、後の工程で溝の内部に埋め込
んだ酸化シリコン膜をデンシファイ（焼き締め）する際
などに基板に加わるストレスの緩和と、酸化のマスクと
して使用する窒化シリコン膜を除去する際の活性領域の
保護を目的として形成される。
体基板（以下、基板という）を熱処理してその表面に薄
い酸化シリコン膜（パッド酸化膜ともいう）を形成す
る。このパッド酸化膜は、後の工程で溝の内部に埋め込
んだ酸化シリコン膜をデンシファイ（焼き締め）する際
などに基板に加わるストレスの緩和と、酸化のマスクと
して使用する窒化シリコン膜を除去する際の活性領域の
保護を目的として形成される。
【０００４】次に、パッド酸化膜の上部にＣＶＤ(Chemi
cal Vapor Deposition)法で窒化シリコン膜を堆積し、
フォトレジストをマスクにしたエッチングで素子分離領
域の窒化シリコン膜を除去する。この窒化シリコン膜
は、その下部の基板表面の酸化を防止する保護膜および
基板をエッチングして溝を形成する際のマスクとして使
用する。
cal Vapor Deposition)法で窒化シリコン膜を堆積し、
フォトレジストをマスクにしたエッチングで素子分離領
域の窒化シリコン膜を除去する。この窒化シリコン膜
は、その下部の基板表面の酸化を防止する保護膜および
基板をエッチングして溝を形成する際のマスクとして使
用する。
【０００５】次に、上記窒化シリコン膜をマスクにした
ドライエッチングで基板に溝を形成した後、基板を熱酸
化して溝の内壁に薄い酸化シリコン膜を形成する。この
酸化シリコン膜は、溝の内壁に生じたエッチングダメー
ジの除去と、後の工程で溝の内部に埋め込む酸化シリコ
ン膜のストレス緩和を目的として形成される。
ドライエッチングで基板に溝を形成した後、基板を熱酸
化して溝の内壁に薄い酸化シリコン膜を形成する。この
酸化シリコン膜は、溝の内壁に生じたエッチングダメー
ジの除去と、後の工程で溝の内部に埋め込む酸化シリコ
ン膜のストレス緩和を目的として形成される。
【０００６】次に、基板上にＣＶＤ法で酸化シリコン膜
を堆積して溝の内部に埋め込んだ後、基板を熱処理する
ことによって、この酸化シリコン膜をデンシファイ（焼
き締め）する。この焼締めは、溝の内部に埋め込んだ酸
化シリコン膜の膜質を改善するために行う。
を堆積して溝の内部に埋め込んだ後、基板を熱処理する
ことによって、この酸化シリコン膜をデンシファイ（焼
き締め）する。この焼締めは、溝の内部に埋め込んだ酸
化シリコン膜の膜質を改善するために行う。
【０００７】次に、化学機械研磨(Chemical Mechanical
Polishing)法を用いて窒化シリコン膜の上部の酸化シ
リコン膜を除去し、溝の内部に酸化シリコン膜を残すこ
とによって、素子分離溝が完成する。その後、基板に溝
を形成する時のマスクに用いた窒化シリコン膜をウェッ
トエッチングで除去し、活性領域にＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
などの半導体素子を形成する。
Polishing)法を用いて窒化シリコン膜の上部の酸化シ
リコン膜を除去し、溝の内部に酸化シリコン膜を残すこ
とによって、素子分離溝が完成する。その後、基板に溝
を形成する時のマスクに用いた窒化シリコン膜をウェッ
トエッチングで除去し、活性領域にＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
などの半導体素子を形成する。
【０００８】ところが、上記のような方法で形成される
素子分離溝は、活性領域に半導体素子を形成する過程で
行われる何回かの熱酸化処理時に雰囲気中の酸化剤（酸
素や水など）が素子分離溝内に浸入してその内壁を酸化
し、そのときに形成される酸化シリコン膜の体積膨張に
起因して活性領域に圧縮応力が加わる結果、活性領域の
基板に結晶欠陥や転位が発生し、素子の特性が劣化する
という問題が指摘されている。素子分離溝の内壁が酸化
されることによって活性領域に加わる上記圧縮応力は、
半導体素子の微細化に伴って素子分離溝の幅が微細にな
るほど大きくなるため、半導体素子の微細化を推進する
上で大きな妨げとなる。
素子分離溝は、活性領域に半導体素子を形成する過程で
行われる何回かの熱酸化処理時に雰囲気中の酸化剤（酸
素や水など）が素子分離溝内に浸入してその内壁を酸化
し、そのときに形成される酸化シリコン膜の体積膨張に
起因して活性領域に圧縮応力が加わる結果、活性領域の
基板に結晶欠陥や転位が発生し、素子の特性が劣化する
という問題が指摘されている。素子分離溝の内壁が酸化
されることによって活性領域に加わる上記圧縮応力は、
半導体素子の微細化に伴って素子分離溝の幅が微細にな
るほど大きくなるため、半導体素子の微細化を推進する
上で大きな妨げとなる。
【０００９】また、上記素子分離溝は、活性領域に半導
体素子を形成する過程で行われる何回かのフッ酸洗浄に
よって、溝に埋め込まれた酸化シリコン膜がエッチング
され、素子分離溝端部の酸化シリコン膜が下方に後退
（リセス）するために、活性領域の基板表面に形成され
たゲート絶縁膜が局所的に薄くなり、低いゲート電圧で
もドレイン電流が流れてしまうという問題（キンク特性
あるいはハンプ特性などと呼ばれる）が指摘されてい
る。
体素子を形成する過程で行われる何回かのフッ酸洗浄に
よって、溝に埋め込まれた酸化シリコン膜がエッチング
され、素子分離溝端部の酸化シリコン膜が下方に後退
（リセス）するために、活性領域の基板表面に形成され
たゲート絶縁膜が局所的に薄くなり、低いゲート電圧で
もドレイン電流が流れてしまうという問題（キンク特性
あるいはハンプ特性などと呼ばれる）が指摘されてい
る。
【００１０】素子分離溝の内壁の酸化を抑制する対策と
しては、例えば米国特許第５４４７８８４号に記載され
ているように、素子分離溝の内壁に沿って薄い窒化シリ
コン膜を形成する技術が公知である。
しては、例えば米国特許第５４４７８８４号に記載され
ているように、素子分離溝の内壁に沿って薄い窒化シリ
コン膜を形成する技術が公知である。
【００１１】また、特開２０００−３１２６７号公報
は、基板に溝を形成する時に用いたマスク用の窒化シリ
コン膜をウェットエッチングで除去する際、素子分離溝
の内壁に形成した酸化防止用の窒化シリコン膜が同時に
エッチングされ、素子分離溝の外周に溝が形成されてし
まうという問題を防ぐ対策として、マスク用の窒化シリ
コン膜に不純物をイオン注入してダメージを与えること
によって、そのエッチング速度を大きくする技術を開示
している。
は、基板に溝を形成する時に用いたマスク用の窒化シリ
コン膜をウェットエッチングで除去する際、素子分離溝
の内壁に形成した酸化防止用の窒化シリコン膜が同時に
エッチングされ、素子分離溝の外周に溝が形成されてし
まうという問題を防ぐ対策として、マスク用の窒化シリ
コン膜に不純物をイオン注入してダメージを与えること
によって、そのエッチング速度を大きくする技術を開示
している。
【００１２】特開２０００−３０６９９０号公報は、上
記マスク用の窒化シリコン膜の下層に形成されたパッド
酸化膜をウェットエッチングで除去する際、素子分離溝
内の酸化シリコン膜がエッチングされて窪みが発生する
のを防ぐ対策として、マスク用の窒化シリコン膜を除去
した後、パッド酸化膜を除去する前に、素子分離溝内の
酸化シリコン膜を窒素雰囲気中で熱処理することによっ
て、そのエッチング速度を小さくする技術を開示してい
る。
記マスク用の窒化シリコン膜の下層に形成されたパッド
酸化膜をウェットエッチングで除去する際、素子分離溝
内の酸化シリコン膜がエッチングされて窪みが発生する
のを防ぐ対策として、マスク用の窒化シリコン膜を除去
した後、パッド酸化膜を除去する前に、素子分離溝内の
酸化シリコン膜を窒素雰囲気中で熱処理することによっ
て、そのエッチング速度を小さくする技術を開示してい
る。
【００１３】上記した問題とは観点が異なるが、特開平
８−２２７９３８号公報は、基板上に堆積した酸化シリ
コン膜をエッチングして基板に達するスルーホールを形
成する際、マスクの合わせずれによってスルーホールの
一部が素子分離溝と重なり、素子分離溝内の酸化シリコ
ン膜がエッチングされてしまう問題を防ぐ対策として、
素子分離溝内の酸化シリコン膜の上層に窒化シリコン膜
を形成し、この窒化シリコン膜を上記スルーホールを形
成する際のエッチングストッパとする技術を開示してい
る。
８−２２７９３８号公報は、基板上に堆積した酸化シリ
コン膜をエッチングして基板に達するスルーホールを形
成する際、マスクの合わせずれによってスルーホールの
一部が素子分離溝と重なり、素子分離溝内の酸化シリコ
ン膜がエッチングされてしまう問題を防ぐ対策として、
素子分離溝内の酸化シリコン膜の上層に窒化シリコン膜
を形成し、この窒化シリコン膜を上記スルーホールを形
成する際のエッチングストッパとする技術を開示してい
る。
【００１４】
【発明が解決しようとする課題】近年、同一基板上にゲ
ート絶縁膜の厚さが異なる複数種類のＭＩＳＦＥＴを形
成するＣＭＯＳデバイスを初めとする、各種ＭＯＳデバ
イスの製造工程では、素子分離溝を形成してからＭＩＳ
ＦＥＴを形成するまでの間に実施されるフッ酸洗浄や熱
酸化の工程が増加している。そのため、上記した従来方
法では、素子分離溝の内壁の酸化や、素子分離溝端部の
酸化シリコン膜の後退（リセス）を有効に抑制すること
が困難になり、これがＭＯＳデバイスの信頼性や製造歩
留まりの低下を引き起こす要因となっている。
ート絶縁膜の厚さが異なる複数種類のＭＩＳＦＥＴを形
成するＣＭＯＳデバイスを初めとする、各種ＭＯＳデバ
イスの製造工程では、素子分離溝を形成してからＭＩＳ
ＦＥＴを形成するまでの間に実施されるフッ酸洗浄や熱
酸化の工程が増加している。そのため、上記した従来方
法では、素子分離溝の内壁の酸化や、素子分離溝端部の
酸化シリコン膜の後退（リセス）を有効に抑制すること
が困難になり、これがＭＯＳデバイスの信頼性や製造歩
留まりの低下を引き起こす要因となっている。
【００１５】本発明の目的は、熱酸化工程で発生する素
子分離溝の内壁の酸化を有効に抑制する技術を提供する
ことにある。
子分離溝の内壁の酸化を有効に抑制する技術を提供する
ことにある。
【００１６】本発明の他の目的は、フッ酸洗浄工程で発
生する素子分離溝端部の後退（リセス）を有効に抑制す
る技術を提供することにある。
生する素子分離溝端部の後退（リセス）を有効に抑制す
る技術を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】本発明の半導体集積回路装置は、その主面
に、第１領域および前記第１領域によって平面的に囲ま
れた第２領域を有する半導体基板と、前記第２領域の前
記半導体基板主面上に形成された第１絶縁膜と、前記第
１絶縁膜上に形成された導体片と、前記導体片の両側の
前記半導体基板主面に形成された半導体領域と、前記第
１領域の前記半導体基板主面に形成され、前記第１絶縁
膜よりも厚い膜厚を有する酸化膜とを有し、前記酸化膜
の表面部分に窒素を導入したものである。
に、第１領域および前記第１領域によって平面的に囲ま
れた第２領域を有する半導体基板と、前記第２領域の前
記半導体基板主面上に形成された第１絶縁膜と、前記第
１絶縁膜上に形成された導体片と、前記導体片の両側の
前記半導体基板主面に形成された半導体領域と、前記第
１領域の前記半導体基板主面に形成され、前記第１絶縁
膜よりも厚い膜厚を有する酸化膜とを有し、前記酸化膜
の表面部分に窒素を導入したものである。
【００２０】本発明の半導体集積回路装置の製造方法
は、以下の工程を含んでいる。 （ａ）半導体基板主面の第１領域を露出し、前記第１領
域に囲まれた第２領域の前記半導体基板主面に選択的に
第１絶縁膜を形成する工程、（ｂ）前記第１領域の前記
半導体基板表面に溝を形成する工程、（ｃ）前記溝を埋
めるように、前記溝の内部および前記第１絶縁膜の上部
に第２絶縁膜を形成する工程、（ｄ）前記第２絶縁膜に
研磨を施すことによって、前記溝の内部に選択的に前記
第２絶縁膜を残す工程、（ｅ）前記溝の内部の前記第２
絶縁膜に窒素を導入する工程、（ｆ）前記第２領域の前
記第１絶縁膜を除去する工程、（ｇ）前記第２領域の前
記半導体基板表面に第３絶縁膜を形成する工程、（ｈ）
前記第３絶縁膜上に導体片を形成する工程、（ｉ）前記
第２領域において、前記導体片の両側の前記半導体基板
表面に不純物を導入する工程。
は、以下の工程を含んでいる。 （ａ）半導体基板主面の第１領域を露出し、前記第１領
域に囲まれた第２領域の前記半導体基板主面に選択的に
第１絶縁膜を形成する工程、（ｂ）前記第１領域の前記
半導体基板表面に溝を形成する工程、（ｃ）前記溝を埋
めるように、前記溝の内部および前記第１絶縁膜の上部
に第２絶縁膜を形成する工程、（ｄ）前記第２絶縁膜に
研磨を施すことによって、前記溝の内部に選択的に前記
第２絶縁膜を残す工程、（ｅ）前記溝の内部の前記第２
絶縁膜に窒素を導入する工程、（ｆ）前記第２領域の前
記第１絶縁膜を除去する工程、（ｇ）前記第２領域の前
記半導体基板表面に第３絶縁膜を形成する工程、（ｈ）
前記第３絶縁膜上に導体片を形成する工程、（ｉ）前記
第２領域において、前記導体片の両側の前記半導体基板
表面に不純物を導入する工程。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２２】（実施の形態１）本発明の実施の形態１で
ある相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）の製造方法
を図１〜図２５を用いて説明する。
ある相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）の製造方法
を図１〜図２５を用いて説明する。
【００２３】まず、図１に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る基板１を約８５０℃で熱酸化してその表面に膜厚１０
ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）２を形
成した後、酸化シリコン膜２の上部にＣＶＤ法で膜厚１
２０ｎｍ程度の窒化シリコン膜３を堆積する。
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る基板１を約８５０℃で熱酸化してその表面に膜厚１０
ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）２を形
成した後、酸化シリコン膜２の上部にＣＶＤ法で膜厚１
２０ｎｍ程度の窒化シリコン膜３を堆積する。
【００２４】酸化シリコン膜２は、基板１と窒化シリコ
ン膜３との界面に生じるストレスを緩和し、このストレ
スに起因して基板１の表面に転位などの欠陥が発生する
のを防ぐために形成する。窒化シリコン膜３は、素子分
離領域の基板１をエッチングして溝を形成する際のマス
クとして使用する。窒化シリコン膜３は、酸化されにく
い性質を持つので、その下部の基板１の表面が酸化され
るのを防ぐ保護膜としても使用される。
ン膜３との界面に生じるストレスを緩和し、このストレ
スに起因して基板１の表面に転位などの欠陥が発生する
のを防ぐために形成する。窒化シリコン膜３は、素子分
離領域の基板１をエッチングして溝を形成する際のマス
クとして使用する。窒化シリコン膜３は、酸化されにく
い性質を持つので、その下部の基板１の表面が酸化され
るのを防ぐ保護膜としても使用される。
【００２５】次に、図２に示すように、活性領域の窒化
シリコン膜３上に形成したフォトレジスト膜４０をマス
クにして、素子分離領域の窒化シリコン膜３と酸化シリ
コン膜２とをドライエッチングすることにより、素子分
離領域の基板１の表面を露出させる。
シリコン膜３上に形成したフォトレジスト膜４０をマス
クにして、素子分離領域の窒化シリコン膜３と酸化シリ
コン膜２とをドライエッチングすることにより、素子分
離領域の基板１の表面を露出させる。
【００２６】次に、フォトレジスト膜４０を除去した
後、図３に示すように、窒化シリコン膜３をマスクにし
て、素子分離領域の基板１をドライエッチングすること
により、深さ３５０ｎｍの溝４ａを形成する。
後、図３に示すように、窒化シリコン膜３をマスクにし
て、素子分離領域の基板１をドライエッチングすること
により、深さ３５０ｎｍの溝４ａを形成する。
【００２７】次に、ＳＣ−１液（アンモニア水／過酸化
水素水の混合液）、ＳＣ−２液（塩酸／過酸化水素水の
混合液）およびフッ酸（またはフッ酸／アンモニア水の
混合液）を使って、溝４ａの内壁に露出した基板１の表
面を洗浄した後、図４に示すように、基板１を約８００
〜９００℃で熱酸化することによって、溝４ａの内壁に
膜厚１０ｎｍ程度の薄い酸化シリコン膜５を形成する。
酸化シリコン膜５は、溝４ａの内壁に生じたドライエッ
チングのダメージを回復すると共に、後の工程で溝４ａ
の内部に埋め込む酸化シリコン膜６と基板１との界面に
生じるストレスを緩和するために形成する。
水素水の混合液）、ＳＣ−２液（塩酸／過酸化水素水の
混合液）およびフッ酸（またはフッ酸／アンモニア水の
混合液）を使って、溝４ａの内壁に露出した基板１の表
面を洗浄した後、図４に示すように、基板１を約８００
〜９００℃で熱酸化することによって、溝４ａの内壁に
膜厚１０ｎｍ程度の薄い酸化シリコン膜５を形成する。
酸化シリコン膜５は、溝４ａの内壁に生じたドライエッ
チングのダメージを回復すると共に、後の工程で溝４ａ
の内部に埋め込む酸化シリコン膜６と基板１との界面に
生じるストレスを緩和するために形成する。
【００２８】次に、図５に示すように、基板１上にＣＶ
Ｄ法で膜厚４５０〜５００ｎｍ程度の酸化シリコン膜６
を堆積する。酸化シリコン膜６は、例えば酸素とテトラ
エトキシシラン((Ｃ2Ｈ5)4Ｓｉ)とをソースガスに用い
たＣＶＤ法のように、ステップカバレージのよい成膜方
法で堆積し、溝４ａの内部を酸化シリコン膜６で完全に
埋め込むようにする。
Ｄ法で膜厚４５０〜５００ｎｍ程度の酸化シリコン膜６
を堆積する。酸化シリコン膜６は、例えば酸素とテトラ
エトキシシラン((Ｃ2Ｈ5)4Ｓｉ)とをソースガスに用い
たＣＶＤ法のように、ステップカバレージのよい成膜方
法で堆積し、溝４ａの内部を酸化シリコン膜６で完全に
埋め込むようにする。
【００２９】次に、基板１を約９００℃で熱処理し、酸
化シリコン膜６をデンシファイ（焼き締め）することに
よって、膜を緻密化した後、図６に示すように、溝４ａ
の上部に形成したフォトレジスト膜４１をマスクにして
活性領域の酸化シリコン膜６を途中までドライエッチン
グすることにより、酸化シリコン膜６の表面の高さを活
性領域と素子分離領域とで略同一にする。なお、上記し
た酸化シリコン膜６のデンシファイは、このドライエッ
チングの後に行ってもよい。この場合は、酸化シリコン
膜６の膜厚がドライエッチング前よりも薄いので、デン
シファイの時間を短縮することができる。
化シリコン膜６をデンシファイ（焼き締め）することに
よって、膜を緻密化した後、図６に示すように、溝４ａ
の上部に形成したフォトレジスト膜４１をマスクにして
活性領域の酸化シリコン膜６を途中までドライエッチン
グすることにより、酸化シリコン膜６の表面の高さを活
性領域と素子分離領域とで略同一にする。なお、上記し
た酸化シリコン膜６のデンシファイは、このドライエッ
チングの後に行ってもよい。この場合は、酸化シリコン
膜６の膜厚がドライエッチング前よりも薄いので、デン
シファイの時間を短縮することができる。
【００３０】次に、フォトレジスト膜４１を除去した
後、図７に示すように、化学機械研磨（ＣＭＰ）法を用
いて酸化シリコン膜６を研磨し、その表面を平坦化す
る。この研磨は、活性領域の基板１を覆っている窒化シ
リコン膜３をストッパに用いて行ない、窒化シリコン膜
３の表面が露出した時点、すなわち窒化シリコン膜３の
表面と溝４ａの内部の酸化シリコン膜６の表面が同じ高
さになった時点を研磨の終点とする。
後、図７に示すように、化学機械研磨（ＣＭＰ）法を用
いて酸化シリコン膜６を研磨し、その表面を平坦化す
る。この研磨は、活性領域の基板１を覆っている窒化シ
リコン膜３をストッパに用いて行ない、窒化シリコン膜
３の表面が露出した時点、すなわち窒化シリコン膜３の
表面と溝４ａの内部の酸化シリコン膜６の表面が同じ高
さになった時点を研磨の終点とする。
【００３１】次に、図８および図９（図８の要部拡大
図）に示すように、溝４ａの内部の酸化シリコン膜６の
表面をフッ酸またはフッ酸緩衝液（フッ酸／アンモニア
水の混合液）でウェットエッチングすることによって、
酸化シリコン膜６の表面を若干下方に後退させる。この
ウェットエッチングは必須の工程ではないが、酸化シリ
コン膜６の表面と基板１の表面との段差が大きい場合
は、次の工程で酸化シリコン膜６にイオン注入する窒素
が基板１の表面よりも深い領域まで達しない場合があ
る。従って、そのような場合には、上記のウェットエッ
チングで酸化シリコン膜６の表面を下方に後退させ、基
板１の表面との段差を小さくする。
図）に示すように、溝４ａの内部の酸化シリコン膜６の
表面をフッ酸またはフッ酸緩衝液（フッ酸／アンモニア
水の混合液）でウェットエッチングすることによって、
酸化シリコン膜６の表面を若干下方に後退させる。この
ウェットエッチングは必須の工程ではないが、酸化シリ
コン膜６の表面と基板１の表面との段差が大きい場合
は、次の工程で酸化シリコン膜６にイオン注入する窒素
が基板１の表面よりも深い領域まで達しない場合があ
る。従って、そのような場合には、上記のウェットエッ
チングで酸化シリコン膜６の表面を下方に後退させ、基
板１の表面との段差を小さくする。
【００３２】次に、図１０に示すように、基板１の全面
に窒素をイオン注入し、続いて基板１を熱処理して窒素
を活性化することにより、酸化シリコン膜６の表面部分
に窒素導入層７を形成する。このとき、窒素のドーズ量
は、１×１０15／ｃｍ2以上とすることが望ましい。
に窒素をイオン注入し、続いて基板１を熱処理して窒素
を活性化することにより、酸化シリコン膜６の表面部分
に窒素導入層７を形成する。このとき、窒素のドーズ量
は、１×１０15／ｃｍ2以上とすることが望ましい。
【００３３】基板１に窒素をイオン注入する際は、図１
１に示すように、窒素導入層７の底部が活性領域の基板
１の表面よりも低い位置まで達するように、かつ窒素導
入層７の表面から底部までの厚さが１０ｎｍ以上となる
ように、窒素イオンの加速エネルギーをコントロールす
る。
１に示すように、窒素導入層７の底部が活性領域の基板
１の表面よりも低い位置まで達するように、かつ窒素導
入層７の表面から底部までの厚さが１０ｎｍ以上となる
ように、窒素イオンの加速エネルギーをコントロールす
る。
【００３４】なお、窒素イオンが活性領域の基板１の表
面に導入されると、後に形成されるＭＩＳＦＥＴのゲー
ト絶縁膜と基板１との界面に不所望な準位が形成され、
ゲート絶縁膜の耐圧を低下させたり、ＭＩＳＦＥＴのし
きい値電圧を変動させたりすることがある。従って、基
板１に窒素をイオン注入する際は、窒素イオンが窒化シ
リコン膜３を貫通して基板１の表面に達しないように、
窒素イオンの加速エネルギーをコントロールする。
面に導入されると、後に形成されるＭＩＳＦＥＴのゲー
ト絶縁膜と基板１との界面に不所望な準位が形成され、
ゲート絶縁膜の耐圧を低下させたり、ＭＩＳＦＥＴのし
きい値電圧を変動させたりすることがある。従って、基
板１に窒素をイオン注入する際は、窒素イオンが窒化シ
リコン膜３を貫通して基板１の表面に達しないように、
窒素イオンの加速エネルギーをコントロールする。
【００３５】酸化シリコン膜６の表面部分に形成された
上記窒素導入層７は、酸化シリコン膜６を構成するＳｉ
−Ｏ結合の一部をＳｉ−Ｎ結合で置換した、いわゆるシ
リコンオキシナイトライド（ＳｉＯＮ）に類似した構造
を有しており、酸素や水などの酸化剤に対する拡散係数
が非常に小さいという特徴がある。すなわち、酸化シリ
コン膜６の表面部分に形成された窒素導入層７は、酸化
性雰囲気中で基板１を熱処理する際、気相中の酸化剤が
酸化シリコン膜６の内部に拡散するのを抑制するバリア
層として機能し、溝４ａの内壁の酸化を抑制する。
上記窒素導入層７は、酸化シリコン膜６を構成するＳｉ
−Ｏ結合の一部をＳｉ−Ｎ結合で置換した、いわゆるシ
リコンオキシナイトライド（ＳｉＯＮ）に類似した構造
を有しており、酸素や水などの酸化剤に対する拡散係数
が非常に小さいという特徴がある。すなわち、酸化シリ
コン膜６の表面部分に形成された窒素導入層７は、酸化
性雰囲気中で基板１を熱処理する際、気相中の酸化剤が
酸化シリコン膜６の内部に拡散するのを抑制するバリア
層として機能し、溝４ａの内壁の酸化を抑制する。
【００３６】また、一部にＳｉ−Ｎ結合を含む上記窒素
導入層７は、フッ酸に対するエッチングレートが酸化シ
リコンに比べて低いという特徴がある。すなわち、窒素
導入層７は、基板１の表面をフッ酸やフッ酸緩衝液でウ
ェット洗浄する際、酸化シリコン膜６の表面が過剰にエ
ッチングされるのを抑制するバリア層としても機能し、
上記ウェット洗浄で問題となる素子分離溝端部のリセス
を抑制する。
導入層７は、フッ酸に対するエッチングレートが酸化シ
リコンに比べて低いという特徴がある。すなわち、窒素
導入層７は、基板１の表面をフッ酸やフッ酸緩衝液でウ
ェット洗浄する際、酸化シリコン膜６の表面が過剰にエ
ッチングされるのを抑制するバリア層としても機能し、
上記ウェット洗浄で問題となる素子分離溝端部のリセス
を抑制する。
【００３７】次に、図１２に示すように、活性領域の基
板１を覆っている窒化シリコン膜３を熱リン酸で除去す
る。ここまでの工程により、素子分離領域の基板１に素
子分離溝４が形成される。なお、素子分離溝４の内部に
埋め込まれた酸化シリコン膜６の表面部分に形成された
前記窒素導入層７は、イオン注入で導入した窒素のピー
ク濃度が表面よりも深い位置に存在するので、その表面
近傍ではＳｉ−Ｏ結合の割合が相対的に高く、内部では
Ｓｉ−Ｎ結合の割合が相対的に高い。このため、窒化シ
リコン膜３を熱リン酸でエッチングする際、窒素導入層
７は僅かしかエッチングされないので、図１３に拡大し
て示すように、窒化シリコン膜３を除去した直後の活性
領域の基板１の表面と窒素導入層７の表面との間には、
窒化シリコン膜３の膜厚にほぼ相当する段差が発生す
る。
板１を覆っている窒化シリコン膜３を熱リン酸で除去す
る。ここまでの工程により、素子分離領域の基板１に素
子分離溝４が形成される。なお、素子分離溝４の内部に
埋め込まれた酸化シリコン膜６の表面部分に形成された
前記窒素導入層７は、イオン注入で導入した窒素のピー
ク濃度が表面よりも深い位置に存在するので、その表面
近傍ではＳｉ−Ｏ結合の割合が相対的に高く、内部では
Ｓｉ−Ｎ結合の割合が相対的に高い。このため、窒化シ
リコン膜３を熱リン酸でエッチングする際、窒素導入層
７は僅かしかエッチングされないので、図１３に拡大し
て示すように、窒化シリコン膜３を除去した直後の活性
領域の基板１の表面と窒素導入層７の表面との間には、
窒化シリコン膜３の膜厚にほぼ相当する段差が発生す
る。
【００３８】次に、活性領域の基板１の表面に露出した
酸化シリコン膜２をフッ酸系のエッチング液（フッ酸ま
たはフッ酸緩衝液）で除去した後、図１４に示すよう
に、基板１を約８５０℃で熱酸化することによって、活
性領域の基板１の表面に膜厚１０ｎｍ程度の薄い酸化シ
リコン膜１０を形成する。酸化シリコン膜１０は、次の
工程で行なわれる不純物のイオン注入による基板１のダ
メージを低減するために形成する。
酸化シリコン膜２をフッ酸系のエッチング液（フッ酸ま
たはフッ酸緩衝液）で除去した後、図１４に示すよう
に、基板１を約８５０℃で熱酸化することによって、活
性領域の基板１の表面に膜厚１０ｎｍ程度の薄い酸化シ
リコン膜１０を形成する。酸化シリコン膜１０は、次の
工程で行なわれる不純物のイオン注入による基板１のダ
メージを低減するために形成する。
【００３９】素子分離溝４の内部に埋め込まれた酸化シ
リコン膜６の表面部分には、酸化剤に対する拡散係数が
小さい窒素導入層７が形成されている。これにより、上
記酸化シリコン膜１０を形成するための熱処理工程で気
相中の酸化剤（酸素、水など）が酸化シリコン膜６の内
部に拡散することが抑制されるので、素子分離溝４の内
壁の酸化を抑制することができる。
リコン膜６の表面部分には、酸化剤に対する拡散係数が
小さい窒素導入層７が形成されている。これにより、上
記酸化シリコン膜１０を形成するための熱処理工程で気
相中の酸化剤（酸素、水など）が酸化シリコン膜６の内
部に拡散することが抑制されるので、素子分離溝４の内
壁の酸化を抑制することができる。
【００４０】また、活性領域の基板１の表面の酸化シリ
コン膜２をフッ酸系のエッチング液で除去する際は、Ｓ
ｉ−Ｏ結合を部分的に含んだ窒素導入層７も僅かにエッ
チングされ、活性領域の基板１の表面と窒素導入層７の
表面との段差が低減されるが、フッ酸に対するエッチン
グレートが酸化シリコンに比べて低い窒素導入層７が過
剰にエッチングされることはないので、素子分離溝４の
端部において酸化シリコン膜６が下方に後退（リセス）
する不具合を抑制することもできる。
コン膜２をフッ酸系のエッチング液で除去する際は、Ｓ
ｉ−Ｏ結合を部分的に含んだ窒素導入層７も僅かにエッ
チングされ、活性領域の基板１の表面と窒素導入層７の
表面との段差が低減されるが、フッ酸に対するエッチン
グレートが酸化シリコンに比べて低い窒素導入層７が過
剰にエッチングされることはないので、素子分離溝４の
端部において酸化シリコン膜６が下方に後退（リセス）
する不具合を抑制することもできる。
【００４１】次に、図１５に示すように、ｐチャネル型
ＭＩＳＦＥＴを形成する領域の基板１の表面をフォトレ
ジスト膜４２で覆い、ｎチャネル型ＭＩＳＦＥＴを形成
する領域の基板１の表面にホウ素をイオン注入する。続
いて、フォトレジスト膜４２を除去した後、図１６に示
すように、ｎチャネル型ＭＩＳＦＥＴを形成する領域の
基板１の表面をフォトレジスト膜４３で覆い、ｐチャネ
ル型ＭＩＳＦＥＴを形成する領域の基板１の表面にリン
をイオン注入する。
ＭＩＳＦＥＴを形成する領域の基板１の表面をフォトレ
ジスト膜４２で覆い、ｎチャネル型ＭＩＳＦＥＴを形成
する領域の基板１の表面にホウ素をイオン注入する。続
いて、フォトレジスト膜４２を除去した後、図１６に示
すように、ｎチャネル型ＭＩＳＦＥＴを形成する領域の
基板１の表面をフォトレジスト膜４３で覆い、ｐチャネ
ル型ＭＩＳＦＥＴを形成する領域の基板１の表面にリン
をイオン注入する。
【００４２】次に、フォトレジスト膜４３を除去した
後、図１７に示すように、基板１を熱処理し、基板１に
導入した上記ホウ素およびリンを基板１の内部に拡散さ
せることによって、ｎチャネル型ＭＩＳＦＥＴを形成す
る領域の基板１にｐ型ウエル８を形成し、ｐチャネル型
ＭＩＳＦＥＴを形成する領域の基板１にｎ型ウエル９を
形成する。
後、図１７に示すように、基板１を熱処理し、基板１に
導入した上記ホウ素およびリンを基板１の内部に拡散さ
せることによって、ｎチャネル型ＭＩＳＦＥＴを形成す
る領域の基板１にｐ型ウエル８を形成し、ｐチャネル型
ＭＩＳＦＥＴを形成する領域の基板１にｎ型ウエル９を
形成する。
【００４３】次に、ｐ型ウエル８、ｎ型ウエル９のそれ
ぞれの表面に、次のような方法で膜厚の異なる２種類の
ゲート絶縁膜を形成する。まず、ｐ型ウエル８、ｎ型ウ
エル９のそれぞれの表面の酸化シリコン膜１０をフッ酸
系のエッチング液で除去した後、図１８に示すように、
基板１を約８００℃で熱酸化することによって、ｐ型ウ
エル８、ｎ型ウエル９のそれぞれの表面に膜厚７〜８ｎ
ｍ程度の薄い酸化シリコン膜１１ａを形成する。この酸
化シリコン膜１１ａは、厚い膜厚のゲート絶縁膜の一部
として使用される。
ぞれの表面に、次のような方法で膜厚の異なる２種類の
ゲート絶縁膜を形成する。まず、ｐ型ウエル８、ｎ型ウ
エル９のそれぞれの表面の酸化シリコン膜１０をフッ酸
系のエッチング液で除去した後、図１８に示すように、
基板１を約８００℃で熱酸化することによって、ｐ型ウ
エル８、ｎ型ウエル９のそれぞれの表面に膜厚７〜８ｎ
ｍ程度の薄い酸化シリコン膜１１ａを形成する。この酸
化シリコン膜１１ａは、厚い膜厚のゲート絶縁膜の一部
として使用される。
【００４４】素子分離溝４の内部に埋め込まれた酸化シ
リコン膜６の表面部分には、前記窒素導入層７が形成さ
れているので、上記酸化シリコン膜１１ａを形成する熱
処理時に素子分離溝４の内壁が酸化するのを抑制するこ
とができる。また、酸化シリコン膜１０をフッ酸系のエ
ッチング液で除去する際は、窒素導入層７の表面も僅か
にエッチングされ、活性領域の基板１の表面と窒素導入
層７の表面との段差がさらに低減されるが、窒素導入層
７が過剰にエッチングされることはないので、素子分離
溝４の端部のリセスを抑制することができる。
リコン膜６の表面部分には、前記窒素導入層７が形成さ
れているので、上記酸化シリコン膜１１ａを形成する熱
処理時に素子分離溝４の内壁が酸化するのを抑制するこ
とができる。また、酸化シリコン膜１０をフッ酸系のエ
ッチング液で除去する際は、窒素導入層７の表面も僅か
にエッチングされ、活性領域の基板１の表面と窒素導入
層７の表面との段差がさらに低減されるが、窒素導入層
７が過剰にエッチングされることはないので、素子分離
溝４の端部のリセスを抑制することができる。
【００４５】次に、図１９に示すように、厚いゲート絶
縁膜を形成する領域のｐ型ウエル８、ｎ型ウエル９のそ
れぞれの表面をフォトレジスト膜４４で覆い、薄いゲー
ト絶縁膜を形成する領域のｐ型ウエル８、ｎ型ウエル９
のそれぞれの表面に形成された酸化シリコン膜１１ａを
フッ酸系のエッチング液で除去する。
縁膜を形成する領域のｐ型ウエル８、ｎ型ウエル９のそ
れぞれの表面をフォトレジスト膜４４で覆い、薄いゲー
ト絶縁膜を形成する領域のｐ型ウエル８、ｎ型ウエル９
のそれぞれの表面に形成された酸化シリコン膜１１ａを
フッ酸系のエッチング液で除去する。
【００４６】次に、フォトレジスト膜４４を除去し、続
いて薄いゲート絶縁膜を形成する領域のｐ型ウエル８、
ｎ型ウエル９のそれぞれの表面と、厚いゲート絶縁膜を
形成する領域の酸化シリコン膜１１ａの表面とをフッ酸
系の洗浄液で洗浄した後、基板１を約８００℃で熱酸化
する。これにより、図２０に示すように、薄いゲート絶
縁膜を形成する領域のｐ型ウエル８、ｎ型ウエル９のそ
れぞれの表面に膜厚５〜６ｎｍ程度の酸化シリコン膜か
らなるゲート絶縁膜１２が形成される。また、厚いゲー
ト絶縁膜を形成する領域の酸化シリコン膜１１ａは、そ
の膜厚がさらに厚くなるので、この領域のｐ型ウエル
８、ｎ型ウエル９のそれぞれの表面には、膜厚１０ｎｍ
程度の酸化シリコン膜からなるゲート絶縁膜１１が形成
される。
いて薄いゲート絶縁膜を形成する領域のｐ型ウエル８、
ｎ型ウエル９のそれぞれの表面と、厚いゲート絶縁膜を
形成する領域の酸化シリコン膜１１ａの表面とをフッ酸
系の洗浄液で洗浄した後、基板１を約８００℃で熱酸化
する。これにより、図２０に示すように、薄いゲート絶
縁膜を形成する領域のｐ型ウエル８、ｎ型ウエル９のそ
れぞれの表面に膜厚５〜６ｎｍ程度の酸化シリコン膜か
らなるゲート絶縁膜１２が形成される。また、厚いゲー
ト絶縁膜を形成する領域の酸化シリコン膜１１ａは、そ
の膜厚がさらに厚くなるので、この領域のｐ型ウエル
８、ｎ型ウエル９のそれぞれの表面には、膜厚１０ｎｍ
程度の酸化シリコン膜からなるゲート絶縁膜１１が形成
される。
【００４７】素子分離溝４の内部に埋め込まれた酸化シ
リコン膜６の表面部分には、前記窒素導入層７が形成さ
れているので、上記ゲート絶縁膜１１、１２を形成する
熱処理時に素子分離溝４の内壁が酸化するのを抑制する
ことができる。また、酸化シリコン膜１１ａをフッ酸系
のエッチング液で除去する際は、窒素導入層７の表面も
僅かにエッチングされ、活性領域の基板１の表面と窒素
導入層７の表面との段差がさらに低減されるが、窒素導
入層７が過剰にエッチングされることはないので、素子
分離溝４の端部のリセスを抑制することができる。
リコン膜６の表面部分には、前記窒素導入層７が形成さ
れているので、上記ゲート絶縁膜１１、１２を形成する
熱処理時に素子分離溝４の内壁が酸化するのを抑制する
ことができる。また、酸化シリコン膜１１ａをフッ酸系
のエッチング液で除去する際は、窒素導入層７の表面も
僅かにエッチングされ、活性領域の基板１の表面と窒素
導入層７の表面との段差がさらに低減されるが、窒素導
入層７が過剰にエッチングされることはないので、素子
分離溝４の端部のリセスを抑制することができる。
【００４８】次に、図２１に示すように、基板１上にＣ
ＶＤ法で多結晶シリコン膜１４を堆積した後、ｎ型ウエ
ル９の上部の多結晶シリコン膜１４をフォトレジスト膜
４５で覆い、ｐ型ウエル８の上部の多結晶シリコン膜１
４にリンをイオン注入することによって、ｐ型ウエル８
の上部にｎ型多結晶シリコン膜１４を形成する。
ＶＤ法で多結晶シリコン膜１４を堆積した後、ｎ型ウエ
ル９の上部の多結晶シリコン膜１４をフォトレジスト膜
４５で覆い、ｐ型ウエル８の上部の多結晶シリコン膜１
４にリンをイオン注入することによって、ｐ型ウエル８
の上部にｎ型多結晶シリコン膜１４を形成する。
【００４９】次に、フォトレジスト膜４５を除去した
後、図２２に示すように、ｐ型ウエル８の上部のｎ型多
結晶シリコン膜１４ｎをフォトレジスト膜４６で覆い、
ｎ型ウエル９の上部の多結晶シリコン膜１４にホウ素を
イオン注入することによって、ｎ型ウエル９の上部にｐ
型多結晶シリコン膜１４ｐを形成する。ｎ型多結晶シリ
コン膜１４ｎおよびｐ型多結晶シリコン膜１４ｐは、Ｍ
ＩＳＦＥＴのゲート電極材料として使用される。
後、図２２に示すように、ｐ型ウエル８の上部のｎ型多
結晶シリコン膜１４ｎをフォトレジスト膜４６で覆い、
ｎ型ウエル９の上部の多結晶シリコン膜１４にホウ素を
イオン注入することによって、ｎ型ウエル９の上部にｐ
型多結晶シリコン膜１４ｐを形成する。ｎ型多結晶シリ
コン膜１４ｎおよびｐ型多結晶シリコン膜１４ｐは、Ｍ
ＩＳＦＥＴのゲート電極材料として使用される。
【００５０】次に、フォトレジスト膜４６を除去した
後、図２３に示すように、ｎ型多結晶シリコン膜１４
ｎ、ｐ型多結晶シリコン膜１４ｐのそれぞれの上部に形
成したフォトレジスト膜４７をマスクにしてｎ型多結晶
シリコン膜１４ｎおよびｐ型多結晶シリコン膜１４ｐを
ドライエッチングすることにより、ゲート電極１４Ａ、
１４Ｂ、１４Ｃ、１４Ｄを形成する。
後、図２３に示すように、ｎ型多結晶シリコン膜１４
ｎ、ｐ型多結晶シリコン膜１４ｐのそれぞれの上部に形
成したフォトレジスト膜４７をマスクにしてｎ型多結晶
シリコン膜１４ｎおよびｐ型多結晶シリコン膜１４ｐを
ドライエッチングすることにより、ゲート電極１４Ａ、
１４Ｂ、１４Ｃ、１４Ｄを形成する。
【００５１】次に、ゲート電極１４Ａ、１４Ｂ、１４
Ｃ、１４Ｄの上部のフォトレジスト膜４７をアッシング
（灰化）処理で除去した後、基板１の表面に残ったドラ
イエッチング残渣やアッシング残渣を除去するために、
フッ酸系のエッチング液で基板１の表面を洗浄する。上
記ｎ型多結晶シリコン膜１４ｎおよびｐ型多結晶シリコ
ン膜１４ｐのドライエッチングや、フッ酸系のエッチン
グ液を用いた洗浄を行うと、ゲート電極１４Ａ、１４
Ｂ、１４Ｃ、１４Ｄの下部を除いた領域のゲート絶縁膜
１１、１２が削られると同時に、ゲート電極１４Ａ、１
４Ｂ、１４Ｃ、１４Ｄの側壁下部のゲート絶縁膜１１、
１２も等方的にエッチングされてアンダーカットが生じ
るために、ゲート絶縁膜１１、１２の耐圧が低下する。
そこで、基板１を熱酸化することによって、上記のエッ
チング（ドライエッチングおよびウェットエッチング）
で削られたゲート絶縁膜１１、１２を再生する。
Ｃ、１４Ｄの上部のフォトレジスト膜４７をアッシング
（灰化）処理で除去した後、基板１の表面に残ったドラ
イエッチング残渣やアッシング残渣を除去するために、
フッ酸系のエッチング液で基板１の表面を洗浄する。上
記ｎ型多結晶シリコン膜１４ｎおよびｐ型多結晶シリコ
ン膜１４ｐのドライエッチングや、フッ酸系のエッチン
グ液を用いた洗浄を行うと、ゲート電極１４Ａ、１４
Ｂ、１４Ｃ、１４Ｄの下部を除いた領域のゲート絶縁膜
１１、１２が削られると同時に、ゲート電極１４Ａ、１
４Ｂ、１４Ｃ、１４Ｄの側壁下部のゲート絶縁膜１１、
１２も等方的にエッチングされてアンダーカットが生じ
るために、ゲート絶縁膜１１、１２の耐圧が低下する。
そこで、基板１を熱酸化することによって、上記のエッ
チング（ドライエッチングおよびウェットエッチング）
で削られたゲート絶縁膜１１、１２を再生する。
【００５２】このときも、酸化シリコン膜６の表面部分
に形成された窒素導入層７が、酸化シリコン膜６中への
酸化剤の拡散を抑制するので、素子分離溝４の内壁の酸
化が抑制される。また、フッ酸系のエッチング液によっ
て窒素導入層７が過剰にエッチングされることはないの
で、素子分離溝４の端部の酸化シリコン膜６が下方に後
退（リセス）する不具合も抑制される。
に形成された窒素導入層７が、酸化シリコン膜６中への
酸化剤の拡散を抑制するので、素子分離溝４の内壁の酸
化が抑制される。また、フッ酸系のエッチング液によっ
て窒素導入層７が過剰にエッチングされることはないの
で、素子分離溝４の端部の酸化シリコン膜６が下方に後
退（リセス）する不具合も抑制される。
【００５３】次に、図２４に示すように、ゲート電極１
４Ａ、１４Ｃのそれぞれの両側のｐ型ウエル８にｎ-型
半導体領域１５を形成し、ゲート電極１４Ｂ、１４Ｄの
それぞれの両側のｎ型ウエル９にｐ-型半導体領域１６
を形成した後、ゲート電極１４Ａ、１４Ｂ、１４Ｃ、１
４Ｄのそれぞれの側壁に酸化シリコン膜からなるサイド
ウォールスペーサ１７を形成する。ｎ-型半導体領域１
５は、ｎ型ウエル９の上部をフォトレジスト膜で覆い、
ｐ型ウエル８にヒ素をイオン注入することによって形成
する。また、ｐ-型半導体領域１６は、ｐ型ウエル８の
上部をフォトレジスト膜で覆い、ｎ型ウエル９にホウ素
をイオン注入することによって形成する。サイドウォー
ルスペーサ１７は、基板１上にＣＶＤ法で堆積した酸化
シリコン膜を異方性ドライエッチングすることによって
形成する。
４Ａ、１４Ｃのそれぞれの両側のｐ型ウエル８にｎ-型
半導体領域１５を形成し、ゲート電極１４Ｂ、１４Ｄの
それぞれの両側のｎ型ウエル９にｐ-型半導体領域１６
を形成した後、ゲート電極１４Ａ、１４Ｂ、１４Ｃ、１
４Ｄのそれぞれの側壁に酸化シリコン膜からなるサイド
ウォールスペーサ１７を形成する。ｎ-型半導体領域１
５は、ｎ型ウエル９の上部をフォトレジスト膜で覆い、
ｐ型ウエル８にヒ素をイオン注入することによって形成
する。また、ｐ-型半導体領域１６は、ｐ型ウエル８の
上部をフォトレジスト膜で覆い、ｎ型ウエル９にホウ素
をイオン注入することによって形成する。サイドウォー
ルスペーサ１７は、基板１上にＣＶＤ法で堆積した酸化
シリコン膜を異方性ドライエッチングすることによって
形成する。
【００５４】次に、図２５に示すように、ゲート電極１
４Ａ、１４Ｃのそれぞれの両側のｐ型ウエル８にｎ+型
半導体領域１８（ソース、ドレイン）を形成し、ゲート
電極１４Ｂ、１４Ｄのそれぞれの両側のｎ型ウエル９に
ｐ+型半導体領域１９（ソース、ドレイン）を形成した
後、ゲート電極１４Ａ、１４Ｂ、１４Ｃ、１４Ｄのそれ
ぞれの上部と、ｎ+型半導体領域１８（ソース、ドレイ
ン）、ｐ+型半導体領域１９（ソース、ドレイン）のそ
れぞれの表面にＣｏ（コバルト）シリサイド層２０を形
成することにより、ｎチャネル型ＭＩＳＦＥＴＱ1、Ｑ2
およびｐチャネル型ＭＩＳＦＥＴＱ3、Ｑ4が完成する。
ｎ+型半導体領域１８は、ｎ型ウエル９の上部をフォト
レジスト膜で覆い、ｐ型ウエル８にヒ素をイオン注入す
ることによって形成する。また、ｐ+型半導体領域１９
は、ｐ型ウエル８の上部をフォトレジスト膜で覆い、ｎ
型ウエル９にホウ素をイオン注入することによって形成
する。Ｃｏ（コバルト）シリサイド層２０は、ｎ+型半
導体領域１８、ｐ+型半導体領域１９のそれぞれの表面
のゲート絶縁膜１１（または１２）をフッ酸系のエッチ
ング液で除去し、続いて基板１上にスパッタリング法で
Ｃｏ膜を堆積した後、基板１を熱処理し、その後、未反
応のＣｏ膜をウェットエッチングで除去することによっ
て形成する。
４Ａ、１４Ｃのそれぞれの両側のｐ型ウエル８にｎ+型
半導体領域１８（ソース、ドレイン）を形成し、ゲート
電極１４Ｂ、１４Ｄのそれぞれの両側のｎ型ウエル９に
ｐ+型半導体領域１９（ソース、ドレイン）を形成した
後、ゲート電極１４Ａ、１４Ｂ、１４Ｃ、１４Ｄのそれ
ぞれの上部と、ｎ+型半導体領域１８（ソース、ドレイ
ン）、ｐ+型半導体領域１９（ソース、ドレイン）のそ
れぞれの表面にＣｏ（コバルト）シリサイド層２０を形
成することにより、ｎチャネル型ＭＩＳＦＥＴＱ1、Ｑ2
およびｐチャネル型ＭＩＳＦＥＴＱ3、Ｑ4が完成する。
ｎ+型半導体領域１８は、ｎ型ウエル９の上部をフォト
レジスト膜で覆い、ｐ型ウエル８にヒ素をイオン注入す
ることによって形成する。また、ｐ+型半導体領域１９
は、ｐ型ウエル８の上部をフォトレジスト膜で覆い、ｎ
型ウエル９にホウ素をイオン注入することによって形成
する。Ｃｏ（コバルト）シリサイド層２０は、ｎ+型半
導体領域１８、ｐ+型半導体領域１９のそれぞれの表面
のゲート絶縁膜１１（または１２）をフッ酸系のエッチ
ング液で除去し、続いて基板１上にスパッタリング法で
Ｃｏ膜を堆積した後、基板１を熱処理し、その後、未反
応のＣｏ膜をウェットエッチングで除去することによっ
て形成する。
【００５５】本実施の形態によれば、ＭＩＳＦＥＴを形
成する工程の途中で行われる何回かの熱酸化処理時に素
子分離溝４の内壁が酸化されることを有効に抑制するこ
とができるので、素子分離溝４の内壁の酸化に起因して
活性領域の基板１に加わる圧縮応力を低減することがで
きる。これにより、上記圧縮応力によって引き起こされ
る結晶欠陥や転位の発生が抑制され、リーク電流の増大
といった素子特性の劣化が抑制されるので、ＣＭＯＳデ
バイスの信頼性および製造歩留まりが向上する。
成する工程の途中で行われる何回かの熱酸化処理時に素
子分離溝４の内壁が酸化されることを有効に抑制するこ
とができるので、素子分離溝４の内壁の酸化に起因して
活性領域の基板１に加わる圧縮応力を低減することがで
きる。これにより、上記圧縮応力によって引き起こされ
る結晶欠陥や転位の発生が抑制され、リーク電流の増大
といった素子特性の劣化が抑制されるので、ＣＭＯＳデ
バイスの信頼性および製造歩留まりが向上する。
【００５６】また、本実施の形態によれば、ＭＩＳＦＥ
Ｔを形成する工程の途中で行われる何回かのフッ酸洗浄
によって、素子分離溝４の端部の酸化シリコン膜６が下
方にリセスする問題も改善できる。これにより、上記リ
セスによって引き起こされる寄生ＭＯＳの発生が抑制さ
れ、ＭＩＳＦＥＴの特性が安定化するので、ＣＭＯＳデ
バイスの信頼性および製造歩留まりが向上する。
Ｔを形成する工程の途中で行われる何回かのフッ酸洗浄
によって、素子分離溝４の端部の酸化シリコン膜６が下
方にリセスする問題も改善できる。これにより、上記リ
セスによって引き起こされる寄生ＭＯＳの発生が抑制さ
れ、ＭＩＳＦＥＴの特性が安定化するので、ＣＭＯＳデ
バイスの信頼性および製造歩留まりが向上する。
【００５７】（実施の形態２）本実施の形態２の製造方
法を図２６〜図３０を用いて説明する。まず、図２６に
示すように、窒化シリコン膜３をマスクにしたドライエ
ッチングで基板１に溝４ａを形成した後、基板１上に堆
積した酸化シリコン膜６を化学機械研磨（ＣＭＰ）法で
平坦化する。ここまでの工程は、前記実施の形態１の図
１〜図７に示した工程と同じである。
法を図２６〜図３０を用いて説明する。まず、図２６に
示すように、窒化シリコン膜３をマスクにしたドライエ
ッチングで基板１に溝４ａを形成した後、基板１上に堆
積した酸化シリコン膜６を化学機械研磨（ＣＭＰ）法で
平坦化する。ここまでの工程は、前記実施の形態１の図
１〜図７に示した工程と同じである。
【００５８】次に、図２７に示すように、溝４ａの内部
の酸化シリコン膜６の表面をウェットエッチングして下
方に後退させた後、基板１上にＣＶＤ法で窒化シリコン
膜３０を堆積する。窒化シリコン膜３０は、溝４ａの径
よりも充分小さい膜厚で堆積する。
の酸化シリコン膜６の表面をウェットエッチングして下
方に後退させた後、基板１上にＣＶＤ法で窒化シリコン
膜３０を堆積する。窒化シリコン膜３０は、溝４ａの径
よりも充分小さい膜厚で堆積する。
【００５９】図示のように、酸化シリコン膜６の表面が
窒化シリコン膜３の表面よりも下方に後退した状態で基
板１上に窒化シリコン膜３０を堆積すると、窒化シリコ
ン膜３の側壁部、すなわち溝４ａの周辺部における窒化
シリコン膜３０の膜厚（基板１の主面に対して垂直な方
向の膜厚）は、他の領域に比べて厚くなる。
窒化シリコン膜３の表面よりも下方に後退した状態で基
板１上に窒化シリコン膜３０を堆積すると、窒化シリコ
ン膜３の側壁部、すなわち溝４ａの周辺部における窒化
シリコン膜３０の膜厚（基板１の主面に対して垂直な方
向の膜厚）は、他の領域に比べて厚くなる。
【００６０】次に、図２８に示すように、基板１の全面
に窒素をイオン注入する。このとき、窒素イオンが窒化
シリコン膜３を貫通して活性領域の基板１の表面に達し
ないように、窒素イオンの加速エネルギーをコントロー
ルすると、溝４ａの周辺部は厚い膜厚の窒化シリコン膜
３で覆われているので、その下部の酸化シリコン膜６に
は窒素が導入されない。
に窒素をイオン注入する。このとき、窒素イオンが窒化
シリコン膜３を貫通して活性領域の基板１の表面に達し
ないように、窒素イオンの加速エネルギーをコントロー
ルすると、溝４ａの周辺部は厚い膜厚の窒化シリコン膜
３で覆われているので、その下部の酸化シリコン膜６に
は窒素が導入されない。
【００６１】次に、図２９に示すように、基板１を熱処
理して窒素を活性化することにより、酸化シリコン膜６
の表面部分に窒素導入層７を形成する。この窒素導入層
７の窒素濃度は、溝４ａの中央部で高く、活性領域の基
板１に近接する部分で低くなる。
理して窒素を活性化することにより、酸化シリコン膜６
の表面部分に窒素導入層７を形成する。この窒素導入層
７の窒素濃度は、溝４ａの中央部で高く、活性領域の基
板１に近接する部分で低くなる。
【００６２】次に、図３０に示すように、基板１の全面
を覆っている窒化シリコン膜３０と活性領域の基板１を
覆っている窒化シリコン膜３を熱リン酸で除去すること
により、素子分離領域の基板１に素子分離溝４が形成さ
れる。その後の工程は、前記実施の形態１と同じであ
る。
を覆っている窒化シリコン膜３０と活性領域の基板１を
覆っている窒化シリコン膜３を熱リン酸で除去すること
により、素子分離領域の基板１に素子分離溝４が形成さ
れる。その後の工程は、前記実施の形態１と同じであ
る。
【００６３】本実施の形態２によれば、窒素導入層７の
窒素濃度を活性領域の基板１に近接する部分で低くする
ことにより、後の熱処理工程で窒素導入層７中の窒素が
活性領域端部の基板１に拡散することを抑制できるの
で、活性領域端部近傍でゲート絶縁膜の耐圧が低下した
り、ＭＩＳＦＥＴのしきい値電圧が変動したりする不具
合が生じ難くなる。
窒素濃度を活性領域の基板１に近接する部分で低くする
ことにより、後の熱処理工程で窒素導入層７中の窒素が
活性領域端部の基板１に拡散することを抑制できるの
で、活性領域端部近傍でゲート絶縁膜の耐圧が低下した
り、ＭＩＳＦＥＴのしきい値電圧が変動したりする不具
合が生じ難くなる。
【００６４】（実施の形態３）本実施の形態３の製造方
法を図３１〜図３３を用いて説明する。まず、図３１に
示すように、窒化シリコン膜３をマスクにしたドライエ
ッチングで基板１に溝４ａを形成した後、基板１を熱酸
化することによって、溝４ａの内壁に薄い酸化シリコン
膜５を形成する。ここまでの工程は、前記実施の形態１
の図１〜図４に示した工程と同じである。
法を図３１〜図３３を用いて説明する。まず、図３１に
示すように、窒化シリコン膜３をマスクにしたドライエ
ッチングで基板１に溝４ａを形成した後、基板１を熱酸
化することによって、溝４ａの内壁に薄い酸化シリコン
膜５を形成する。ここまでの工程は、前記実施の形態１
の図１〜図４に示した工程と同じである。
【００６５】次に、図３２に示すように、基板１上にＣ
ＶＤ法で膜厚５〜１０ｎｍ程度の薄い窒化シリコン膜３
１を堆積する。続いて、図３３に示すように、前記実施
の形態１と同様の方法で溝４ａの内部に酸化シリコン膜
６を埋め込んでその表面を平坦化した後、酸化シリコン
膜６の表面部分に窒素導入層７を形成する。その後の工
程は、前記実施の形態１と同じである。
ＶＤ法で膜厚５〜１０ｎｍ程度の薄い窒化シリコン膜３
１を堆積する。続いて、図３３に示すように、前記実施
の形態１と同様の方法で溝４ａの内部に酸化シリコン膜
６を埋め込んでその表面を平坦化した後、酸化シリコン
膜６の表面部分に窒素導入層７を形成する。その後の工
程は、前記実施の形態１と同じである。
【００６６】このように、本実施の形態３では、素子分
離溝４の内部に埋め込んだ酸化シリコン膜６の表面部分
に窒素導入層７を形成すると共に、素子分離溝４の内壁
に沿って窒化シリコン膜３１を形成するので、熱酸化工
程における素子分離溝４の内壁の酸化を有効に抑制する
ことができる。
離溝４の内部に埋め込んだ酸化シリコン膜６の表面部分
に窒素導入層７を形成すると共に、素子分離溝４の内壁
に沿って窒化シリコン膜３１を形成するので、熱酸化工
程における素子分離溝４の内壁の酸化を有効に抑制する
ことができる。
【００６７】（実施の形態４）本実施の形態４の製造方
法を図３４〜図３６を用いて説明する。まず、図３４に
示すように、窒化シリコン膜３をマスクにしたドライエ
ッチングで基板１に溝４ａを形成した後、基板１を熱酸
化することによって、溝４ａの内壁に薄い酸化シリコン
膜５を形成する。ここまでの工程は、前記実施の形態１
の図１〜図４に示した工程と同じである。
法を図３４〜図３６を用いて説明する。まず、図３４に
示すように、窒化シリコン膜３をマスクにしたドライエ
ッチングで基板１に溝４ａを形成した後、基板１を熱酸
化することによって、溝４ａの内壁に薄い酸化シリコン
膜５を形成する。ここまでの工程は、前記実施の形態１
の図１〜図４に示した工程と同じである。
【００６８】次に、図３５に示すように、溝４ａの内壁
に、窒素が含まれた層３２を形成する。窒素が含まれた
層３２は、例えば約１０％のＮＯを含んだ９００℃〜９
５０℃のＮＯ＋Ｎ2混合ガス雰囲気中で基板１を熱処理
し、溝４ａの内壁に窒素を偏析させることによって形成
する。窒素が含まれた層３２は、１０００℃〜１０５０
℃のＮ2Ｏガス雰囲気中で基板１を熱処理することによ
って形成することもできる。
に、窒素が含まれた層３２を形成する。窒素が含まれた
層３２は、例えば約１０％のＮＯを含んだ９００℃〜９
５０℃のＮＯ＋Ｎ2混合ガス雰囲気中で基板１を熱処理
し、溝４ａの内壁に窒素を偏析させることによって形成
する。窒素が含まれた層３２は、１０００℃〜１０５０
℃のＮ2Ｏガス雰囲気中で基板１を熱処理することによ
って形成することもできる。
【００６９】次に、図３６に示すように、前記実施の形
態１と同様の方法で溝４ａの内部に酸化シリコン膜６を
埋め込んでその表面を平坦化した後、酸化シリコン膜６
の表面部分に窒素導入層７を形成する。窒素導入層７
は、前述したイオン注入法によって形成することができ
るが、他の方法として、基板１を高密度の窒素プラズマ
雰囲気に曝すことによって形成することもできる。ま
た、この窒素プラズマ処理を行った後、基板１を熱処理
して酸化シリコン膜６中の窒素を拡散させることによ
り、窒素導入層７の深さや窒素のプロファイルを調整す
ることも可能である。
態１と同様の方法で溝４ａの内部に酸化シリコン膜６を
埋め込んでその表面を平坦化した後、酸化シリコン膜６
の表面部分に窒素導入層７を形成する。窒素導入層７
は、前述したイオン注入法によって形成することができ
るが、他の方法として、基板１を高密度の窒素プラズマ
雰囲気に曝すことによって形成することもできる。ま
た、この窒素プラズマ処理を行った後、基板１を熱処理
して酸化シリコン膜６中の窒素を拡散させることによ
り、窒素導入層７の深さや窒素のプロファイルを調整す
ることも可能である。
【００７０】このように、本実施の形態４では、素子分
離溝４の内部に埋め込んだ酸化シリコン膜６の表面部分
に窒素導入層７を形成すると共に、素子分離溝４の内壁
に、窒素が含まれた層３２を形成する。この窒素が含ま
れた層３２は、窒素導入層７と共に、酸化剤の拡散を抑
制するバリア層として機能するので、熱酸化工程におけ
る素子分離溝４の内壁の酸化を有効に抑制することがで
きる。
離溝４の内部に埋め込んだ酸化シリコン膜６の表面部分
に窒素導入層７を形成すると共に、素子分離溝４の内壁
に、窒素が含まれた層３２を形成する。この窒素が含ま
れた層３２は、窒素導入層７と共に、酸化剤の拡散を抑
制するバリア層として機能するので、熱酸化工程におけ
る素子分離溝４の内壁の酸化を有効に抑制することがで
きる。
【００７１】（実施の形態５）本実施の形態５の製造方
法を図３７〜図４１を用いて説明する。まず、図３７に
示すように、窒化シリコン膜３をマスクにしたドライエ
ッチングで基板１に溝４ａを形成した後、基板１上に堆
積した酸化シリコン膜６を化学機械研磨法で平坦化す
る。ここまでの工程は、前記実施の形態１の図１〜図７
に示した工程と同じである。
法を図３７〜図４１を用いて説明する。まず、図３７に
示すように、窒化シリコン膜３をマスクにしたドライエ
ッチングで基板１に溝４ａを形成した後、基板１上に堆
積した酸化シリコン膜６を化学機械研磨法で平坦化す
る。ここまでの工程は、前記実施の形態１の図１〜図７
に示した工程と同じである。
【００７２】次に、図３８に示すように、厚いゲート絶
縁膜を形成する領域の基板１をフォトレジスト膜４８で
覆い、薄いゲート絶縁膜を形成する領域の基板１に窒素
をイオン注入する。このとき、窒素イオンが窒化シリコ
ン膜３を貫通して活性領域の基板１の表面に達するよう
に、窒素イオンの加速エネルギーをコントロールする。
縁膜を形成する領域の基板１をフォトレジスト膜４８で
覆い、薄いゲート絶縁膜を形成する領域の基板１に窒素
をイオン注入する。このとき、窒素イオンが窒化シリコ
ン膜３を貫通して活性領域の基板１の表面に達するよう
に、窒素イオンの加速エネルギーをコントロールする。
【００７３】次に、フォトレジスト膜４８を除去した
後、図３９に示すように、基板１を熱処理して窒素を活
性化することにより、薄いゲート絶縁膜を形成する領域
の溝４ａの内部に埋め込まれた酸化シリコン膜６の表面
部分に窒素導入層７を形成する。
後、図３９に示すように、基板１を熱処理して窒素を活
性化することにより、薄いゲート絶縁膜を形成する領域
の溝４ａの内部に埋め込まれた酸化シリコン膜６の表面
部分に窒素導入層７を形成する。
【００７４】次に、前記実施の形態１の図１２〜図１７
に示した工程に従い、窒化シリコン膜３の除去、ウエル
（ｐ型ウエル８、ｎ型ウエル９）の形成などを行った
後、図４０に示すように、基板１を約８００℃で熱酸化
することによって、厚いゲート絶縁膜を形成する領域の
ｐ型ウエル８、ｎ型ウエル９のそれぞれの表面に膜厚１
０ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜３３
を形成する。このとき、薄いゲート絶縁膜を形成する領
域のｐ型ウエル８、ｎ型ウエル９のそれぞれの表面も酸
化されるが、この表面には窒素が導入されているので酸
化速度が低い。そのため、この表面には、上記ゲート絶
縁膜３３よりも膜厚が薄い（例えば５〜６ｎｍ程度）酸
化シリコン膜からなるゲート絶縁膜３４が形成される。
に示した工程に従い、窒化シリコン膜３の除去、ウエル
（ｐ型ウエル８、ｎ型ウエル９）の形成などを行った
後、図４０に示すように、基板１を約８００℃で熱酸化
することによって、厚いゲート絶縁膜を形成する領域の
ｐ型ウエル８、ｎ型ウエル９のそれぞれの表面に膜厚１
０ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜３３
を形成する。このとき、薄いゲート絶縁膜を形成する領
域のｐ型ウエル８、ｎ型ウエル９のそれぞれの表面も酸
化されるが、この表面には窒素が導入されているので酸
化速度が低い。そのため、この表面には、上記ゲート絶
縁膜３３よりも膜厚が薄い（例えば５〜６ｎｍ程度）酸
化シリコン膜からなるゲート絶縁膜３４が形成される。
【００７５】その後、図４１に示すように、前記実施の
形態１の図２１〜図２５に示した工程に従い、ｎチャネ
ル型ＭＩＳＦＥＴＱ1、Ｑ2およびｐチャネル型ＭＩＳＦ
ＥＴＱ3、Ｑ4を形成する。
形態１の図２１〜図２５に示した工程に従い、ｎチャネ
ル型ＭＩＳＦＥＴＱ1、Ｑ2およびｐチャネル型ＭＩＳＦ
ＥＴＱ3、Ｑ4を形成する。
【００７６】このように、本実施の形態５では、一回の
熱酸化工程で膜厚の異なる２種類のゲート絶縁膜３３、
３４を同時に形成するので、ＣＭＯＳデバイスの製造工
程を短縮することができる。また、熱酸化処理およびフ
ッ酸洗浄の回数が減少するので、厚いゲート絶縁膜を形
成する領域の素子分離溝４に窒素導入層７を形成しなく
とも、素子分離溝４の内壁の酸化や、活性領域端部の基
板のリセスが低減される。
熱酸化工程で膜厚の異なる２種類のゲート絶縁膜３３、
３４を同時に形成するので、ＣＭＯＳデバイスの製造工
程を短縮することができる。また、熱酸化処理およびフ
ッ酸洗浄の回数が減少するので、厚いゲート絶縁膜を形
成する領域の素子分離溝４に窒素導入層７を形成しなく
とも、素子分離溝４の内壁の酸化や、活性領域端部の基
板のリセスが低減される。
【００７７】なお、例えば前記実施の形態１の図１〜図
１７に示した工程に従って基板１にｐ型ウエル８および
ｎ型ウエル９を形成した後、厚いゲート絶縁膜を形成す
る領域の基板１をフォトレジスト膜で覆い、薄いゲート
絶縁膜を形成する領域の基板１に選択的に窒素をイオン
注入することによっても、一回の熱酸化工程で膜厚の異
なる２種類のゲート絶縁膜３３、３４を同時に形成する
ことができる。
１７に示した工程に従って基板１にｐ型ウエル８および
ｎ型ウエル９を形成した後、厚いゲート絶縁膜を形成す
る領域の基板１をフォトレジスト膜で覆い、薄いゲート
絶縁膜を形成する領域の基板１に選択的に窒素をイオン
注入することによっても、一回の熱酸化工程で膜厚の異
なる２種類のゲート絶縁膜３３、３４を同時に形成する
ことができる。
【００７８】（実施の形態６）本実施の形態５の製造方
法を図４２〜図４８を用いて説明する。まず、図４２に
示すように、窒化シリコン膜３をマスクにしたドライエ
ッチングで基板１に溝４ａを形成した後、基板１上に堆
積した酸化シリコン膜６を化学機械研磨法で平坦化す
る。次に、溝４ａの内部の酸化シリコン膜６の表面をフ
ッ酸系のエッチング液でウェットエッチングすることに
よって、酸化シリコン膜６の表面を若干下方に後退させ
る。ここまでの工程は、前記実施の形態１の図１〜図９
に示した工程と同じである。
法を図４２〜図４８を用いて説明する。まず、図４２に
示すように、窒化シリコン膜３をマスクにしたドライエ
ッチングで基板１に溝４ａを形成した後、基板１上に堆
積した酸化シリコン膜６を化学機械研磨法で平坦化す
る。次に、溝４ａの内部の酸化シリコン膜６の表面をフ
ッ酸系のエッチング液でウェットエッチングすることに
よって、酸化シリコン膜６の表面を若干下方に後退させ
る。ここまでの工程は、前記実施の形態１の図１〜図９
に示した工程と同じである。
【００７９】次に、図４３に示すように、基板１の全面
に窒素をイオン注入した後、図４４に示すように、基板
１の全面にシリコン（Ｓｉ）をイオン注入する。なお、
窒素とシリコンをイオン注入するときの順序は、任意で
よい。
に窒素をイオン注入した後、図４４に示すように、基板
１の全面にシリコン（Ｓｉ）をイオン注入する。なお、
窒素とシリコンをイオン注入するときの順序は、任意で
よい。
【００８０】次に、図４５に示すように、基板１を熱処
理することによって、酸化シリコン膜６の表面部分に窒
素導入層７を形成する。この熱処理を行うと、酸化シリ
コン膜６の表面部分では、酸化シリコン膜６を構成する
Ｓｉ−Ｏ結合の一部がＳｉ−Ｎ結合で置換されてシリコ
ンオキシナイトライド（ＳｉＯＮ）が生成すると同時
に、イオン注入によって導入された窒素とシリコンとが
反応してＳｉ−Ｎ結合が生成する。その後の工程は、前
記実施の形態１と同じである。
理することによって、酸化シリコン膜６の表面部分に窒
素導入層７を形成する。この熱処理を行うと、酸化シリ
コン膜６の表面部分では、酸化シリコン膜６を構成する
Ｓｉ−Ｏ結合の一部がＳｉ−Ｎ結合で置換されてシリコ
ンオキシナイトライド（ＳｉＯＮ）が生成すると同時
に、イオン注入によって導入された窒素とシリコンとが
反応してＳｉ−Ｎ結合が生成する。その後の工程は、前
記実施の形態１と同じである。
【００８１】このように、本実施の形態６では、溝４ａ
に埋め込まれた酸化シリコン膜６の表面部分に窒素とシ
リコンとをイオン注入し、熱処理によってこれらを反応
させる。このようにすると、窒素とシリコンの結合エネ
ルギーは、Ｓｉ−Ｏ結合をＳｉ−Ｎ結合で置換するエネ
ルギーよりも低いため、酸化シリコン膜６に窒素のみを
導入する場合に比べて、Ｓｉ−Ｎ結合の濃度が高い窒素
導入層７を容易に形成することができ、溝４ａの内壁の
酸化および活性領域端部のリセスをより有効に抑制する
ことが可能となる。
に埋め込まれた酸化シリコン膜６の表面部分に窒素とシ
リコンとをイオン注入し、熱処理によってこれらを反応
させる。このようにすると、窒素とシリコンの結合エネ
ルギーは、Ｓｉ−Ｏ結合をＳｉ−Ｎ結合で置換するエネ
ルギーよりも低いため、酸化シリコン膜６に窒素のみを
導入する場合に比べて、Ｓｉ−Ｎ結合の濃度が高い窒素
導入層７を容易に形成することができ、溝４ａの内壁の
酸化および活性領域端部のリセスをより有効に抑制する
ことが可能となる。
【００８２】また、窒素の導入はイオン注入法の他、前
述した窒素プラズマ法を利用することも可能である。す
なわち、基板１の全面にシリコンをイオン注入した後、
またはそれに先立って基板１を窒素プラズマ雰囲気中に
曝し、その後、基板１を熱処理することによって窒素導
入層７を形成することもできる。
述した窒素プラズマ法を利用することも可能である。す
なわち、基板１の全面にシリコンをイオン注入した後、
またはそれに先立って基板１を窒素プラズマ雰囲気中に
曝し、その後、基板１を熱処理することによって窒素導
入層７を形成することもできる。
【００８３】また、例えば図４６に示すように、基板１
の全面にシリコンと窒素とをイオン注入した後、図４７
に示すように、窒化シリコン膜３を熱リン酸で除去し、
その後、図４８に示すように、基板１を熱処理すること
によって、酸化シリコン膜６の表面部分に窒素導入層７
を形成するなど、酸化シリコン膜６にシリコンと窒素を
導入した後の熱酸化工程を利用して窒素導入層７を形成
することもできる。この場合は、熱酸化工程で酸化シリ
コン膜６中に拡散する雰囲気中の酸化剤がシリコンと反
応して消費されるため、窒素の導入量を減らしたり、窒
素の導入を省略したりすることも可能である。
の全面にシリコンと窒素とをイオン注入した後、図４７
に示すように、窒化シリコン膜３を熱リン酸で除去し、
その後、図４８に示すように、基板１を熱処理すること
によって、酸化シリコン膜６の表面部分に窒素導入層７
を形成するなど、酸化シリコン膜６にシリコンと窒素を
導入した後の熱酸化工程を利用して窒素導入層７を形成
することもできる。この場合は、熱酸化工程で酸化シリ
コン膜６中に拡散する雰囲気中の酸化剤がシリコンと反
応して消費されるため、窒素の導入量を減らしたり、窒
素の導入を省略したりすることも可能である。
【００８４】さらに、前記実施の形態２で説明した方法
で窒素導入層７の窒素濃度を活性領域の基板１に近接す
る部分で低くしたり、前記実施の形態３または実施の形
態４で説明した方法で、素子分離溝４の内壁に沿って窒
化シリコン膜３１または窒素が含まれた層３２を形成し
たりしてもよい。
で窒素導入層７の窒素濃度を活性領域の基板１に近接す
る部分で低くしたり、前記実施の形態３または実施の形
態４で説明した方法で、素子分離溝４の内壁に沿って窒
化シリコン膜３１または窒素が含まれた層３２を形成し
たりしてもよい。
【００８５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００８６】例えば、素子分離溝内の酸化シリコン膜に
窒素をイオン注入する際、加速エネルギーを変えてイオ
ン注入し、その後、熱処理を行うことにより、酸化シリ
コン膜の内部に複数層の窒素導入層を形成することもで
きる。
窒素をイオン注入する際、加速エネルギーを変えてイオ
ン注入し、その後、熱処理を行うことにより、酸化シリ
コン膜の内部に複数層の窒素導入層を形成することもで
きる。
【００８７】窒素導入層を形成するための熱処理は、素
子分離溝内の酸化シリコン膜に窒素を導入した直後に行
う必要はなく、その後の熱処理工程を利用して行っても
よい。
子分離溝内の酸化シリコン膜に窒素を導入した直後に行
う必要はなく、その後の熱処理工程を利用して行っても
よい。
【００８８】前記実施の形態では、ＣＭＯＳデバイスに
適用した場合について説明したが、フラッシュメモリ、
メモリ混載ロジックデバイスなど、膜厚が異なる複数の
ゲート絶縁膜を有する各種ＭＯＳデバイスなどに適用す
ることができる。
適用した場合について説明したが、フラッシュメモリ、
メモリ混載ロジックデバイスなど、膜厚が異なる複数の
ゲート絶縁膜を有する各種ＭＯＳデバイスなどに適用す
ることができる。
【００８９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００９０】素子分離溝に埋め込んだ酸化シリコン膜の
表面部分に窒素を導入することにより、熱酸化工程で発
生する素子分離溝の内壁の酸化を有効に抑制することが
できる。
表面部分に窒素を導入することにより、熱酸化工程で発
生する素子分離溝の内壁の酸化を有効に抑制することが
できる。
【００９１】素子分離溝に埋め込んだ酸化シリコン膜の
表面部分に窒素を導入することにより、フッ酸洗浄工程
で発生する素子分離溝端部のリセスを有効に抑制するこ
とができる。
表面部分に窒素を導入することにより、フッ酸洗浄工程
で発生する素子分離溝端部のリセスを有効に抑制するこ
とができる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部拡大断面図であ
る。
置の製造方法を示す半導体基板の要部拡大断面図であ
る。
【図１０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部拡大断面図であ
る。
装置の製造方法を示す半導体基板の要部拡大断面図であ
る。
【図１２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部拡大断面図であ
る。
装置の製造方法を示す半導体基板の要部拡大断面図であ
る。
【図１４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図２７】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
【図２８】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
【図２９】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
【図３０】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
【図３１】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図３２】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
【図３３】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
【図３４】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図３５】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
【図３６】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
路装置の製造方法を示す半導体基板の要部拡大断面図で
ある。
【図３７】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図３８】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図３９】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図４０】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図４１】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図４２】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図４３】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図４４】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図４５】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図４６】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図４７】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図４８】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
１ 半導体基板
２ 酸化シリコン膜（パッド酸化膜）
３ 窒化シリコン膜
４ 素子分離溝
４ａ 溝
５ 酸化シリコン膜
６ 窒化シリコン膜
７ 窒素導入層
８ ｐ型ウエル
９ ｎ型ウエル
１０ 酸化シリコン膜
１１ａ 酸化シリコン膜
１１、１２ ゲート絶縁膜
１４ 多結晶シリコン膜
１４ｎ ｎ型多結晶シリコン膜
１４ｐ ｐ型多結晶シリコン膜
１４Ａ〜１４Ｄ ゲート電極
１５ ｎ-型半導体領域
１６ ｐ-型半導体領域
１７ サイドウォールスペーサ
１８ ｎ+型半導体領域
１９ ｐ+型半導体領域
２０ Ｃｏシリサイド層
３０、３１ 窒化シリコン膜
３２ 窒素が含まれた層
３３、３４ ゲート絶縁膜
４０〜４８ フォトレジスト膜
Ｑ1、Ｑ2 ｎチャネル型ＭＩＳＦＥＴ
Ｑ3、Ｑ4 ｐチャネル型ＭＩＳＦＥＴ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 久保 征治
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 加藤 正高
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 三浦 英生
茨城県土浦市神立町502番地 株式会社日
立製作所機械研究所内
(72)発明者 鈴木 範夫
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
Ｆターム(参考） 5F032 AA35 AA44 AA45 AA46 AA54
AA76 AB03 BB01 CA03 CA17
CA20 DA02 DA23 DA24 DA33
DA53 DA57 DA58 DA60 DA74
5F048 AA04 AA07 AC03 BA01 BB06
BB07 BB08 BB12 BB16 BC06
BE03 BF06 BG14 DA25
Claims (35)
- 【請求項１】 （ａ）その主面に、第１領域および前記
第１領域によって平面的に囲まれた第２領域を有する半
導体基板と、（ｂ）前記第２領域の前記半導体基板主面
上に形成された第１絶縁膜と、（ｃ）前記第１絶縁膜上
に形成された導体片と、（ｄ）前記導体片の両側の前記
半導体基板主面に形成された半導体領域と、（ｅ）前記
第１領域の前記半導体基板主面に形成され、前記第１絶
縁膜よりも厚い膜厚を有する酸化膜とからなり、 前記酸化膜の表面部分には、窒素が導入されていること
を特徴とする半導体集積回路装置。 - 【請求項２】 前記窒素は、前記第２領域の前記半導体
基板主面よりも低い位置にまで導入されていることを特
徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記酸化膜は、前記窒素が含まれていな
い部分を有することを特徴とする請求項１記載の半導体
集積回路装置。 - 【請求項４】 前記酸化膜に導入された前記窒素の濃度
は、前記第１領域の中央部分で高く、前記第２領域に近
接する部分では、それよりも低いことを特徴とする請求
項１記載の半導体集積回路装置。 - 【請求項５】 前記窒素が含まれていない部分の前記酸
化膜と、前記第２領域との界面には、窒素が含まれた層
が存在することを特徴とする請求項３記載の半導体集積
回路装置。 - 【請求項６】 前記窒素が含まれていない部分の前記酸
化膜と、前記第２領域との間には、窒化膜が存在するこ
とを特徴とする請求項３記載の半導体集積回路装置。 - 【請求項７】 （ａ）その主面に、第１領域、前記第１
領域によって平面的に囲まれた第２および第３領域を有
する半導体基板と、（ｂ）前記第２領域の前記半導体基
板主面上に形成された第１絶縁膜と、（ｃ）前記第３領
域の前記半導体基板主面上に形成され、前記第１絶縁膜
よりも膜厚が小である第２絶縁膜と、（ｄ）前記第１絶
縁膜上に形成された第１導体片と、（ｅ）前記第２絶縁
膜上に形成された第２導体片と、（ｆ）前記第２領域に
おいて、前記第１導体片の両側の前記半導体基板主面に
形成された第１半導体領域と、（ｇ）前記第３領域にお
いて、前記第２導体片の両側の前記半導体基板主面に形
成された第２半導体領域と、（ｈ）前記第１領域の前記
半導体基板主面に形成され、前記第１および第２絶縁膜
よりも厚い膜厚を有する酸化膜とからなり、前記酸化膜
の表面部分には、窒素が導入されていることを特徴とす
る半導体集積回路装置。 - 【請求項８】 前記酸化膜に導入された前記窒素の濃度
は、前記第２領域に近接する部分が、前記第３領域に近
接する部分よりも小であることを特徴とする請求項７記
載の半導体集積回路装置。 - 【請求項９】 前記窒素が導入された前記酸化膜の幅
は、前記第２領域に近接する側が、前記第３領域に近接
する側よりも大であることを特徴とする請求項７記載の
半導体集積回路装置。 - 【請求項１０】 前記窒素は、前記第２および第３領域
の前記半導体基板主面よりも低い位置にまで導入されて
いることを特徴とする請求項７記載の半導体集積回路装
置。 - 【請求項１１】 前記酸化膜は、前記窒素が含まれてい
ない部分を有することを特徴とする請求項７記載の半導
体集積回路装置。 - 【請求項１２】 前記酸化膜に導入された前記窒素の濃
度は、前記第１領域の中央部分で高く、前記第２および
第３領域に近接する部分では、それよりも低いことを特
徴とする請求項７記載の半導体集積回路装置。 - 【請求項１３】 前記窒素が含まれていない部分の前記
酸化膜と、前記第２および第３領域との界面には、窒素
が含まれた層が存在することを特徴とする請求項１１記
載の半導体集積回路装置。 - 【請求項１４】 前記窒素が含まれていない部分の前記
酸化膜と、前記第２および第３領域との間には、窒化膜
が存在することを特徴とする請求項１１記載の半導体集
積回路装置。 - 【請求項１５】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）半導体基板主面の第１領域を露出し、前記第１領
域に囲まれた第２領域の前記半導体基板主面に選択的に
第１絶縁膜を形成する工程、（ｂ）前記第１領域の前記
半導体基板表面に溝を形成する工程、（ｃ）前記溝を埋
めるように、前記溝の内部および前記第１絶縁膜の上部
に第２絶縁膜を形成する工程、（ｄ）前記第２絶縁膜に
研磨を施すことによって、前記溝の内部に選択的に前記
第２絶縁膜を残す工程、（ｅ）前記溝の内部の前記第２
絶縁膜に窒素を導入する工程、（ｆ）前記第２領域の前
記第１絶縁膜を除去する工程、（ｇ）前記第２領域の前
記半導体基板表面に第３絶縁膜を形成する工程、（ｈ）
前記第３絶縁膜上に導体片を形成する工程、（ｉ）前記
第２領域において、前記導体片の両側の前記半導体基板
表面に不純物を導入する工程。 - 【請求項１６】 前記窒素の導入は、イオン注入法によ
って行うことを特徴とする請求項１５記載の半導体集積
回路装置の製造方法。 - 【請求項１７】 前記窒素の導入を行った後、前記半導
体基板に熱処理を施すことを特徴とする請求項１６記載
の半導体集積回路装置の製造方法。 - 【請求項１８】 前記窒素の導入は、プラズマ雰囲気中
で行うことを特徴とする請求項１５記載の半導体集積回
路装置の製造方法。 - 【請求項１９】 前記工程（ｄ）と前記工程（ｅ）の間
に、前記溝の内部に残った前記第２絶縁膜にエッチング
を施す工程を含むことを特徴とする請求項１８記載の半
導体集積回路装置の製造方法。 - 【請求項２０】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）半導体基板主面の第１領域を露出し、第２領域の
前記半導体基板主面上に選択的に窒化シリコン膜を形成
する工程、（ｂ）前記第１領域の前記半導体基板表面に
溝を形成する工程、（ｃ）前記溝を埋めるように、前記
溝の内部に第１酸化シリコン膜を形成する工程、（ｄ）
前記溝の内部の前記第１酸化シリコン膜に窒素を導入す
る工程、（ｅ）前記第２領域の前記窒化シリコン膜を除
去する工程、（ｆ）前記第２領域の前記半導体基板表面
に第２酸化シリコン膜を形成する工程、（ｇ）前記第２
酸化シリコン膜上に導体片を形成する工程、（ｈ）前記
第２領域において、前記導体片の両側の前記半導体基板
表面に不純物を導入する工程。 - 【請求項２１】 以下の工程を含む半導体集積回路装置
の製造方法：（ａ）半導体基板主面の第１領域を露出
し、前記第１領域に囲まれた第２領域の前記半導体基板
主面に選択的に第１絶縁膜を形成する工程、（ｂ）前記
第１領域の前記半導体基板表面に溝を形成する工程、
（ｃ）前記溝を埋めるように、前記溝の内部および前記
第１絶縁膜の上部に第２絶縁膜を形成する工程、（ｄ）
前記第２絶縁膜に研磨を施すことによって、前記溝の内
部に選択的に前記第２絶縁膜を残す工程、（ｅ）前記溝
の内部の前記第２絶縁膜に、イオン注入法によって窒素
を導入する工程、（ｆ）前記第２領域の前記第１絶縁膜
を除去する工程、（ｇ）前記第１絶縁膜が除去された前
記第２領域の前記半導体基板表面に第３絶縁膜を形成す
る工程、（ｈ）前記第３絶縁膜上に導体片を形成する工
程、（ｉ）前記第２領域において、前記導体片の両側の
前記半導体基板表面に不純物を導入する工程。 - 【請求項２２】 前記窒素の導入を行った後、前記半導
体基板に熱処理を施すことを特徴とする請求項２１記載
の半導体集積回路装置の製造方法。 - 【請求項２３】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）半導体基板主面の第１領域を露出し、前記第１領
域に囲まれた第２領域および第３領域の前記半導体基板
主面に選択的に第１絶縁膜を形成する工程、（ｂ）前記
第１領域の前記半導体基板表面に溝を形成する工程、
（ｃ）前記溝を埋めるように、前記溝の内部および前記
第１絶縁膜の上部に第２絶縁膜を形成する工程、（ｄ）
前記第２絶縁膜に研磨を施すことによって、前記溝の内
部に選択的に前記第２絶縁膜を残す工程、（ｅ）前記第
１領域の前記第２絶縁膜に窒素を導入する工程、（ｆ）
前記第２領域および第３領域の前記第１絶縁膜を除去す
る工程、（ｇ）前記第２領域および第３領域の前記半導
体基板表面に第３絶縁膜を形成する工程、（ｈ）前記第
２領域に前記第３絶縁膜を残し、前記第３領域の前記第
３絶縁膜を選択的に除去する工程、（ｉ）前記半導体基
板に酸素雰囲気中で熱処理を施すことによって、前記第
２領域の前記半導体基板表面に第４絶縁膜を形成し、前
記第３領域の前記半導体基板表面に前記第４絶縁膜より
も膜厚が小さい第５絶縁膜を形成する工程、（ｊ）前記
第４絶縁膜上に第１導体片を形成し、前記第５絶縁膜上
に第２導体片を形成する工程、（ｋ）前記第２領域にお
いて、前記第１導体片の両側の前記半導体基板表面に不
純物を導入し、前記第３領域において、前記第２導体片
の両側の前記半導体基板表面に不純物を導入する工程。 - 【請求項２４】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）半導体基板主面の第１領域を露出し、前記第１領
域に囲まれた第２領域および第３領域の前記半導体基板
主面に選択的に第１絶縁膜を形成する工程、（ｂ）前記
第１領域の前記半導体基板表面に溝を形成する工程、
（ｃ）前記溝を埋めるように、前記溝の内部および前記
第１絶縁膜の上部に第２絶縁膜を形成する工程、（ｄ）
前記第２絶縁膜に研磨を施すことによって、前記溝の内
部に選択的に前記第２絶縁膜を残す工程、（ｅ）前記溝
の内部の前記第２絶縁膜に窒素を導入する工程、（ｆ）
前記第２領域および第３領域の前記半導体基板表面に第
３絶縁膜を形成する工程、（ｇ）前記第２領域に前記第
３絶縁膜を残し、前記第３領域の前記第３絶縁膜を選択
的に除去する工程、（ｈ）前記半導体基板に酸素雰囲気
中で熱処理を施すことによって、前記第２領域の前記半
導体基板表面に第４絶縁膜を形成し、前記第３領域の前
記半導体基板表面に前記第４絶縁膜よりも膜厚が小さい
第５絶縁膜を形成する工程、（ｉ）前記第４絶縁膜上に
第１導体片を形成し、前記第５絶縁膜上に第２導体片を
形成する工程、（ｊ）前記第２領域において、前記第１
導体片の両側の前記半導体基板表面に不純物を導入し、
前記第３領域において、前記第２導体片の両側の前記半
導体基板表面に不純物を導入する工程。 - 【請求項２５】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）半導体基板主面の第１領域を露出し、前記第１領
域に囲まれた第２領域および第３領域の前記半導体基板
主面に選択的に第１絶縁膜を形成する工程、（ｂ）前記
第１領域の前記半導体基板表面に溝を形成する工程、
（ｃ）前記溝を埋めるように、前記溝の内部および前記
第１絶縁膜の上部に第２絶縁膜を形成する工程、（ｄ）
前記第２絶縁膜に研磨を施すことによって、前記溝の内
部に選択的に前記第２絶縁膜を残す工程、（ｅ）前記第
３領域の前記半導体基板表面に窒素を導入する工程、
（ｆ）前記第２領域および第３領域の前記第１絶縁膜を
除去する工程、（ｇ）前記第１絶縁膜が除去された前記
半導体基板表面を酸素雰囲気中で熱処理することによっ
て、前記第２領域の前記半導体基板表面に第３絶縁膜を
形成し、前記第３領域の前記半導体基板表面に前記第３
絶縁膜よりも膜厚が小さい第４絶縁膜を形成する工程、
（ｈ）前記第３絶縁膜上に第１導体片を形成し、前記第
４絶縁膜上に第２導体片を形成する工程、（ｉ）前記第
２領域において、前記第１導体片の両側の前記半導体基
板表面に不純物を導入し、前記第３領域において、前記
第２導体片の両側の前記半導体基板表面に不純物を導入
する工程。 - 【請求項２６】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）半導体基板主面の第１領域を露出し、前記第１領
域に囲まれた第２領域および第３領域の前記半導体基板
主面に選択的に第１絶縁膜を形成する工程、（ｂ）前記
第１領域の前記半導体基板表面に溝を形成する工程、
（ｃ）前記溝を埋めるように、前記溝の内部および前記
第１絶縁膜の上部に第２絶縁膜を形成する工程、（ｄ）
前記第２絶縁膜に研磨を施すことによって、前記溝の内
部に選択的に前記第２絶縁膜を残す工程、（ｅ）前記第
１領域の前記第２絶縁膜に窒素を導入する工程、（ｆ）
前記第３領域の前記半導体基板表面に窒素を導入する工
程、（ｇ）前記第２領域および第３領域の前記第１絶縁
膜を除去する工程、（ｈ）前記半導体基板に酸素雰囲気
中で熱処理を施すことによって、前記第２領域の前記半
導体基板表面に第３絶縁膜を形成し、前記第３領域の前
記半導体基板表面に前記第３絶縁膜よりも膜厚が小さい
第４絶縁膜を形成する工程、（ｉ）前記第３絶縁膜上に
第１導体片を形成し、前記第４絶縁膜上に第２導体片を
形成する工程、（ｊ）前記第２領域において、前記第１
導体片の両側の前記半導体基板表面に不純物を導入し、
前記第３領域において、前記第２導体片の両側の前記半
導体基板表面に不純物を導入する工程。 - 【請求項２７】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）半導体基板主面の第１領域を露出し、前記第１領
域に囲まれた第２領域の前記半導体基板主面に選択的に
第１絶縁膜を形成する工程、（ｂ）前記第１領域の前記
半導体基板表面に溝を形成する工程、（ｃ）前記溝を埋
めるように、前記溝の内部および前記第１絶縁膜の上部
に第２絶縁膜を形成する工程、（ｄ）前記第２絶縁膜に
研磨を施すことによって、前記溝の内部に選択的に前記
第２絶縁膜を残す工程、（ｅ）前記第２絶縁膜にエッチ
ングを施すことによって、前記第２絶縁膜の表面を前記
第１絶縁膜の表面よりも低くする工程、（ｆ）前記第１
および第２絶縁膜の上部に第３絶縁膜を形成する工程、
（ｇ）前記第３絶縁膜を通じて、前記第１領域の前記第
２絶縁膜に窒素を導入する工程、（ｈ）前記第２領域の
前記第１および第３絶縁膜を除去する工程、（ｉ）前記
第２領域の前記半導体基板表面に第４絶縁膜を形成する
工程と、（ｊ）前記第２領域の前記第４絶縁膜上に導体
片を形成する工程、（ｋ）前記第２領域において、前記
導体片の両側の前記半導体基板表面に不純物を導入する
工程。 - 【請求項２８】 前記第１絶縁膜の側壁に沿って形成さ
れた前記第３絶縁膜の下部には、前記窒素が導入されな
いことを特徴とする請求項２７記載の半導体集積回路装
置の製造方法。 - 【請求項２９】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）半導体基板主面の第１領域を露出し、前記第１領
域に囲まれた第２領域の前記半導体基板主面に選択的に
第１絶縁膜を形成する工程、（ｂ）前記第１領域の前記
半導体基板表面に溝を形成する工程、（ｃ）窒素を含む
雰囲気中で、前記半導体基板に熱処理を施す工程、
（ｄ）前記溝を埋めるように、前記溝の内部および前記
第１絶縁膜の上部に第２絶縁膜を形成する工程、（ｅ）
前記第２絶縁膜に研磨を施すことによって、前記第１領
域に選択的に前記第２絶縁膜を残す工程、（ｆ）前記第
１領域の前記第２絶縁膜に窒素を導入する工程、（ｇ）
前記第１絶縁膜が除去された前記第２領域の前記半導体
基板表面に第３絶縁膜を形成する工程、（ｈ）前記第３
絶縁膜上に導体片を形成する工程、（ｉ）前記第２領域
において、前記導体片の両側の前記半導体基板表面に不
純物を導入する工程。 - 【請求項３０】 前記工程（ｅ）と工程（ｆ）との間
に、（ｊ）前記第２絶縁膜にエッチングを施すことによ
って、前記第２絶縁膜の表面を前記第１絶縁膜の表面よ
りも低くする工程、（ｋ）前記第１および第２絶縁膜の
上部に第４絶縁膜を形成する工程、を有し、前記第２絶
縁膜への前記窒素の導入は、前記第４絶縁膜を介して行
うことを特徴とする請求項２９記載の半導体集積回路装
置の製造方法。 - 【請求項３１】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）半導体基板主面の第１領域を露出し、前記第１領
域に囲まれた第２領域の前記半導体基板主面上に選択的
に第１窒化膜を形成する工程、（ｂ）前記第１領域の前
記半導体基板表面に溝を形成する工程、（ｃ）前記溝の
表面に第１酸化膜を形成する工程、（ｄ）前記第１酸化
膜の上部に第２窒化膜を形成する工程、（ｅ）前記溝を
埋めるように、前記溝の内部および前記第１窒化膜の上
部に第２酸化膜を形成する工程、（ｆ）前記第２酸化膜
に研磨を施すことによって、前記第１領域に選択的に前
記第２酸化膜を残す工程、（ｇ）前記第１領域の前記第
２酸化膜に窒素を導入する工程、（ｈ）前記第１および
第２窒化膜が除去された前記第２領域の前記半導体基板
表面に第３酸化膜を形成する工程、（ｉ）前記第３酸化
膜上に導体片を形成する工程、（ｊ）前記第２領域にお
いて、前記導体片の両側の前記半導体基板表面に不純物
を導入する工程。 - 【請求項３２】 前記工程（ｅ）と工程（ｆ）との間
に、（ｋ）前記第２酸化膜にエッチングを施すことによ
って、前記第２酸化膜の表面を前記第１窒化膜の表面よ
りも低くする工程、（ｌ）前記第１および第２窒化膜の
上部と、前記第２酸化膜の上部に絶縁膜を形成する工
程、を有し、前記第２酸化膜への前記窒素の導入は、前
記絶縁膜を介して行うことを特徴とする請求項３１記載
の半導体集積回路装置の製造方法。 - 【請求項３３】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）半導体基板主面の第１領域を露出し、前記第１領
域に囲まれた第２領域の前記半導体基板主面に選択的に
第１絶縁膜を形成する工程、（ｂ）前記第１領域の前記
半導体基板表面に溝を形成する工程、（ｃ）前記溝を埋
めるように、前記溝の内部および前記第１絶縁膜の上部
に第２絶縁膜を形成する工程、（ｄ）前記第２絶縁膜に
研磨を施すことによって、前記溝の内部に選択的に前記
第２絶縁膜を残す工程、（ｅ）前記溝の内部の前記第２
絶縁膜に窒素とシリコンとを導入する工程、（ｆ）前記
第２領域の前記第１絶縁膜を除去する工程、（ｇ）前記
第２領域の前記半導体基板表面に第３絶縁膜を形成する
工程、（ｈ）前記第３絶縁膜上に導体片を形成する工
程、（ｉ）前記第２領域において、前記導体片の両側の
前記半導体基板表面に不純物を導入する工程。 - 【請求項３４】 前記窒素の導入は、イオン注入法また
はプラズマ雰囲気中で行い、前記シリコンの導入は、イ
オン注入法で行うことを特徴とする請求項３３記載の半
導体集積回路装置の製造方法。 - 【請求項３５】 前記窒素およびシリコンの導入を行っ
た後、前記半導体基板に熱処理を施すことを特徴とする
請求項３３記載の半導体集積回路装置の製造方法。
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