KR100228520B1

KR100228520B1 - 박막트렌지스터 어레이 및 박막트렌지스터 어레이를 이용한 액정표시장치

Info

Publication number: KR100228520B1
Application number: KR1019930015725A
Authority: KR
Inventors: 마모루 요시다; 마고또 사사끼; 히로유끼 오끼모도; 쓰도무 노모도; 순이찌 사또우
Original assignee: 가시오 가즈오; 가시오게산키 가부시키가이샤
Priority date: 1992-08-13
Filing date: 1993-08-13
Publication date: 1999-11-01
Anticipated expiration: 2013-08-13
Also published as: NL194873C; NL9301406A; CN1065051C; NL194873B; KR940004375A; US5504348A; CN1083598A

Abstract

본 발명의 박막트랜지스터 어레이(110,310)는 절연기판(1,11,311,341,411,441,521)과, 이 절연기판상에 매트릭스형으로 배열된 복수의 화소전극(5,15,315,345,415,525)과, 이 복수의 화소전극마다 각각 접속된 복수 박막트랜지스터(4,14,114,214,314,344,414,524)와, 상기 절연기판에 형성되고 상기 박막트랜지스터의 제어전극을 복수 접속하는 복수의 어드레스배선(2,12,312,342,412,522)과, 상기 절연기판에 상기 어드레스배선과 교차하여 배열되고, 상기 박막트랜지스터의 데이터 입력전극을 복수 접속하는 복수의 데이터배선(3,13,313,343,413,414,523)을 구비하고 있으며, 상기 절연기판의 상기 복수의 화소 전극이 배열된 표시영역의 외측에는 단락배선(8,18,346,526)이 형성되어 있고, 이 단락배선과 상기 복수의 어드레스배선 및 상기 복수의 데이터배선중 적어도 2개의 배선이 공간전하 제한전류에 의해 전압전류특성이 규정되는 비선형 저항특성을 갖는 2단자소자로 접속되어 있다.

Description

박막트렌지스터 어레이 및 박막트렌지스터 어레이를 이용한 액정표시장치

제1도는 본 발명에 따른 제1실시예의 TFT 어레이를 도시하는 평면도.

제2도는 본 발명의 TFT 어레이를 이용한 액정표시소자의 단면도.

제3도는 제1도에 도시한 TFT 어레이의 일부를 확대하여 도시하는 부분확대도.

제4도는 제3도의 IV-IV선으로 절단하여 도시하는 TFT 부분의 단면도.

제5도는 제1도에 도시한 TFT 어레이의 2단자 소자부분을 확대하여 도시하는 부분확대도.

제6도는 제5도의 VI-VI선으로 절단하여 도시하는 2단자 소자부분의 단면도.

제7도는 제6도에 도시한 2단자 소자의 전압-전류 특성도.

제8(a)도 ∼ 제8(e)도를 각각 TFT 어레이의 TFT 부분의 제조공정을 차례대로 도시하는 제조공정도.

제9(a)도 ∼ 제9(e)도는 각각 TFT 어레이의 2단자 소자부분의 제조공정을 차례대로 도시하는 제조공정도.

제10(a)도 ∼ 제10(e)도는 각각 TFT 어레이의 단락배선과 어드레스 배선의 교차부 및 단락배선의 접속부의 제조공정을 차례대로 도시하는 제조공정도.

제11도는 제1실시예에 있어서 TFT 어레이의 다른 상태를 도시하는 평면도.

제12도는 본 발명의 제2실시예에 있어서 TFT 어레이의 2단자 소자부분을 확대하여 도시하는 부분확대도.

제13도는 제12도의 XIII-XIII선으로 절단하여 도시하는 2단자 소자부분의 단면도.

제14도는 제13도에 도시한 2단자 소자의 전압-전류 특성도.

제15(a)도 ∼ 제15(e)도는 각각 TFT 어레이의 2단자 소자부분의 제조공정을 차례대로 도시하는 제조공정도.

제16도는 제2실시예에 있어서 변형예의 TFT 부분을 도시하는 단면도.

제17도는 제2실시예에 있어서 변형예의 2단자 소자부분을 도시하는 단면도.

제18도는 본 발명의 제3실시예에 있어서 TFT 어레이를 도시하는 평면도.

제19도는 제3실시예에 있어서 제1 변형예의 TFT 어레이를 도시하는 평면도.

제20도는 제3실시예에 있어서 제2 변형예의 TFT 어레이를 도시하는 평면도.

제21도는 본 발명의 제4실시예에 있어서 TFT 어레이를 도시하는 평면도.

제22도는 제21도에 도시하는 TFT 어레이의 2단자 소자부분을 확대하여 도시하는 평면도.

제23도는 제21도의 XXIII-XXIII선으로 절단하여 도시하는 2단자 소자부분의 단면도.

제24도는 제4실시예에 있어서 제1변형예의 TFT 어레이를 도시하는 평면도.

제25도는 제4실시예에 있어서 제2 변형예의 TFT 어레이를 도시하는 평면도.

제26도는 제4실시예에 있어서 제3 변형예의 TFT 어레이를 도시하는 평면도.

제27도는 제4실시예에 있어서 제4 변형예의 TFT 어레이를 도시하는 평면도.

제28도는 제4실시예에 있어서 제5 변형예의 TFT 어레이를 도시하는 평면도.

제29도는 본 발명에 있어서 제5실시예의 액정표시장치의 구성을 도시하는 개략 구성도.

제30도는 제5실시예의 액정표시장치에 있어서 하나의 데이터배선의 접속단자에서 본 등가회로도.

제31(a)도 ∼ 제31(d)도는 각각 제5실시예의 액정표시장치의 각 배선의 접속단자에 인가되는 각 신호의 전압파형을 도시하는 신호파형도.

제32도는 종래의 TFT 어레이를 도시하는 평면도.

제33도는 종래의 다른 TFT 어레이를 도시하는 평면도.

제34도는 제33도에 도시된 TFT 어레이에 이용되는 2단자 소자의 V-I 특성도.

* 도면의 주요부분에 대한 부호의 설명

1,11,311,341,411,441,521 : 절연기판

2,12,312,342,412,522 : 어드레스 배선

3,13,313,343,413,414,523 : 데이터 배선

4,11,14,214,314,344,414,524 : 박막트랜지스터

5,15,315,345,415,525 : 화소전극 8,18,346,526 : 단락배선

21 : 액정층 22,536 : 대향전극

43a : 비정질 실리콘막 94,96 : 전극

110,310 : 박막트랜지스터 어레이 528,529 : 접속단자

본 발명은 박막트랜지스터에 접속된 표시전극이 매트릭스형으로 복수 배열된 액정 표시소자에 이용되는 박막트랜지스터 어레이와 그 제조방법에 관한 것이다.

종래 박막트랜지스터(이하 TFT라고 한다)와 화소전극을 매트릭스형으로 배열한 박막트랜지스터 어레이를 이용한 액티브 매트릭스형 액정표시소자(이하 TFT-LCD라고 한다)가 이용되고 있다.

이와 같은 종래의 TFT-LCD로서는 예를들면 일본 특개소59-166984호 공보에 개시된 액정표시소자가 알려져 있고, 그 TFT 어레이의 등가회로를 제32도에 도시했다.

이 제32도에 도시하는 바와 같이 TFT 어레이는 투명절연기판(1)상에 행방향과 열방향으로 각각 복수의 어드레스배선(2)과 데이터배선(3)이 서로 직각으로 교차하는 것 처럼 배열되고, 이들 어드레스배선(2)과 데이터배선(3)의 교차부 각각에, 게이트 전극이 어드레스배선(2)과 드레인전극이 데이터배선(3)에 각각 접속된 박막트랜지스터(4)가 복수 배열되고, 이 박막트랜지스터(4)의 소스전극에 접속된 화소전극(5)이 매트릭스형으로 복수 배열 형성되어 있다. 투명절연기판(1)의 외주부에는 그 기판(1)의 외주를 둘러싸는 것처럼 단락배선(short wiring)(6)이 형성되어 있고, 이 단락배선(6)에 상기 복수의 데이터배선(2) 및 상기 복수의 어드레스배선(3)이 각각 단자부(2a,3a)를 끼워 각각 접속되어 있다.

그리고 이 TFT 어레이는 가공이 종료한 후에 상기 기판(1)은 파선으로 도시한 절단선(7)을 따라 절단되고, 대향하는 전극이 형성된 도시하지 않은 대향기판과 소정의 간극(間隙)을 두어 봉입재로 접합하고, 이들 기판 간에 액정재료를 봉입(封入)하여 액정표시소자가 완성된다.

이 TFT 어레이에서는 그 제조공정중, 기판이 플라스마에 접해져 있을 때, 또는 러빙 처리되어 있을때에 발생하는 직류적인 정전기(靜電氣)에 대해 모든 어드레스배선(2)과 데이터배선(3)이 상기 단락배선(6)에 각각 접속되어 있으므로 모든 어드레스배선(2)과 데이터배선(3)의 전위가 같아지고, 정전기가 전극 사이에서 방전하는 것에 의해 절연파괴 및 단락 등의 불량발생이 억제되고 있다.

그렇지만 종래의 TFT 어레이를 이용한 액정표시장치에서는 액정표시장치의 제조공정중에서 TFT 어레이와 기판을 봉입재를 끼워 접합한 후에, 상기 단락배선(6)이 절단선(7)을 따라 절단 제거되므로, 그 후의 편광판 붙임, 구동회로의 접속 등의 제조공정에 발생하는 정전기에 의해 절연파괴, 단성, TFT의 특성변화 등이 발생하여 액정 표시소자의 표시결함이 되고, 제조성공률을 저하시키는 요인이 되었다.

이 TFT 어레이를 완성시킨 후의 액정표시소자에 있어서 정전기에 의한 절연파괴 등을 방지하기 위해 제33도에 도시하는 바와 같이 TFT(4)에 접속된 화소전극(5)이 매트릭스형으로 복수배열된 표시영역과 데이터배선(3)의 단자부(3a), 어드레스 배선(2)의 단자부(2a)가 배열된 단자배열부 사이에 이 표시영역을 둘러싸서 단락배선(8)을 형성하고, 이 단락배선(8)과 상기 데이터배선(3) 및 어드레스 배선(2)을 제34도에 도시하는 것과 같은 비선형(非線形)의 전류-전압특성을 갖도록 구성된 복수의 다이오드로 구성되는 보호소자(9)로 접속하는 구성으로 하는 것이 제안되고 있다.

이 보호소자(9)를 설치한 TFT 어레이에서는 제32도에 도시한 단락배선(8)을 절단한 후에 정전기가 발생하고, 단락배선(8)과 상기 데이터배선(3) 및 어드레스배선(2) 사이에 높은 전압이 인가되면 상기 보호소자(9)가 도통(導通)상태가 되고, 데이터배선(3)과 어드레스배선(2) 간의 전압차가 없어지므로 이들 데이터배선(3)과 어드레스 배선(2) 간의 절연파괴가 억제된다.

그러나 상술한 보호소자는 그 구조가 복잡하고, 박막트랜지스터를 형성하는 공정과는 다른 공정을 필요로 하므로, TFT 패널의 제조공정을 확대시킴과 동시에 그 증가한 공정에 의해 TFT의 제조성공률이 현저히 저하되는 문제가 있었다.

또한 제32도 및 제33도에 도시한 종래의 TFT 패널은 제조공정에서 일어날 수 있는 정전기 파괴가 대부분인바, 사람의 핸들링시, 대전(帶電)하고 있는 제조장치에 접촉했을 때, 러빙롤러가 기판에 접근했을 때, 또는 기판을 절단했을 때에 인가될 수 있는 펄스적 정전기에 대해서는 그 정전파괴의 억제효과가 작다고 하는 문제를 갖고 있었다.

그리고 제32도에 도시한 보호소자를 설치한 TFT 패널은 어드레스배선(2)과 데이터배선(3) 사이에 보호소자(9)를 끼워 누설전류가 흐르므로 크로스토크(crosstalk)가 많아져 표시품질이 저하함과 동시에 소비전류가 많아진다고 하는 문제가 있었다.

본 발명은 이상에서 설명한 바와 같은 액정표시소자의 정전기에 의한 표시결함의 발생을 저감하고, 제조성공률을 향상시킬 수 있고, 또한 제조가 용이하고 소비전력을 저감하는 박막트랜지스터 어레이 및 이 박막트랜지스터 어레이를 이용한 액정표시 장치를 제공하는 것을 목적으로 한다.

상술한 목적을 달성하기 위한 본 발명의 TFT 어레이는 절연기판상에 매트릭스형으로 배열된 복수의 화소전극과, 이 복수의 화소전극 마다 각가 접속된 복수 박막트랜지스터와, 이 박막트랜지스터의 제어전극을 복수 접속하는 복수의 어드레스 배선과, 이 어드레스배선과 교차하여 배열되고, 상기 박막트랜지스터의 데이터 입력전극을 복수 접속하는 복수의 데이터배선을 형성하고, 그리고 상기 복수의 화소전극이 배열된 표시영역의 외측에 단락배선과, 이 단락배선과 상기 복수의 어드레스배선, 상기 복수의 데이터배선중에 적어도 2개의 배선을 접속하는 2단자소자를 설치하고, 이 2단자소자를 공간전하 제한전류(space charge limited current)에 의해 전압전류 특성이 규정되는 비선형 저항특성을 갖는 박막 비선형 저항 소자로 한 것을 특징으로 하는 것이다.

본 발명에 의하면 박막트랜지스터를 형성하는 공정 외에 특별한 공정을 삽입하는 일없이 TFT의 제조공정중에 상기 박막 비선형 저항소자를 형성할 수 있으므로, TFT 패널의 제조공정수를 증대시키는 일없이 정전기파괴를 방지하기 위한 2단자소자를 형성할 수 있고, 따라서 TFT의 제조성공률이 향상된다.

본 발명에 있어서는 상기 박막 비선형 저항소자로서 정공(正孔)과 전자가 캐리어로서 주입되는 이중주입형 또는 전자가 캐리어로서 주입되는 전자주입형의 박막 비선형 저항소자를 이용하는 바람직하다. 이 이중주입형 박막 비선형 저항소자는 절연기판상에 성막된 불순문이 도프되지 않은 수소화 비정질 실리콘막의 양단에 전극을 접속하므로써 형성된다. 또한 전자주입형의 박막 비선형 저항소자는 절연기판상에 성막된 불순물이 도프되지 않은 수소화 비정질 실리콘막의 양단에 n형의 불순물 도프한 비정질 실리콘막을 끼워 전극을 접속하므로써 형성된다.

또한 본 발명의 TFT 어레이는 절연기판상에 매트릭스형으로 배열된 복수의 화소전극과, 이 복수의 화소전극마다 각각 접속된 복수 박막트랜지스터와, 이 박막트랜지스터의 제어전극을 복수 접속하는 복수의 어드레스배선과, 이 어드레스배선과 교차하여 배열되고, 상기 박막트랜지스터의 데이터 입력전극을 복수 접속하는 복수의 데이터배선을 형성하고, 그리고 상기 절연기판의 상기 복수의 화소전극이 배열된 표시영역의 외측에 상기 복수의 어드레스배선과 상기 복수의 데이터배선 마다 각각 적어도 2개의 배선을 서로 접속하고, 각각 전기적으로 절연된 복수의 단락수단으로 형성한 것을 특징으로 하는 것이다.

본 발명에 의하면 복수의 어드레스배선과 복수의 데이터배선이 단락배선에 의해 접속되어 있지 않으므로, TFT의 제조공정중에 가장 많이 발생하는 펄스형의 정전기에 대해서 어드레스배선과 데이터배선 간에 높은 전위차가 생기는 일이 없어지고, 정전기파괴를 방지할 수 있다.

상기 발명에 있어서는 상기 단락수단을 표시영역의 외측에서, 어드레스배선과 데이터배선의 단자배열 영역의 내측에 형성하고, 또 이 단락배선이 비선형 저항특성을 갖는 2단자소자로 상기 어드레스배선과 데이터배선에 각각 접속시킨 구조를 적용할 수 있다. 이 경우 상기 단락수단으로서 2단자소자를 복수의 어드레스배선 사이에 접속하고, 또한 복수의 데이터배선 사이에 접속한 구조로 할 수도 있고, 또는 이 단락 수단을 어드레스배선과 데이터배선 마다 복수 설치해도 된다. 또한 상기 단락배선을 어드레스배선과 데이터배선의 단자배열 영역의 외측에 형성한 구조를 적용할 수 있다. 그리고 상기 단락배선은 표시영역의 외측에서, 상기 단자배열 영역의 내측에 형성되고, 또 이 단락배선이 비선형 저항특성을 갖는 2단자소자로, 상기 어드레스배선과 데이터배선에 각각 접속시켜 제1 의 단락배선과, 단자배열 영역의 외측에 형성한 제2 의 단락배선에 의해 구성할 수 있다. 또한 표시영역의 외측에서 단자배열 영역의 내측에 형성한 상기 단락배선과 상기 단자배열 영역의 외측에 형성되어 상기 복수의 어드레스배선 및 복수의 데이터배선을 접속하는 외측 단락배선을 구비하도록 해도 된다.

그리고 본 발명의 TFT 어레이를 구비한 액정표시소자는 전술한 TFT 어레이와, 이 TFT 어레이가 형성된 제1 절연기판에 대해 소정 두께의 액정층을 끼워 대향배치되고, 그 대향하는 면에 상기 화소전극과 대향하는 대향전극이 형성된 제2 절연기판과, 상기 단락수단과 전기적으로 접속되고, 이 단락수단에 미리 정한 전위를 인가하기 위한 전위공급수단을 구비하고 있는 것을 특징으로 하는 것이다.

본 발명의 액정표시소자에 의하면 단락수단의 전위를 소정의 위치에 설정했으므로, 상기에 단자소자를 끼워 흐르는 누설전류가 적어져 소비전력이 적어지게 됨과 동시에 크로스토크가 감소하여 표시품질이 높아진다.

본 발명의 액정표시소자에 있어서 단락수단에 인가하는 전위는 대향전극에 인가되는 전위와 거의 동일 전위나, 복수의 데이터배선에 공급되는 데이터신호의 가장 낮은 전위와 거의 같은 전위나, 또는 복수의 데이터배선에 각각 공급되는 데이터신호의 반전주기에 동기하고, 상기 제2 기판에 형성된 대향전극에 인가되는 전위를 기준으로서 동전위에서 동상(同相)또는 역상(逆相)으로 반전하는 전위인 것이 바람직하다.

이하 본 발명의실시예에 대해서 도면을 참조하여 상세히 설명한다.

[실시예 1]

제1도는 본 발명의 제1실시예를 도시하는 TFT 어레이의 개략 구성을 도시하는 평면도, 제2도는 제1도의 TFT 어레이를 이용한 액티브 매트릭스형 액정표시소자의 단면도이다.

본 발명을 이용한 액정표시소자는 제2도에 도시하는 바와 같이 표시전극(15)과 TFT(14)를 덮는 배향막(20)이 형성되어 TFT 어레이(110)와, 상기 화소전극(15)과 대향하는 대향전극(22)과, 이 대향전극(22)을 덮는 배향막(23)이 형성된 대향기판(24)과, 이 대향기판(24)과 상기 TFT 어레이(110) 사이에 소정의 층두께를 갖고 대향배치된 액정층(21)과, 이들 대향기판(24)과 상기 TFT 어레이(110)를 소정의 간격을 유지하여 서로 접속하는 봉입재(25)로 구성된다.

상기 TFT 어레이(110)는 다음과 같이 구성되어 있다. 즉, 기판(11)상에 행방향으로 연장된 복수의 어드레스배선(12)과, 열방향으로 연장된 복수의 데이터배선(13)이 서로 절연되어 교차하도록 배치되고, 이들 복수의 어드레스배선(12)과 복수의 데이터 배선(13)의 각 교차부 마다 이들 배선에 접속된 TFT(14)와, 이 TFT(14) 각각에 접속된 화소전극(15)이 설치되고, 이들 화소전극(15)이 행 및 열방향으로 복수배열 되어 표시영역이 형성되어 있다.

기판(11)의 둘레가장자리에는 도전막으로 구성되는 단락배선(16)이 형성되어 있고, 상기 복수의 어드레스배선(12)과 복수의 데이터배선(13)은 각각 상기 표시영역에서 연장되어 상기 단락배선(16)에 접속되어 있다. 이 단락배선(16)은 TFT 어레이(110)의 제조공정의 종료후, 또는 액정셀을 형성하는 공정중에 있어서 이 TFT 어레이(110)에 대향하는 대향기판(24)을 접합한 후에 제1도의 파선으로 도시한 절단선 (17)을 따라 절단하여 제거된다.

상기 표시영역의 외측 근방에서 상기 절단선(17)의 내측에는 그 표시영역을 둘러싸는 단락배선(18)이 상기 어드레스배선(12) 및 데이터배선(13)과 절연되어 교차하도록 형성되어 있고, 이 단락배선(18)의 상기 어드레스배선(12)에 거의 평행하게 설치되는 데이터배선 접속부(18a)는 상기 기판(11)면상에 형성되고, 상기 단락배선(18)의 상기 데이터배선(13)과 거의 평행하게 설치되는 어드레스배선 접속부(18b)는 다음에 설명하는 게이트절연막(42)상에 형성되어 있다. 그리고 이 단락배선(18)과 상기 어드레스배선(12) 및 데이터배선(13)은 공간전하 제한전류(Space Charge Limited Current)로 전압전류 특성이 규정되고, 비선형인 전압전류 특성을 갖는 2단자소자(SCLC 소자)(19)로 각각 접속되어 있다.

상기 TFT 어레이(110)의 상기 어드레스배선(12)과 데이터배선(13)의 교차부에 배치된 TFT(14)와 화소전극(15)과의 구조를 제3도 및 제4도에 도시한다. 이들 도면에서 도시되는 바와 같이 어드레스배선(12) 및 데이터배선(13)은 다음에 설명하는 게이트절연막(42)과 교차부절연막(21)을 끼워 서로 교차하여 형성되어 있다. 이 교차부 근방에는 상기 어드레스배선(12)에 게이트전극(41)이, 상기 데이터배선(13)에 드레인전극(46)이 각각 접속된 TFT(14)가 형성되어 있고, 그리고 이 TFT(14)의 소스전극(48)은 화소전극(15)에 접속되어 있다.

상기 TFT(14)는 다음과 같이 구성되어 있다. 기판(11)상에 상기 어드레스배선(12)에서 돌출된 형상의 게이트전극(41)과 이 게이트전극(41)을 덮는 게이트절연막(42)이 형성되어 있다. 이 게이트절연막(42)의 상기 게이트전극(41)에 대응하는 위치에는 비정질 실리콘으로 구성되는 반도체막(43)이 형성되고, 소자영역이 형성되어 있다. 반도체막(43)의 채널부에는 질화실리콘으로 구성되는 블로킹층(44)이 형성되고, 상기 반도체막(43)의 한쪽에는 불순물이 도프된 반도체로 구성되는 오미크접합층(45)을 끼워 드레인전극(46)이 형성되고, 이 드레인전극(46)은 데이터배선(13)에 접속하고 있다. 상기 반도체막(43)의 다른쪽에는 불순물이 도프된 반도체로 구성되는 오미크 접합층(47)을 끼워 소스전극(48)이 형성되고, 이 소스전극(48)은 투명도전막으로 구성되는 표시전극(15)에 접속되어 있다. 그리고 또 상기 TFT(14)상에는 보호막(49)이 형성되어 있다.

어드레스배선(12)과 데이터배선(13)에 각각 교차시켜 배치한 단락배선(18)과, 이 단락배선(18)과 상기 어드레스배선(12) 및 데이터배선(13) 사이에 접속되는 SCLC 소자(19)는 제5도 및 제6도에 도시하는 바와 같이 구성되어 있다. 즉, 어드레스배선(12)과 단락배선(18)과의 접속부에 형성되는 SCLC 소자(19)는 기판(11)상에 형성된 어드레스배선(12)을 덮는 게이트절연막(42) 상에 섬모양의 반도체막(91)이 형성되고, 이 반도체막(91) 상에는 2개의 전극을 분리하여 상기 반도체막(91)을 보호막으로 하기 위한 반도체보호층(92)이 형성되고, 이 반도체보호층(92)을 끼운 반도체막(91)의 양측에는 각각 전극(94, 96)이 형성되어 있다. 그리고 한쪽 전극(94)은 게이트절연막(42)에 설치한 구멍(42a)를 통해 상기 어드레스배선(12)에 접속되고, 다른쪽 전극(96)은 직접 상기 단락배선(18)의 상층 단락배선(18b)에 접속되고, 이들 2단자소자영역은 보호막(49)으로 덮여져 있다. 또한 데이터배선(13)과 단락배선(18)의 접속부에 형성되는 SCLC 소자(19)도 또한 마찬가지로 형성되어 있고, 도시하지 않지만 한쪽 전극(94)이 직접 데이터배선(13)에 접속되고, 다른쪽의 전극(96)은 게이트절연막(42)에 설치한 구멍을 통해 단락배선(18)의 하층단락배선(18a)에 접속되어 있다. 상술한 제5도 및 제6도에 도시하는 SCLC 소자(19)는 그 양전극(94, 96)과 반도체막(91) 사이에 오미크접합층이 끼워 있지 않은 구조이므로, 전자와 정공의 양자가 캐리어로서 주입되는 이중주입형의 박막 비선형 저항소자를 구성하고 있다. 즉, 이 SCLC 소자는 제7도에 도시되어 있는 바와 같이 인가되어 전계가 강해지면 그 전압의 증가에 따라 전자 및 정공은 비정질 실리콘의 밴드 갭 안에 있는 국재준위(局在準位)에 미쳐 랩 되어 공간전하를 형성하고, 그 결과 페르미 레벨이 전도대(電導帶) 측으로 변이하므로 전도전자 밀도가 증대하고, 전류는 전압에 비례하지 않고 급격히 증대한다. 그리고 전계가 강해지면 정공이 소자를 통과하게 되어 캐리어의 주입이 증대하고, 재공급보다 주입이 지배적으로 되고 정공과 전자의 이중주입으로 되어 전류가 더욱 쉽게 흐른다. 따라서, 정전기에 의해 어드레스배선(12)이나 데이터배선(13)에 고전압이 인가되었을 때는 큰 전류가 흘러 신속히 실질적인 단락상태로 이행할 수 있다.

본실시예에서는 표시영역의 외측근방에서 상기 절단선의 내측에는 그 표시영역을 둘러싸는 단락배선(18)이 상기 어드레스배선(12) 및 데이터배선(13)과 절연되어 교차하도록 형성되어 있고, 이 단락배선(18)과 상시 어드레스배선(12) 및 데이터배선(13)은 상술한 비선형성이 큰 전압전류 특성을 갖는 SCLC 소자(19)로 각각 접속되어 있으므로, TFT 어레이의 제조공정후 또는 액정셀의 제조공정중에 있어서 이 TFT 어레이에 대향하는 기판을 접합한 후에 상기 단락배선(16)을 상기 절단선(17)을 따라 절단 제거한 후에 어드레스배선(12) 또는 데이터배선(13)의 어느쪽 또는 쌍방에 정전기에 의한 고전압이 인가되었을 경우, 상기 SCLC 소자(19)를 통해 큰 전류가 흘러 어드레스배선(12)과 데이터배선(13)이 동전위에 유지된다. 따라서, 상기 단락배선(16)을 절단 제거한 후에 정전기에 의한 고전압이 어드레스배선(12) 또는 데이터배선(13)에 인가되어도 이들 배선(12,13)간 및 TFT(14)의 게이트전극(41)과 드레인전극(46) 간의 절연열화 또는 절연파괴가 생기는 일이 없다.

그리고 이 TFT 어레이를 이용한 액정 디스플레이는 통상 25V 정도의 전압으로 구동되므로 제7도에 도시하는 바와 같이 이 전압영역에서의 상기 SCLC 소자(19)의 저항은 충분히 높고, 어드레스배선(12)간, 데이터배선(13)간 및 어드레스배선(12)과 데이터배선(13)간에 흐르는 누설전류는 약 10^-9∼10^-7A 오더의 미소전류이므로 각 화소전극(15)에 인가하는 데이터신호에 부여하는 영향은 작고, 선명한 화상을 표시할 수 있고, 또한 단락배선을 절단제거한 후에 배선의 단선 및 단락의 전기적인 검사 및 각 TFT의 특성 등을 전기적으로 측정할 수도 있다.

이하에 상술한 TFT 어레이의 제조방법에 대해서 제8(a)도 내지 제10(e)도를 참조하여 설명한다. 제8(a)도∼제8(e)도는 TFT 부분의 제조공정을 제9(a)도∼제9(e)도는 SCLC 소자 부분의 제조공정을, 제10(a)도∼제10(e)도는 어드레스배선(12)과 그 상층과 하층에 형성되는 데이터배선 접속부(18a)의 교차부 및 단락배선(18)의 상층과 하층에 형성되는 데이터배선 접속부(18a)와 어드레스배선 접속부(18b)의 접합부(18c)의 제조공정을 각각 공정순으로 도시하고 있다.

먼저 유리 등의 투명한 절연기판(11)의 Cr, Al, Ta, Ti 등의 금속 또는 합금박막을 스패터법에 의해 퇴적하고, 선택에칭을 하여 제8(a)도에 도시하는 게이트전극(41), 제9(a)도 및 제10(a)도에 도시하는 어드레스배선(12), 및 상기 어드레스배선(12)과 평행하게 배설되는 하층의 데이터배선접속부(18a) (이하, 하층단락배선이라 함)를 형성한다. 또한 이 공정에 있어서 제1도에서 도시한 기판(11)의 외주부의 단락배선(16)도 동시에 형성한다.

다음에 상기 게이트전극(41) 등이 형성된 기판(11)상에 플라스마 CVD법에 의해 게이트절연막(42)으로 구성되는 실리콘 질화막과, 반도체층(43)으로 구성되는 비정질 실리콘막(43a)과, 블로킹층(44)로 구성되는 실리콘 질화막의 3층의 박막을 연속적으로 퇴적하고, 최상층의 실리콘 질화막의 제8(b)도에 도시하는 바와 같이 TFT(14)의 채널부에 대응하는 부분과, 제9(b)도에 도시하는 SCLC 소자(19)의 반도체 보호층(92)에 대응하는 부분과 또 제10(b)도에 도시하는 어드레스배선(12)과 다음에 설명하는 상층의 단락배선(18b)과의 교차부에 대응하는 부분 이외의 불필요 부분을 에칭 제거하고, 각각의 부분에 블로킹층(44), 반도체보호층(92) 및 배선간절연막(21)을 각각 형성한다.

상기 기판(11)상의 상기 블로킹층(44) 등이 형성된 비정질 실리콘막의 상방전면에 플라스마 CVD법에 의해 오미크 접합층(45,47)으로 구성되는 불순물을 첨가한 비정질 실리콘층을 형성함과 동시에, 연속하여 스패터법에 의해 Cr 등의 금속박막을 차례대로 퇴적한다. 그후 TFT(14)의 소자영역 이외 부분의 상기 금속박막, 상기 불순물을 첨가한 비정질 실리콘층 및 비정질 실리콘막을 연속하여 에칭 제거함과 동시에, 상기 TFT의 블로킹층(44)상 및 상기 반도체보호층(92)상의 상기 금속박막과 상기 불순물이 첨가된 비정질 실리콘층을 에칭 제거하고, 제8(c)도에 도시하는 바와 같이 TFT(14)의 소스전극(48)과 드레인전극(46) 및 소자영역을 형성하고, 또한 제9(c)도에 도시하는 바와같이 SCLC 소자(19)의 소자영역을 형성한다. 또한 제10(c)도에 도시하는 바와같이 어드레스배선(12)과 상층단락배선(18b)의 교차부를 제외하고 비정질 실리콘막(43a)이 제거된다.

다음에 기판(11)상의 TFT(14), SCLC소자(19) 및 게이트 절연막(42) 상에 ITO 등의 투명도전성박막을 퇴적하고, 이 투명도전성박막을 에칭하여 제8(d)도에 도시하는 바와 같이 상기 TFT(14)의 소스전극(48)에 접속된 화소전극(15)을 형성하고, 계속해서 상기 어드레스배선(12)을 구동회로에 접속하기 위한 도시하지 않은 상기 어드레스배선의 단자상의 실리콘 질화막을 제거한다. 동시에 제9(d)도에 도시하는 바와 같이 어드레스배선(12)상의 실리콘 질화막 및 제10(d)도에 도시하는 바와 같이 하층 단락배선(18a)상에 각각 컨덕터구멍(42a,42b)을 형성한다.

그후 TFT의 상방에 스패터법에 의해 Al, Ti, Mo 등의 금속 또는 합금박막 또는 그들 금속막의 복수막으로 구성되는 적층막을 퇴적하고, 에칭하여 제8(e)도에 도시하는 데이터배선(13)과, 제9(e)도에 도시하는 어드레스 배선(12)과 SCLC 소자(19)를 접속하는 한쪽의 전극(94)와 다른쪽 전극(96) 및 제10(e)도에 도시하는 단락배선(18)의 데이터배선(13)과 평행하게 배설되는 상층의 단락배선부(이하, 상측 단락배선이라함)(18b)를 형성한다.

이 공정에 의해 TFT(14)는 드레인전극(46)이 데이터배선(13)에 접속되고, 그 데이터배선(13)은 하층단락배선(18a)과 교차하는 부분에서 SCLC 소자(19)의 한쪽 전극에 접속되고, 이 SCLC 소자(19)의 다른쪽의 전극은 하층단락배선(18a)에 접속된다. 또한 어드레스배선(12)과 상층단락배선(18b)의 교차부에 배치된 SCLC 소자(19) 그 한쪽의 전극이 상층단락배선(18b)에 접속된다. 그리고 상층단락배선(18b)은 하층단락배선(18a) 상의 실리콘 질화막에 형성된 컨덕터구멍(42b)을 통해 이 하층단락배선(18a)에 접속되고, 어드레스배선(12)과는 게이트전극(42)을 형성하기 위한 실리콘 질화막, 비정질 실리콘막(43a) 및 TFT(14)의 블로킹층(44)을 형성하기 위한 실리콘 질화막에 의해 절연되어 있다.

마지막으로 플라스마 CVD법에 의해 보호층(49)으로 구성되는 실리콘 질화막을 기판상의 전면에 퇴적한 후 에칭하므로써 제4도 및 제6도에 도시하는 바와 같이 구동회로에 접속하기 위한 어드레스배선(12) 및 데이터배선(13)의 단부에 형성된 단자부, 및 표시전극(15)상의 화소영역(50)에 대응하는 부분의 상기 실리콘 질화막을 제거하여 보호막(49)이 형성된다.

상술한 바와 같이 이실시예의 TFT 어레이는 기판상에 형성되는 TFT(14)와 이 TFT(14)를 접속하는 어드레스배선(12), 데이터배선(13) 및 이들 배선간을 접속하는 SCLC 소자(19)가 TFT(14)를 형성하는 공정중에 어떤 특별한 막을 형성하지 않고, TFT(14)를 형성하기 위한 박막과 그 에칭공정에 의해 차례대로 형성된다. 따라서 SCLC 소자(19)를 형성하기 위한 공정이 증가하지 않고, SCLC 소자(19)를 구비한 TFT 어레이를 용이하게 제조할 수 있다.

또 상술한실시예에서는 게이트전극(41) 및 어드레스배선(12)을 Cr, Al, Ta, Ti 등의 금속또는 합금막으로 형성한 경우에 대해 설명했지만 이 게이트전극(41) 및 어드레스배선(12)은 이것에 한정되지 않고, 상기 금속 등의 복수를 차례대로 퇴적시켜 형성한 적층막을 이용해도 좋고, 또한 이들 게이트전극(41) 및 어드레스배선(12)의 절연성을 향상시키기 위해 표면을 부분적으로 또는 전면을 양극산화, 열산화 등에 의해 산화해도 된다.

또한 이 제1실시예는 블로킹층(44) 및 반도체보호막(92)이 형성되지 않은 구조의 TFT 및 SCLC 소자를 배설한 TFT 어레이에 대해서도 적용할 수 있다.

또한 이 제1실시예는 제11도에 도시하는 바와 같이 전술한 SCLC 소자(19)를 어드레스배선(12) 및 데이타배선(13)과 단락배선(18) 간에 병렬적으로 2개 또는 복수개 접속하도록 해도 된다. 이 구조에 의하면 SCLC 소자(19)가 도통했을 때 이 SCLC 소자(19)의 병렬회로의 통전능력이 2배 이상이 되고, 정전기에 대한 보호효과를 향상시킬 수 있다.

또한 제1실시예에서는 도시하지 않지만, SCLC 소자(19)를 어드레스배선(12)과의 사이에 직렬로 2개 또는 복수개 접합하고, 또한 데이터배선(13)과의 사이에도 직렬로 2개 또는 복수개 접속되도록 해도 된다. 이 경우 SCLC 소자(19)의 직렬회로의 오프저항이 높아지고, 어드레스배선(12), 데이터배선(13) 각각 상호간에 흐르는 누설 전류 및 어드레스배선(12)과 데이터배선(13)간에 흐르는 누설전류를 억제할 수 있다.

[실시예 2]

본 발명은 어드레스배선 및 데이터배선과 단락배선을 접속하는 박막 비선형 저항소자로서, 제1실시예에 이용한 이중주입형의 SCLC소자 이외에도 같은 비선형 특성을 갖는 2단자소자를 이용할 수 있고, 이하에 전자주입형의 SCLC 소자를 2단자소자로서 이용한 제2실시예를 제12도 내지 제17도를 참조하여 상세히 설명한다.

또 상기 제1실시예와 같은 부재에는 동일 부호를 붙이고, 설명을 생략한다.

어드레스배선(12)과 데이터배선(13)에 각각 교차시켜 배치한 단락배선(18)과, 이 단락배선(18)과 상기 어드레스배선(12) 및 데이터배선(13)과의 사이에 접속되는 SCLC 소자(29)는 제12도 및 제15도에 도시하는 바와 같이 구성되어 있다. 즉, 기판(11)상에 형성된 어드레스배선(12)을 덮는 게이트절연막(41) 상에 섬모양의 반도체막(91)이 형성되고, 이 반도체막(91) 상에는 2개의 전극을 분리하고, 상기 반도체막(91)을 보호하기 위한 반도체보호층(92)이 형성되고, 이 반도체보호층(92)을 끼운 반도체막(91)의 양측에는 각각 불순물이 도프된 반도체로 구성되는 오미크접합층(93,95)을 끼워 전극(94,96)이 형성되어 있다. 그리고 한쪽 전극(94)은 게이트절연막(41)에 설치한 구멍(42a)를 통해 상기 어드레스배선(12)에 접속도체(97)를 끼워 접속되고, 다른쪽 전극(96)은 직접 상기 단락배선(18)의 상층접속배선(18b)에 접속되고, 이들 2 단자 소자 영역은 보호막(49)으로 덮여져 있다. 또한 데이터배선(13)과 단락배선(18)과의 접속부에 형성되는 SCLC 소자(29)도 또한 마찬가지로 형성되어 있고, 도시하지 않지만 한쪽 전극(94)이 직접 데이터배선(13)에 접속되고, 다른쪽 전극(96)은 게이트절연막(42)에 설치한 구멍을 통해 단락배선(18)의 하층단락배선(18b)에 접속되어 있다.

상술한 제12도 및 제13도에 도시하는 SCLC 소자(29)는 양전극(94,96) 간에 인가되는 전압이 높아짐에 따라 비정질 실리콘 안에 주입된 과잉 전자가 비정질 실리콘의 밴드 갭 안에 있는 국재준위에 트립되어 공간전하를 형성한다. 그 결과 페르미레벨이 전도체측으로 변이하므로 전도전자밀도가 증대하고, 전류는 전압에 비례하지 않고 급격히 증대한다. 이와 같은 전류를 공간전하 제한전류라고 하고, 비정질 실리콘과 같은 국재준위를 갖는 반도체에서는 제14도와 같이 비선형성이 큰 전류전압 특성을 도시한다.

즉, 이와 같은 SCLC 소자를 비선형 2단자소자로서 이용하므로써 제1실시예와 같이 기판의 절단공정에 의해 기판의 외주부에 형성된 단락배선이 분리된 후에 정전기에 의해 어드레스배선(12) 또는 데이터배선(13)에 고전압이 인가되었다고 해도, 이 SCLC 소자를 통해 큰 전류가 흘러 모든 어드레스배선(12) 및 데이터배선(13)이 바로 동(同)전위에 유지되므로 어드레스배선(12)과 데이터배선(13) 사이에서 절연파괴를 일으키는 일은 없다.

그리고 이 TFT 어레이를 이용한 액정 디스플레이는 통상 25V 정도의 전압으로 구동되므로 제14도에 도시하는 바와 같이 이 전압영역에서의 상기 SCLC 소자(29)의 저항은 충분히 높고, 어드레스배선(12)간, 데이터배선(13)간 및 어드레스배선(12)과 데이터배선(13)간에 흐르는 누설전류는 약 10^-10A 오더의 미소전류이므로 각 표시전극(15)에 인가하는 데이터신호에 부여하는 영향은 적다.

이하에 상술한 TFT 어레이에 대해서 그 TFT(14)와 SCLC 소자(29)의 제조공정을 제8(a)도 내지 제8(e)도 및 제15(a)도 내지 제15(e)도를 참조하여 설명한다.

먼저 유리 등의 투명한 절연기판(11)상에 Cr, Al, Ta, Ti 등의 금속 또는 합금박막을 스패터법에 의해 퇴적하고, 선택 에칭을 실시하고, 제8(a)도에 도시하는 게이트전극(41)을 형성함과 동시에 제15(a)도에 도시하는 어드레스배선(12)을 형성한다.

다음에 상기 게이트전극(41) 등이 형성된 기판(11) 상에 플라스마 CVD 법에 의해 게이트절연막(42)으로 구성되는 실리콘 질화막과, 반도체층(43)으로 구성되는 비정질 실리콘막(43a)과, 블로킹층(44)으로 구성되는 실리콘 질화막의 3층의 박막을 연속적으로 퇴적하고, 제15(b)도에 도시하는 최상층의 실리콘 질화막의 TFT(14)의 채널부에 대응하는 부분과, 제15(b)도에 도시하는 SCLC 소자(29)의 반도체보호층(92)에 대응하는 부분 이외의 불필요부분을 에칭제거하고 각각의 부분에 블로킹층(44), 반도체보호층(92)을 형성한다.

상기 기판(11)상의 상기 블로킹층(44) 등이 형성된 비정질 실리콘막의 상방전면에 플라스마 CVD법에 의해 오미크 접합층(45,47,93,95)으로 구성되는 불순물을 첨가한 비정질 실리콘층을 형성함과 동시에 연속하여 스패터법에 의해 Cr 등의 금속박막을 차례대로 퇴적한다.

그후 TFT(14)의 소자영역 및 SCLC 소자(29)의 소자영역 이외 부분의 상기 금속박막, 상기 불순물을 첨가한 비정질 실리콘층 및 비정질 실리콘막을 연속하여 에칭제거함과 동시에 상기 TFT의 블로킹층(44)상 및 상기 반도체보호층(92)상의 상기 금속박막과 상기 불순물이 첨가된 비정질 실리콘층을 에칭제거하고, 제8c도 및 제15c도에 도시하는 바와 같이 TFT(14)의 소스전극(48)과 드레인전극(46) 및 SCLC 소자(29)의 2개의 전극(94,96)을 각각 형성한다.

다음에 기판(11)상의 TFT(14), SCLC 소자(29) 및 게이트 절연막(42)상에 ITO 등의 투명도전성박막을 퇴적하고, 이 투명도전성박막을 에칭하여 제8(d)도에 도시하는 바와 같이 상기 TFT(14)의 소스전극(48)에 접속된 표시전극(15)을 형성하고, 계속해서 상기 어드레스배선(12)을 구동회로에 접속하기 위한 도시하지 않은 상기 어드레스배선 단자상의 실리콘 질화막을 제거함과 동시에 제15(d)도에 도시하는 어드레스 배선(12)상의 실리콘 질화막에 컨덕터구멍(42a)을 형성한다.

그후 TFT의 상방에 스패터법에 의해 Al, Ti, Mo 등의 금속 또는 합금박막 혹은 이들 금속막의 복수막으로 구성되는 적층막을 퇴적하고, 에칭하여 제8(e)도에 도시하는 데이터배선(13)과, 제15(e)도에 도시하는 어드레스배선(12)과 SCLC 소자(29)를 접속하는 접속도체(97)와, 단락배선(18)의 데이터배선(13)과 평행하게 배설되는 상층의 단락배선부(이하, 상층단락배선이라 함)(18b)를 형성한다.

이 공정에 의해 TFT(14)는 드레인전극(46)이 데이터배선(13)에 접속되고, 그 데이터 배선(13)은 하층단락배선(18a)과 교차하는 부분에서 SCLC 소자(29)의 한쪽 전극에 접속되고, 다른쪽 전극은 하층단락배선(18a)에 접속된다. 또한 어드레스배선(12)과 상층단락배선(18b)과의 교차부에 배치된 SCLC 소자(29)는, 그 한쪽 전극이 상층단락배선(18b)에 접속된다. 그리고 상층단락배선(18b)은 하층단락배선(18a)상의 실리콘 질화막에 형성된 컨덕터구멍(42b)을 통해 이 하층 단락배선(18a)에 접속되고, 어드레스배선(12)과는 게이트절연막(42)을 형성하기 위한 실리콘 질화막, 비정질 실리콘막(43a) 및 TFT(14)의 블로킹층(44)을 형성하기 위한 실리콘 질화막에 의해 절연되어 있다.

마지막으로 플라스마 CVD법에 의해 보호층(49)으로 구성되는 실리콘 질화막을 기판상의 전면에 최적한 후 에칭하므로써, 제12도 및 제13도에 도시하는 바와 같이 구동회로에 접속하기 위해 어드레스배선(12) 및 데이터배선(13)의 단부에 형성된 단자부, 및 화소전극(15) 상의 화소영역(50)에 대응하는 부분의 상기 실리콘 질화막을 제거하여 보호막(49)이 형성된다.

상술한 제2실시예에서도 이 TFT 어레이는 기판상에 형성되는 TFT(14)와 이 TFT(14)를 접속하는 어드레스배선(12), 데이터배선(13) 및 이들 배선간을 접속하는 SCLC 소자(29)가 TFT(14)를 형성하는 공정중에 어떤 특별한 막을 형성하지 않고 TFT(14)를 형성하기 위한 박막과 그 에칭공정에 의해 차례대로 형성된다. 따라서, SCLC 소자(29)를 형성하기 위한 공정이 증가되지 않고, SCLC 소자(29)를 구비한 TFT 어레이를 용이하게 제조할 수 있다.

또한 본 발명은 제16도 및 제17도에 도시한 바와 같이 제2실시예의 블로킹층(44) 및 반도체보호막(92)의 없는 구조의 TFT 및 SCLC 소자를 배설된 TFT 어레이에 대해서도 적용할 수 있다. 이하에 제16도 및 제17도를 참조하여 설명한다.

또 상술한 제2실시예와 같은 부재에는 동일 부호를 붙여 설명을 생략한다.

이 예에 있어서 TFT의 단면구조를 제16도에, SCLC 소자의 단면구조를 제17도에 각각 도시한다. 제16도에 있어서 TFT(214)는 게이트절연막(42)을 끼워 게이트 전극(41)을 덮도록 형성된 반도체막(43)상에 오미크접합층(45,47)을 끼워 금속막이 형성되고, 이 오미크접합층(45,47)과 금속막에 의해 드레인전극(46) 및 소스전극(48)이 형성되고, 이들 소스전극(48)과 드레인전극(46) 사이의 반도체막(43)에 채널부가 형성되어 있다. 그리고 상기 소스전극(46)에는 투명도전막으로 구성되는 화소전극(15)이 접속되고, 드레인전극(46)에는 데이터배선(13)이 접속되어 있다.

제17도에 있어서 SCLC 소자(129)는 TFT(214)의 게이트 절연막(42)으로 구성되는 실리콘 질화막 상에 반도체막(91)이 형성되고, 그 양단에 오미크접합층(93,95)을 끼워 금속막이 적층되고, 2개의 전극(94,96)을 형성하고 있다. 이 SCLC 소자(229)의 한쪽 전극(96)은 상층단락배선(18b)에 접속되고, 다른쪽 전극(94)은 어드레스배선(12)에 접속되어 있다.

이 예에서는 상술한 TFT(214), SCLC 소자(229), 데이터배선(13), 어드레스배선(12) 및 단락배선(18)의 각 배열 및 접속구조는 제2실시예와 마찬가지로 형성되어 있다.

그리고 이 SCLC 소자(229)는 TFT(214)를 형성하는 공정에서 상술한 제2실시예와 마찬가지로 해서 형성된다. 즉, 제2실시예의 TFT(214) 및 SCLC 소자(229)는 기판상에 게이트전극(41), 어드레스배선(12) 및 하층단락배선(18a)을 형성한 후 이 기판상에 게이트절연막(42)으로 구성되는 실리콘 질화막과 반도체막(43)으로 구성되는 비정질 실리콘막(42), 오미크접합층(45,47,93,95)으로 구성되는 불순물이 첨가된 비정질 실리콘층 및 금속막을 연속성막하고, 이들 적층막을 연속하여 에칭하므로써 TFT 및 SCLC 소자영역을 형성하고, 또 TFT(114)의 채널부에 상당하는 부분과, SCLC 소자(229)의 전극간에 상당하는 부분의 상기 금속막 및 불순물이 첨가된 비정질 실리콘층을 에칭제거하여 상기 각 소자(214,229)가 형성된다.

그리고 이 예에 있어서도 제2실시예와 같은 작용효과를 얻을 수 있다.

[실시예 3]

상술한 제1, 2실시예에 의하면 TFT 기판을 러빙했을 때 등에 발생하는 직류적인 정전기에 대해서 절연파괴를 충분히 방지할 수 있다.

그러나 TFT 패널 및 액정표시소자의 제조공정에서는 임펄스적인 정전기가 인가되는 경우가 많고, 임펄스적인 정전기의 인가에 의해 제조성공률를 저하시키고 있는 경우가 많다.

즉, 복수의 어드레스배선 및 복수의 데이터배선을 기판의 외주에서 서로 접속하는 단락배선은 그 자체에 저항과 부유용량이 있으므로 시정수(時定數)를 갖고 있다. 이 단락배선이 갖는 시정수에 의해 어드레스배선 또는 데이터배선에 임펄스적인 정전기가 인가되면 그 임펄스 전파(傳播) 시정수에 따른 시간이 걸리기 때문에 순간적으로 단락배선에 큰 전위분포가 발생하여 TFT의 게이트, 드레인간을 동전위로 유지할 수 있게 되어 절연파괴가 발생한다.

이 임펄스적인 정전기의 인가에 대해서도 절연파괴를 방지하기 위한 TFT 어레이의 구조를 제3실시예 및 제4실시예에 도시한다.

이하에 제18도 내지 제20도를 참조하여 본 발명의 제3실시예에 대해서 상세히 설명한다. 제18도에 있어서 TFT 어레이(310)는 절연성의 투명기판(311) 상에 행방향으로 연장된 복수의 어드레스배선(312)과 열방향으로 연장된 복수의 데이터배선(313)이 서로 절연되어 교차하도록 배치되고, 이들 복수의 어드레스배선(312)과 복수의 데이터배선(313)의 각 교차부에 이들 배선에 접속된 TFT(314)와 이 TFT(314)의 각각에 접속된 화소전극(315)이 설치되고, 이들 화소전극(315)이 행 및 열방향으로 복수 배열되어 표시영역이 형성되어 있다.

어드레스배선(312)의 한쪽 단과 다른쪽 단에는 각각 어드레스배선단자(316) 및 어드레스배선부단자(318)가 형성되어 있다. 데이터배선(313)의 양단에는 각각 데이터배선 단자(317) 및 데이터배선부 단자(319)가 형성되어 있다.

절연기판(311)의 바깥 가장자리를 따라 복수의 어드레스배선(312)으로 구성되는 어드레스배선군만을 단락하는 어드레스배선단락도체(321)와, 복수의 데이터배선(313)으로 구성되는 데이터배선군만을 단락하는 데이터배선 단락도체(322)가 각각 전기적으로 분리하여 형성되고, 어드레스배선(312)과 데이터배선(313)은 각각 어드레스배선단자(316), 데이터배선단자(317)를 끼워 어드레스배선 단락도체(321)와 데이터배선 단락도체(322)에 접속되어 있다.

이와 같이 어드레스배선군의 각 어드레스배선(312)과 데이터배선군의 각 데이터배선(313)은 독립한 어드레스배선 단락도체(321)와, 데이터배선 단락도체(322)에 각각 접속되고, 양자는 전기적으로 그 군내(群內)에서 서로 접속되어 있다. 이 어드레스배선 단락도체(321)와 데이터배선 단락도체(322)는 모두 액정셀의 제조공정중에 기판주변부를 절단 제거하기 위한 절단순(323)에 의해 외측에 형성되어 있고, 액정셀 조립공정 종료후 절단 제거된다.

이 제3실시예의 TFT 어레이에서는 어드레스배선단자(316) 내의 1 개의 정전기에 의한 임펄스전압이 인가되면 어드레스배선 단락도체(321)를 통해 주입된 전하의 에너지는 모든 어드레스배선에 분산, 평균화된다. 그리고 단락도체가 어드레스배선 단락도체(321)와 데이터배선 단락도체(322)로 독립하고 있으므로, 어드레스배선(312)과 데이터배선(313)사이에 고전압이 인가되는 일이 없다.

즉, 어드레스배선(312)과 데이터배선(313)은 배선의 교차부 등의 기생용량으로 결합하고 있지만 어드레스배선(312)에서 본 데이터배선(313)은 부동상태이고, 접지전위에 대해서 어드레스배선의 전위가 변화할 때 데이터배선의 대지전위도 거의 마찬가지로 변화하므로 어드레스배선, 데이터배선간에는 높은 전압이 인가되는 일은 없다. 이것에 의해 예리한 펄스적인 전압의 인가에 대해서도 높은 보호효과를 얻을 수 있다.

또한 어드레스배선군과 데이터배선군이 각각 단락도체로 묶여져 있으므로 어드레스 배선(312)과 데이터배선(313) 간의 층간단락의 유무를 어드레스배선단자(316)의 임의의 1개소와 데이터배선단자(317)의 임의의 1개소를 체크하면 검출할 수 있다. 그리고 단선은 종래예와 마찬가지로 해서 검사할 수 있고, 종래기술에서 할 수 없었던 중간공정에서의 검사가 일부 가능해진다.

또한 절연기판(311)의 2변(좌측변과 상측변)에만 어드레스배선 단락도체(321)와 데이터배선 단락도체(322)를 형성하도록 했으므로 액정셀 조립공정이 종료된 후 제거되는 영역은 절연기판(311)의 2변은 L자형 부분(311A) 뿐이고, 절연성 투명기판의 쓸모없는 부분을 줄일 수 있다.

다음에 제3실시예의 변형예에 대해서 도면을 참조하면서 상세히 설명한다.

제19도는 제1변형예를 도시하는 TFT 어레이의 개략구성을 도시하면 평면도이고, 이 제19도에 있어서 TFT 어레이는 제18도와 같이 표시영역이 형성되어 있다. 그 외측에 어드레스배선단자(316), 데이터배선단자(317), 어드레스배선부단자(318), 데이터배선부단자(319)가 각각 배열되어 있다.

절연기판(311)의 대향하는 2변의 근방에는 어드레스배선군만을 단락하는 제1 어드레스배선 단락도체(331)와 제2어드레스배선 단락도체(332)가 형성되고, 각 어드레스배선(312)은 1개 걸러 제1어드레스배선 단락도체(331)와 제2어드레스배선 단락도체(332)에 교대로 접속되어 있다.

마찬가지로 절연기판(311)의 대향하는 다른 2변의 근방에는 데이터배선군만을 단락하는 제1데이터배선 단락도체(333)와 제2데이터배선 단락도체(334)가 형성되고, 각 데이터배선(313)은 1개 걸러 제1데이터배선 단락도체(333)와 제2데이터배선 단락도체(334)에 교대로 접속되어 있다.

이와 같이 어드레스배선군과 데이터배선군은 각각 독립한 복수의 단락도체에 의해 접속되어 있다. 이들 제1, 제2의 어드레스배선 단락도체(331,332)와 제1, 제2의 데이터배선 단락도체(333,334)는 함께 액정셀 조립공정 종료후 절단선(330)으로 절단제거된다.

그리고 제1어드레스배선 단락도체(331)에는 테스트 패드(335)가, 제2어드레스배선 단락도체(332)에는 테스트 패드(336)가, 제1데이터배선 단락도체(333)에는 테스트 패드(337)가, 제2데이터배선 단락도체(334)에는 테스트 패드(338)가 각각 형성되어 있다.

이 변형예에 있어서도 제3실시예와 마찬가지로 어드레스배선군과 데이터배선군이 전기적으로 분리되어 있으므로 정전기의 예리한 임펄스에 대한 보호작용이 있고, 또한 불량조사가 가능하다.

게다가, 2개의 단락도체간의 도통을 에칭하므로써 어드레스배선(312)간의 단락 및 데이터배선(313) 간의 단락을 검출할 수 있다.

즉, 제1어드레스배선 단락도체(331)의 테스트 패드(335) 와 제2어드레스배선 단락도체(332)의 테스트 패드(336) 간의 도통을 체크하므로써 인접하는 어드레스배선(312)간의 단락을 검출할 수 있다. 마찬가지로 제1데이터배선 단락도체(333)의 테스트 패드(337)와 제2데이터배선 단락도체(334)의 테스트 패드(338) 간의 도통을 체크하므로써 인접하는 데이터배선간의 단락을 검출 할 수 있다.

다음에 제2변형예에 대해서 도면을 참조하면서 설명한다.

제20도에 있어서 절연기판(341) 상에 서로 교차시켜 배치한 복수의 어드레스배선(342)과 복수의 데이터배선(343)의 각 교차부에 TFT(344)와 이 TFT(344)의 소스전극과 드레인전극의 어느 한쪽에 접속된 화소전극(345)이 매트릭스형으로 복수 배열되고, TFT(344)의 게이트전극에 어드레스배선(342)이 소스전극과 드레인전극의 다른쪽에 데이터배선(343)이 각각 접속되어 있다. 이 TFT 어레이의 표시영역의 외주에는 단락배선(346)이 형성되고, 이 단락배선(346)과 어드레스배선(342)간 및 이 단락배선(346)과 데이터배선(343)간에 고저항 소자, 상술한 SCLC 소자 또는 그외의 비선형 저항특성을 갖는 보호소자(47)가 접속되어 있다. 또한 그 외측에는 어드레스배선 단자(348), 어드레스배선부단자(350), 데이터배선단자(349), 데이터배선부단자(351)가 각각 배치되고, 절연기판(341)의 절단선(352)의 외측에는 복수의 어드레스배선단자(348)가 접속되는 어드레스배선 단락도체(353)와, 동일한 절연기판(341)의 절단선(352)의 외측에는 복수의 데이터배선단자(349)가 접속되는 데이터배선 단락도체(354)가 형성되어 있다.

그리고 이 어드레스배선 단락도체(353)와 데이터배선 단락도체(354)는 액정셀 조립공정이 종료한 후 절단선(352)에서 절단, 제거된다.

이실시예에 있어서는 어드레스배선 단락도체(353)와 데이터배선 단락도체(354)가 분리하여 형성되어 있으므로 제3실시예와 같은 효과를 얻을 수 있다.

또한 액정셀 조립공정까지는 어드레스배선 단락도체(353)와 데이터배선 단락도체(354)에 의해, 액정셀 조립공정이 종료하여 절단선(352)에서 기판(341)이 절단된 후는 제1, 제2실시예와 마찬가지로 단락배선(346)에 의해 정전기에 대한 보호를 할 수 있고, 확실한 정전기 대책을 강구할 수 있다.

[실시예 4]

이하에 제21도 내지 제28도를 참조하여 본 발명의 제4실시예에 대해서 상세히 설명한다.

제21도는 본 발명의 제4실시예를 도시하는 TFT 어레이의 개략구성을 도시하는 평면도이고, 이 제21도에 있어서 TFT 어레이는 절연기판(411)상에 행방향으로 연장된 복수의 어드레스배선(412)과 열방향으로 연장된 복수의 데이터배선(413)이 서로 절연되어 교차하도록 배치되고, 이들 복수의 어드레스배선(412)과 복수의 데이터배선(413)의 각 교차부에 이들 배선에 접속된 TFT(414)와 이 TFT(414)의 각각에 접속된 화소전극(415)이 설치되고, 이들 화소전극(415)이 행 및 열방향으로 복수 배열되어 표시영역이 형성되어 있다.

그리고 절연기판(411)의 좌측 및 우측에는 어드레스배선(412)군만을 고저항 혹은 비선형 저항특성을 갖는 보호소자(417)를 끼우고, 공통전위가 되도록 접속하는 제1단락도체(416A1, 416A2)와 절연기판(411)의 상측 및 하측에는 데이터배선만을 고저항 혹은 비선형 저항특성을 갖는 보호소자(417)을 끼우고, 공통전위가 되도록 접속하는 제2단락도체(416D1, 416D2)가 형성되어 있다. 418은 어드레스배선(412)의 접속단자, 419는 데이터배선(413)의 접속단자이다.

보호소자로서는 전술한 제1실시예 또는 제2실시예에서 이용한 SCLC 소자가 이용된다.

또한 그외의 보호소자로서는 제22도, 제23도에 도시하는 바와 같은 다이오드 특성을 이용한 2단자소자가 이용된다.

여기서는 어드레스배선(412)과 단락도체(416A1)의 접속 예를 도시한다.

즉, 절연기판(411)상에 섬모양의 베이스전극(430)이 형성되고, 이 베이스전극(430)상에 대향한 다이오드D1 및 D2가 형성되어 있다. 다시말해 베이스전극(430) 상에 하층부터 p형 반도체층(431p), I형 반도체층(431i), n형 반도체층(431n)이 퇴적되고, 절연막(432)으로 덮여지고, 그 절연막(432)에 포토리소에칭에 의해 컨덕터가 제거되고, 접속도체(433)에 의해 다이오드(D1)의 n형 반도체층(431n)은 어드레스배선(412)에 접속되고, 또한 다이오드(D2)의 n형 반도체층(431n)은 제1단락도체(416A1)에 접속하도록 구성되어 있다. 그리고 표면은 보호막(434)으로 덮여져 있다.

또 429는 어드레스배선(412)과 제1단락도체(416A1)와의 교차부 절연막이다.

이와같이 구성하므로써 어드레스배선(412)내의 1개에 정전기에 의한 임펄스 전압이 인가되면 어드레스배선(412)측의 단락도체(416A1, 416A2)에 연속해 있는 보호소자(417)가 도통하고, 주입된 전하의 에너지를 모두 어드레스배선(412)에 분산하여 균등화한다.

또한 어드레스배선(412)과 데이터배선(413)은 배선의 교차부 등의 기생용량으로 결합하고 있지만, 어드레스배선(412)에서 본 데이터배선(413)은 로딩이므로 전지전위에 대해서 어드레스배선(412)의 전위가 변화할 때 데이터배선(413)의 대지전위도 거의 마찬가지로 변화하므로 어드레스배선(412), 데이터배선(413) 간에는 높은 전압이 인가 되는 일은 없다. 이것에 의해 임펄스적인 전압의 인가에 대해서도 높은 보호효과를 얻을 수 있다.

그리고 어드레스배선(412)과 데이터배선(413)이 직류적으로 분리되어 있으므로 보호소자(417)를 경유한 어드레스배선(412)과 데이터배선(413) 간의 누설전류가 감소하고, 구동회로의 부담이 적어짐과 동시에 소비전력의 쓸데없는 증가도 발생하지 않는다.

다음에 이 제4실시예의 변형예에 대해서 설명한다.

제24도는 제4실시예의 제1변형예를 도시하는 TFT 어레이의 개략구성을 도시하는 평면도이다.

이 TFT 어레이는 복수의 어드레스배선(412)과 데이터배선(413) 마다 서로 인접하는 배선을 접속하는 고저항 또는 비선형 저항특성을 갖는 보호소자(417)를 구비하고 있다. 이와 같이 해서 복수의 보호소자(417)는 이 보호소자(417)의 양단부를 인접하는 어드레스배선(412)에 접속하여 구성되는 제1교락부(417A)와 보호소자(417)의 양단부를 인접하는 데이터배선(413)에 접속하여 구성되는 제2교락부(417B)가 설치되어 있다.

이실시예에 있어서는 제4실시예에 도시한 바와 같이 단락도체를 이용하는 일없이 인접하는 어드레스배선(412)간 및 인접하는 데이터배선(413)간에 보호소자(417)를 각각 직접 접속하고, 예리한 임펄스형 정전기의 인가에 의한 각 어드레스배선(412)간 및 각 데이터배선(413)간에 고전위가 인가되는 일이 없도록 한 것이다.

이 제2실시예에 의하면 제4실시예와 같은 효과를 얻을 수 있음과 동시에 그 회로구성을 간소화 할 수 있고, 또한 어드레스배선군 또는 데이터배선군과 교차하는 단락도체를 설치할 필요가 없으므로 이들 간에 핀홀 등에 의한 단락 등의 결함이 발생하지 않고, 제조성공률이 향상된다.

다음에 제2변형예에 대해서 설명한다.

제25도는 제2변형예를 도시하는 TFT 어레이의 개략구성을 도시하는 평면도이고, 제21도와 마찬가지로 표시영역이 형성됨과 동시에 절연기판(441)의 좌측 및 우측에는 어드레스배선(412)군만을 고저항 또는 비선형 저항특성을 갖는 보호소자(417)를 끼워 접속하는 제1단락도체(416A,416B)와 절연기판(411)의 상측 및 하측에는 데이터배선(413)군 만을 고저항 또는 비선형 저항특성을 갖는 보호소자(417)를 끼워 접속하는 제2단락도체(416D1,416D2)가 형성되어 있다.

그리고 제1단락도체(416A,416A2)의 외측에서, 또 표시장치를 제조하는 공정에서 기판주변을 절단제거하기 위한 절단선(443)의 외측에 위치하고, 어드레스배선(412)군만을 단락하는 제1단락배선(442A1, 442A2)과 제2단락도체(416D1, 416D2)의 외측에서, 또 상기 절단선(443)의 외측에 위치하고, 데이터배선(414)군 만을 단락하는 제2단락배선(442D1, 442D2)이 형성되어 있다.

이 제2변형예에 의하면 제1 , 제2단락배선을 절단 제거하는 공정까지는 데이터배선과 어드레스배선이 각각 단락되고, 그 공정이후는 보호소자를 끼워 각각 접속되므로 정전기보호가 한층 확실해진다.

다음에 제3변형예에 대해서 설명한다.

제26도는 제3변형예를 도시하는 TFT 어레이의 개략구성을 도시하는 평면도이고, 제21도와 마찬가지로 표시영역이 형성됨과 동시에 절연기판(411)의 좌측 및 우측에는 어드레스배선(412)군만을 고저항 또는 비선형 저항특성을 갖는 보호소자(417)를 끼워 접속하는 제1단락도체(416A1, 416A2)와 절연기판(411)의 상측 및 하측에는 데이터배선(413)군만을 고저항 또는 비선형 저항특성을 갖는 보호소자(417)를 끼워 접속하는 제2단락도체(416D1, 416D2)가 형성되어 있다.

그리고 제1단락도체(415A1,416A2) 및 제2단락도체(416D1, 416D2)의 외측에서, 또 전단선(443)의 외측에 위치하고, 어드레스배선(412)군 및 데이터배선(413)군을 단락하는 단락배선(444)을 형성하도록 한 것이다.

이 제3변형예에 의하면 단락배선을 절단제거하는 공정전은 직류적인 정전기 보호효과를 얻을 수 있고, 또한 그 공정후는 교류적인 정전기에 대한 보호효과를 얻을 수 있다. 따라서 제조성공률이 한층 향상한다.

다음에 제4변형예에 대해서 설명한다.

제27도는 제4변형예를 도시하는 TFT 어레이의 개략구성을 도시하는 평면도이고, 이 TFT 어레이는 제4실시예와 마찬가지로 표시영역을 형성하고, 복수의 어드레스배선(412), 복수의 데이터배선(413)을 각각 어드레스배선군과 데이터배선군마다 접속하는 고저항 또는 비선형 저항특성을 갖는 보호소자(417)를 구비하고 있다. 이와같이 해서 복수의 보호소자(417)는 이 보호소자(417)의 인접하는 어드레스배선(412)간에 접속하여 구성되는 제1교락부(417A)와, 보호소자(417)를 인접하는 데이터배선(413)간에 접속하여 구성되는 제2교락부(417D)가 설치되어 있다.

그리고 제1교락부(417A)와 제2교락부(417D)의 외측에서, 또 절단선(443)의 외측에 위치하고, 어드레스배선(412)군만을 단락하는 제1단락배선(417A1, 417A2)과 데이터배선(413)군만을 단락하는 제2단락배선(417D1, 417D2)이 형성되어 있다.

이 제4변형예에 의하면 상술한 제1 내지 제2변형예와의 양방의 작용효과를 얻을 수 있고, 정전기보호의 효과가 확실하고, 또 제조가 용이해진다.

다음에 제5변형예에 대해서 제28도를 이용하여 설명한다.

제4변형예와 마찬가지로 표시영역 및 제1교락부(417A)와 제2교락부(417D)를 설치하고, 또한 절단선(443)의 외측에는 단락배선(444)을 형성한다. 이 제5변형예에 의하면 상술한 제1변형예와 제3변형예서 설명한 것과 같은 작용효과를 얻을 수 있고, 정전기 보호가 확실하고, 또 제조가 용이해진다.

[실시예 5]

상술한 제1실시예 내지 제4실시예에서 설명한 것과 같은 보호소자를 구비한 TFT 어레이를 이용하여 제조된 액티브 매트릭스 액정표시소자는 어드레스배선에 선택기간을 차례대로 다르게 한 어드레스신호를 인가하고, 또한 데이터배선에는 표시데이타에 따른 데이터 신호를 인가하고, 그리고 대향기판의 대향전극에 공통신호를 인가하여 표시구동된다.

본 발명의 액정표시소자는 상술한 TFT 어레이의 단락배선에도 전위를 인가하는 것에 의해 소비전력을 삭감한 구동방법이 이용된다.

이하에 본 발명의 구동방법을 도시한 제5실시예에 대해서 제29도 내지 제31도를 참조하여 상세히 설명한다.

먼저 액정표시장치는 이하와 같이 구성되어 있다.

제29도에 있어서 유리기판 등의 절연기판(521) 상에 복수의 어드레스배선(522)과 복수의 데이터배선(523)이 서로 직교하도록 설치하고, 이들 어드레스배선(522)과 데이터배선(523)의 각 교차부에 TFT(524)가 배치되고, 이 TFT(524)에 접속된 화소전극(525)이 매트릭스형으로 복수 배열되고, 이들 복수의 표시전극에 의해 표시영역이 형성되어 있다. 그리고 표시영역의 외주부에 인접하여 단락배선(526)이 복수의 어드레스배선(522) 및 복수의 데이터배선(523)과 교차하도록 형성되고, 이 단락배선(526)이 데이터배선 및 어드레스배선과 교차하는 부분에 I-V 특성이 쌍방향성으로 또 비선형 저항특성을 갖는 보호소자(527)가 이들 배선을 서로 접속하도록 배치되어 있다.

어드레스배선(522)에는 접속단자(528)가 형성되고, 이 접속단자(528)에 어드레스신호를 발생하는 어드래스배선 드라이버(531)가 접속된다. 또 데이터배선(523)에는 접속단자(529)가 형성되고, 이 접속단자(529)에 데이터신호를 발생하는 데이터배선 드라이버(532)가 접속된다. 도시하지 않는 대향기판에 형성된 대향전극(536)은 상기 화소전극(525)가 대향시켜 배치되고, 이 대향전극(536)에는 공통신호를 발생하는 코먼 드라이버(537)가 접속되어 있다. 그리고 이 TFT 어레이와 대향기판 사이에 액정이 봉입되어 있다.

클록/타이밍 신호발생회로(533)는 각종 동기신호를 발생하고, 얻어진 신호는 어드레스배선 드라이버(531), 데이터배선 드라이버(532) 및 코먼드라이버(537)로 송출된다. 또한 전압 발생회로(534)는 어드레스신호 및 데이터신호를 형성하기 위한 각 전위에 대응한 전압을 발생하고, 어드레스배선 드라이버(531), 데이터배선 드라이버(532) 및 코먼 드라이버(537)로 송출된다.

단락배선(526)에는 단락배선전압(이하, 단락배선보상전압으로 기입함)을 인가하는 인출단자(530)가 형성되어 있고, 이 인출단자(530)에는 상기 클록 타이밍 신호발생회로에서의 동기신호와 전원회로에서의 전원전압이 공급보다는 단락배선(단락배선) 드라이버(535)가 접속되어 있다. 이 단락배선 드라이버(535)는 미리 정한 단락배선 보상전압을 발생하고, 상기 인출단자(530)를 끼워 단락배선(526)에 인가한다. 그리고 여기서는 인출단자(530)는 단락배선(526)의 우상우(526a)에 한 개만 형성되어 있지만 복수개 형성하도록 해도 된다. 즉, 단락배선(526)의 우상우(526a)에 더하여 단락배선(526)의 좌상우(526d), 좌하우(526c), 우하우(526b)에도 형성하고, 각각 단락배선 드라이버(535)에 접속하도록 해도 된다.

인출단자(530)는 단락배선(526)과 마찬가지로 해서 알루미늄, 알루미늄계합금, 탄탈, 탄탈합금, 크롬 등의 재료로 구성되는 게이트전극 및 어드레스배선(522)과 동시에 또는 드레인전극 및 데이터배선(523)과 동시에 형성된다.

이 인출단자(530)를 끼워 단락배선(526)에는 이하에 도시하는 단락배선 보상전압중 한 개가 인가된다.

제31(a)도 내지 제31(d)도는 단락배선보상전압(S1∼S4)(굵은 선으로 도시)의 여러형태를 어드레스신호(G)(파선)와 데이터신호(D)(일점쇄선)와 함께 도시하고 있다. 여기서 상기 데이터신호는 1프레임(F)을 1주기로서 대향기판의 대향전극(536)에 인가되는 공통신호전위에 대해서 플러스 및 마이너스 방향으로 반전시킨 전압파형을 갖고 있다.

(1) 제31(a)도에 도시하는 바와 같이 단락배선 보상전압을 데이터 신호의 가장 낮은 전위(Vd Low)(예를들면, 3.5V)에 보유하는 전압(S1).

(2) 제31(b)도에 도시하는 바와 같이 단락배선 보상전압을 데이터 신호의 반전주기와 동기시켜 같은 전위(예를들면, Low는 3.5V, High는 13.5V)가 되도록 변화시키는 전압, 즉, Vd는 반전주기와 동기시켜 반전시키는 전압(S2).

(3) 제31(c)도에 도시하는 바와 같이 단락배선 보상전압을 대향기판의 전극에 인가되는 전위(Vcom)(예를들면 8.5V)에 보유하는 전압(S3).

(4) 제31(d)도에 도시하는 바와 같이 단락배선 보상전압을 데이터신호의 반전주기와 반주기 비켜 놓아 같은 전위에 반전시키는 전압(S4).

상술한 바와 같이 인출단자(530)에 소정의 보상전압이 인가되면 TFT 어레이 한 개의 데이터배선(523)에서 본 등가회로에서 도시하는 제30도와 같이 단락배선의 전위가 소정 전위에 유지되어 있으므로 데이터배선(523)의 접속단자(529)에 인가된 데이터신호와 단락배선의 전위차가 작아지고, 또한 데이터신호 및 또는 보상전압이 변화하는 경우도 이들간의 전위차의 평균치가 작아진다. 따라서, 데이터배선(523)의 접속단자(529)에서 보호소자(527a1)와 보호소자(527a2)를 끼워 흐르는 누설전류(파선화살표로 도시함)가 적어진다.

또한 데이터배선(523)의 접속단자(529)에서 보호소자(527a1)와 다른 보호소자(527b2∼527bn)를 끼워 흐르는 누설전류도 적어지고, 소비전력이 저감된다.

상기의 어느 하나의 단락배선 보상전압(S1∼S4)을 본 발명의 액정표시소자의 단락 배선에 인가한 경우 각 드라이버에서 소비되는 전력의 일례를 아래에 도시한다.

(1) 단락배선 보상전압을 데이터신호의 가장 낮은 전위에 보유하는 전압(S1)으로 했을 경우는 각 드라이버에서 소비되는 전체의 소비전력은 130nW이다.

(2) 단락배선 보상전압을 데이터신호(D)의 반전주기와 동기시켜 같은 전위가 되도록 변화시킨 전압(S2)의 경우는 각 드라이버에서 소비되는 전체의 소비전력은 350nW이다.

(3) 단락배선 보상전압이 대향하는 기판의 대향전극의 전위에 보유하는 전압(S3)의 경우는 각 드라이버에서 소비되는 전체의 소비전력은 365nW이다.

(4) 단락배선 보상전압이 데이터신호의 반전주기와 반주기위상을 비키어 같은 전위에 반전시키는 전압(S4)의 경우는 각 드라이버에서 소비되는 전체의 소비전력은 440nW이다.

이것에 대해서 단락배선에 보상전압을 인가하지 않을 경우는 제30도에 도시하는 바와 같이 데이터배선(523)의 하나의 접속단자(529)에서 데이터배선(523)과 단락배선(526)을 접속하는 보호소자(527a1)와, 인접하는 데이터배선(523)과 단락배선(526)을 접속하는 보호소자(527a2)를 끼워 인접하는 데이터배선(523)에 접속된 TFT(524)에 흐르는 누설전류가 크다. 또한 복수의 어드레스배선(522)과 단락배선(526)을 접속하는 다른 보호소자(527b2∼527bn)가 병렬 접속되어 접지하고 있고, 단락배선(526)의 전위가 실질적으로 접지전위로 되므로 데이터배선(523)의 접속단자(529)에서 보호소자(527a1)와, 다른 보호소자(527b2∼527bn)를 끼워 흐르는 누설전류가 많다.

이와 관련하여 데이터신호(D)의 평균전압을 8.5V로 하고, 어드레스신호(G)의 전압을 25V로 하면 전체의 소비전압은 535nW이다.

상술한 바와같이 본 발명의 구동방법에 의하면 화소간의 크로스토크가 적어지고, 또 소비전력이 적어질 수 있다.

Claims

절연기판(1, 11, 311, 341, 411, 441, 521)과 ; 상기 절연기판상에 매트릭스형으로 배열된 복수의 화소전극(5, 15, 315, 345, 415, 525)과; 상기 복수의 화소전극마다 각각 접속된 복수의 박막 트랜지스터(4, 14, 11, 214, 314, 344, 414, 524)와; 상기 절연기판에 형성되어 상기 박막 트랜지스터의 제어전극을 복수 접속하는 복수의 어드레스 배선(2, 12, 312, 342, 412, 522)과; 상기 절연기판에 상기 어드레스 배선과 교차하여 배열되고, 상기 박막 트랜지스터의 데이터 입력전극을 복수 접속하는 복수의 데이터 배선(3, 13, 313, 343, 413, 414, 523)과; 상기 절연기판의 상기 복수의 화소전극이 배열된 표시영역의 외측에 형성되는 단락 배선(8, 18, 346, 526)과; 상기 절연기판상에 형성된 불순물이 도프되지 않은 수소화 비정질 실리콘막(43a)과, 상기 수소화 비정질 실리콘막의 양단 각각에 분리하여 형성되고, n형 불순물이 도프된 n형 비정질 실리콘막 및 이들의 n형 비정질 실리콘막에 접속된 2개의 전극(94, 96)으로 이루어지며, 상기 전극간에 인가되는 전압에 따라서 상기 n형 비정질 실리콘막을 통해서 상기 수소화 비정질 실리콘막에 전자가 캐리어로서 주입됨으로써 비선형의 저항특성을 갖고, 상기 복수의 어드레스 배선과 상기 복수의 데이터배선중 적어도 한쪽과 상기 단락배선을 상기 2개의 전극에 접속하는 복수의 2단자 소자를 구비한 것을 특징으로 하는 박막 트랜지스터 어레이.
절연기판(1, 11, 311, 341, 411, 441, 521)과; 상기 절연기판상에 매트릭스형으로 배열된 복수의 화소전극(5, 15, 315, 345, 415, 525)과; 상기 복수의 화소전극마다 각각 접속된 복수의 박막트랜지스터(4, 14, 114, 214, 314, 344, 414, 524)와; 상기 절연기판에 형성되어 상기 화소전극이 배열된 표시영역보다 외측에서 구동회로와 접속하기 위한 접속단자를 갖고, 상기 박막 트랜지스터의 제어전극을 복수 접속하는 복수의 어드레스 배선(2, 12, 312, 342, 412, 522)과; 상기 절연기판에 상기 어드레스 배선과 교차하여 배열되고, 상기 화소전극이 배열된 표시영역보다 외측에서 구동회로와 접속하기 위한 접속단자를 가지며, 상기 박막 트랜지스터의 데이터 입력전극을 복수 접속하는 복수의 데이터배선(3, 13, 313, 343, 413, 414, 523)과; 상기 절연기판의 상기 복수의 화소전극이 배열된 표시영역의 외측이며, 상기 접속 단자 보다 안에 상기 복수의 어드레스 배선과 상기 복수의 데이터배선 마다 각각 대응시켜서 서로 절연하여 형성된 복수의 단락수단과; 절연성 기판의 위에 형성된 불순물이 도프되지 않은 수소화비정질실리콘막과, 이 수소화비정질실리콘막의 양단 각각에 분리하여 형성되어 n형 불순물이 도프된 n형 비정질실리콘막 및 이들 n형 비정질실리콘막에 접속된 2개의 전극으로 이루어지고, 상기 전극간에 인가되는 전압에 따라서 상기 n형 비정질실리콘막을 통하여 상기 수소화비정질실리콘막에 전자가 캐리어로서 주입됨으로써 비선형의 저항특성을 갖고, 상기 복수의 어드레스 배선과 상기 복수의 데이터 배선을 각각 대응하는 상기 단락 수단에 접속하는 박막 2단자 소자를 구비하고 있는 것을 특징으로 하는 박막 트랜지스터 어레이.
제2항에 있어서, 상기 단락수단은 상기 복수의 어드레스 배선 또는 복수의 데이터 배선간에 접속된 비선형 저항특성을 갖는 박막 2단자 소자로 구성되는 것을 특징으로 하는 박막 트랜지스터 어레이.
제2항에 있어서, 상기 복수의 어드레스 배선(2, 12, 312, 342, 412, 522)과 상기 복수의 데이터 배선(2, 13, 313, 343, 413, 414, 523)의 접속단자(528, 529)가 배열된 단자배열부보다 외측에 형성되고, 상기 복수의 어드레스 배선과 상기 복수의 데이터 배선을 각각 상기 단자배열부의 외측에서 접속하는 외측 단락배선을 추가로 구비하고 있는 것을 특징으로 하는 박막 트랜지스터 어레이.
제1 절연기판(1, 11, 311, 341, 411, 441, 521)과; 상기 제1 절연기판상에 매트릭스형으로 복수 배열된 화소전극(5, 15, 315, 345, 415, 525)과, 이들 복수의 화소전극마다 접속되어 배열된 복수의 박막 트랜지스터(4, 14, 114, 214, 314, 344, 414, 524)와; 상기 제1 절연기판에 상기 박막 트랜지스터의 제어전극을 복수 접속하여 형성되고, 각 어드레스 배선(2, 12, 312, 342, 412, 522)을 차례대로 선택하기 위한 어드레스 신호(G)가 공급되는 복수의 어드레스 배선과; 상기 제1 절연기판에 상기 어드레스 배선과 교차하여 배열되고, 상기 박막 트랜지스터마다 데이터 입력전극을 복수 접속하여 표시하는 표시 데이터에 대응하고, 소정의 주기로 전위파형이 반전한 데이터 신호(D)가 공급되는 복수의 데이터 배선(3, 13, 313, 343, 413, 414, 523)과; 상기 제1 절연기판의 상기 복수의 화소전극이 배열된 표시영역의 외측에 형성되고, 상기 복수의 어드레스 배선과 상기 복수의 데이터배선중 적어도 2개의 배선이 비선형 저항특성을 갖는 2단자소자를 끼워 접속된 단락수단과; 상기 단락수단과 전기적으로 접속되고, 이 단락수단에 미리 지정된 전위를 인가하기 위한 전위공급수단과; 상기 제1 절연기판의 박막 트랜지스터 어레이가 형성된 면에 소정 두께의 액정층(21)을 끼워 대향 배치되고, 그 대향하는 면에 상기 화소전극과 대향하는 대향전극(22, 536)이 형성된 제2 절연기판을 구비하고있는 것을 특징으로하는 박막 트랜지스터 어레이.
제5항에 있어서, 상기 전위공급수단은 액정표시소자의 대향하는 제2 절연기판에 형성된 대향전극(22, 536)에 인가되는 전위와 거의 동일 전위를 상기 단락수단에 공급하는 것을 특징으로 하는 박막 트랜지스터 어레이.
제5항에 있어서, 상기 전위공급수단은 복수의 데이터 배선(3, 13, 343, 413, 414, 523)에 공급되는 데이터 신호(D)의 가장 낮은 전위와 거의 같은 전위를 상기 단락수단에 공급하는 것을 특징으로 하는 박막 트랜지스터 어레이.
제5항에 있어서, 상기 전위공급수단은 복수의 데이터 배선(3, 13, 313, 343, 413, 414, 523)에 각각 공급되는 데이터 신호(D)의 반전주기에 동기하고, 상기 제2 기판에 형성된 대향전극(22, 536)에 인가되는 전위를 기준으로 해서 동전위에서 동상으로 반전하는 전위를 상기 단락수단에 공급하는 것을 특징으로 하는 것을 특징으로 하는 박막 트랜지스터 어레이.
제5항에 있어서, 상기 전위공급수단은 복수의 데이터 배선(3, 13, 313, 343, 413, 414, 523)에 각각 공급되는 데이터 신호(D)에 동기하고, 상기 제2 기판에 형성된 대향전극(22, 536)에 인가되는 전위를 기준으로 해서 동전위에서 역상으로 반전하는 전위를 상기 단락수단에 공급하는 것을 특징으로 하는 박막 트랜지스터 어레이.