JP3475266B2 - 液晶表示装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置及びそ
の製造方法に係わり、より具体的には、隣接する画素電
極とソースバスラインとが絶縁膜を介した状態で互いに
オーバーラップする構造を有する液晶表示装置に関す
る。
の製造方法に係わり、より具体的には、隣接する画素電
極とソースバスラインとが絶縁膜を介した状態で互いに
オーバーラップする構造を有する液晶表示装置に関す
る。
【０００２】
【従来の技術】一般に高速の応答性を有し、数百万個の
画素を有するアクティブマトリクス駆動方式のカラー液
晶表示装置は、表示能力が優れ、体積の大きい陰極線管
（ＣＲＴ）表示装置の代替品としてのその使用が期待さ
れる。
画素を有するアクティブマトリクス駆動方式のカラー液
晶表示装置は、表示能力が優れ、体積の大きい陰極線管
（ＣＲＴ）表示装置の代替品としてのその使用が期待さ
れる。
【０００３】このようなアクティブマトリクス型液晶表
示装置は、絶縁基板上にゲートバスラインとソースバス
ラインとが交差に配置されて設けられ、この交差点には
ダイオードや薄膜トランジスタのようなスイッチング素
子が形成される。このスイッチング素子は画素電極と連
結される。
示装置は、絶縁基板上にゲートバスラインとソースバス
ラインとが交差に配置されて設けられ、この交差点には
ダイオードや薄膜トランジスタのようなスイッチング素
子が形成される。このスイッチング素子は画素電極と連
結される。
【０００４】液晶を用いたアクティブマトリクス型液晶
表示素子で、画素電極に印加された電圧で液晶の配列状
態が変化することにより光の透過率が変わるようにな
る。このように、単位画素での透過率をそれぞれの画素
電極に連結されたスイッチング素子を用いて変化させる
ことで、映像を表示する。駆動の間、液晶印加電圧の維
持特性の向上、グレースケール（gray scale）表示の安
定、フリッカー（Flick）の減少及び残像を減らすた
め、蓄積キャパシタが液晶表示装置に用いられた。提案
された方式には、ストレージオンゲート（Storage On G
ate ）方式とストレージオンコモン（Storage On Commo
n ）方式がある。前者はｎ−１番目のゲート線の一部を
ｎ番目の画素の蓄積キャパシタ用電極として使用する方
式であり、後者は蓄積キャパシタ用電極を別途に配線し
共通電極と連結して使用する方式である。
表示素子で、画素電極に印加された電圧で液晶の配列状
態が変化することにより光の透過率が変わるようにな
る。このように、単位画素での透過率をそれぞれの画素
電極に連結されたスイッチング素子を用いて変化させる
ことで、映像を表示する。駆動の間、液晶印加電圧の維
持特性の向上、グレースケール（gray scale）表示の安
定、フリッカー（Flick）の減少及び残像を減らすた
め、蓄積キャパシタが液晶表示装置に用いられた。提案
された方式には、ストレージオンゲート（Storage On G
ate ）方式とストレージオンコモン（Storage On Commo
n ）方式がある。前者はｎ−１番目のゲート線の一部を
ｎ番目の画素の蓄積キャパシタ用電極として使用する方
式であり、後者は蓄積キャパシタ用電極を別途に配線し
共通電極と連結して使用する方式である。
【０００５】しかし、提案された方式は、開口率の低
下、キャパシタンスの増加によるゲート信号遅延で時間
増加、収率減少という問題点を引き起こしている。ま
た、この方式は、ドライバＩＣの駆動能力の向上を必要
とする。
下、キャパシタンスの増加によるゲート信号遅延で時間
増加、収率減少という問題点を引き起こしている。ま
た、この方式は、ドライバＩＣの駆動能力の向上を必要
とする。
【０００６】図１（Ａ）は上記の問題点のうち開口率の
低下を防止するために提案された従来の液晶表示装置の
部分平面図であり、図１（Ｂ）は図１（Ａ）のＩ−Ｉ′
線で切断した断面図である。ここで、図面符号１は絶縁
基板を示し、２は絶縁基板１上に形成されたゲートバス
ラインを示し、２Ａはゲートバスライン２と一体である
ゲート電極であり、２Ｂは蓄積キャパシタ用電極を示
す。また、３はゲート絶縁層を示し、４はゲート絶縁層
３上の所定部分に形成されたチャネル層を示し、５はソ
ースバスラインを示す。また、図面符号５Ａはソース電
極を示し、５Ｂはドレイン電極を示し、６はパッシベー
ション層であり、７−１、７−２は画素電極を示す。
低下を防止するために提案された従来の液晶表示装置の
部分平面図であり、図１（Ｂ）は図１（Ａ）のＩ−Ｉ′
線で切断した断面図である。ここで、図面符号１は絶縁
基板を示し、２は絶縁基板１上に形成されたゲートバス
ラインを示し、２Ａはゲートバスライン２と一体である
ゲート電極であり、２Ｂは蓄積キャパシタ用電極を示
す。また、３はゲート絶縁層を示し、４はゲート絶縁層
３上の所定部分に形成されたチャネル層を示し、５はソ
ースバスラインを示す。また、図面符号５Ａはソース電
極を示し、５Ｂはドレイン電極を示し、６はパッシベー
ション層であり、７−１、７−２は画素電極を示す。
【０００７】まず、図１（Ａ）を参照すれば、絶縁基板
（図示せず）上部にはゲートバスライン２とソースバス
ライン５とが垂直に交差して設けられる。二つのバスラ
イン間のショートを防止するため絶縁層（図示せず）が
これらの間に介される。このゲートバスライン２とソー
スバスライン５との交差点の近所には、ゲートバスライ
ン２から一体で延長されたゲート電極２Ａ、ソースバス
ライン５から一体で延長されたソース電極５Ａ、ソース
電極５Ａと対向するドレイン電極５Ｂ及びチャネル層４
で構成される薄膜トランジスタ１０が形成される。
（図示せず）上部にはゲートバスライン２とソースバス
ライン５とが垂直に交差して設けられる。二つのバスラ
イン間のショートを防止するため絶縁層（図示せず）が
これらの間に介される。このゲートバスライン２とソー
スバスライン５との交差点の近所には、ゲートバスライ
ン２から一体で延長されたゲート電極２Ａ、ソースバス
ライン５から一体で延長されたソース電極５Ａ、ソース
電極５Ａと対向するドレイン電極５Ｂ及びチャネル層４
で構成される薄膜トランジスタ１０が形成される。
【０００８】ここで、ゲートバスライン２とソースバス
ライン５は信号を伝送し、データを伝える本来の役割以
外にも液晶表示装置の単位画素を限る役割をする。ま
た、薄膜トランジスタ１０のドレイン電極５Ｂ側にはＩ
ＴＯ（indiumtin oxide）からなった透明画素電極７−
１、７−２が接続される。そして、透明画素電極の下部
には蓄積キャパシタ用電極２Ｂが行方向に沿ってゲート
バスライン２と平行に配置される。
ライン５は信号を伝送し、データを伝える本来の役割以
外にも液晶表示装置の単位画素を限る役割をする。ま
た、薄膜トランジスタ１０のドレイン電極５Ｂ側にはＩ
ＴＯ（indiumtin oxide）からなった透明画素電極７−
１、７−２が接続される。そして、透明画素電極の下部
には蓄積キャパシタ用電極２Ｂが行方向に沿ってゲート
バスライン２と平行に配置される。
【０００９】図１（Ｂ）を参照すれば、絶縁基板１上部
には図１（Ａ）のゲートバスライン２との絶縁のための
ゲート絶縁層３が形成される。ゲート絶縁層３上部には
不透明金属からなったソースバスライン５が形成され
る。薄膜トランジスタを保護するためのパッシベーショ
ン層６がソースバスライン５の上部まで形成される。パ
ッシベーション層６上部には画素電極の役割をするＩＴ
Ｏ層７−１、７−２がソースバスライン５の所定部分と
オーバーラップするように配置される。ここで、画素電
極７−１、７−２とソースバスライン５とのオーバーラ
ップによるキャパシタ単位画素に必要なキャパシタンス
を増大させる役割をする。
には図１（Ａ）のゲートバスライン２との絶縁のための
ゲート絶縁層３が形成される。ゲート絶縁層３上部には
不透明金属からなったソースバスライン５が形成され
る。薄膜トランジスタを保護するためのパッシベーショ
ン層６がソースバスライン５の上部まで形成される。パ
ッシベーション層６上部には画素電極の役割をするＩＴ
Ｏ層７−１、７−２がソースバスライン５の所定部分と
オーバーラップするように配置される。ここで、画素電
極７−１、７−２とソースバスライン５とのオーバーラ
ップによるキャパシタ単位画素に必要なキャパシタンス
を増大させる役割をする。
【００１０】
【発明が解決しようとする課題】しかし、上記従来の液
晶表示装置は、充分な蓄積キャパシタンスの確保のため
に提供される、不透明物質からなった蓄積キャパシタ用
電極２Ｂが光の通過する部分に画素電極とオーバーラッ
プするように形成され、液晶表示装置の開口率を低下さ
せる問題点を相変わらず有する。また、上述したような
液晶表示装置のソースバスライン５の幅は数μｍ乃至１
０μｍ程度に狭いために、隣る単位画素の画素電極７−
１、７−２がソースバスラインの微細な幅で互いにショ
ートされる問題点を有する。
晶表示装置は、充分な蓄積キャパシタンスの確保のため
に提供される、不透明物質からなった蓄積キャパシタ用
電極２Ｂが光の通過する部分に画素電極とオーバーラッ
プするように形成され、液晶表示装置の開口率を低下さ
せる問題点を相変わらず有する。また、上述したような
液晶表示装置のソースバスライン５の幅は数μｍ乃至１
０μｍ程度に狭いために、隣る単位画素の画素電極７−
１、７−２がソースバスラインの微細な幅で互いにショ
ートされる問題点を有する。
【００１１】このような点に鑑み、本発明の目的は、開
口率の低下なく充分な蓄積キャパシタンスを確保するこ
とにある。又本発明の他の目的は、画素電極とソースバ
スラインとが互いにオーバーラップする構造を有する液
晶表示装置で隣接した画素電極間のショートを防止する
ことにある。
口率の低下なく充分な蓄積キャパシタンスを確保するこ
とにある。又本発明の他の目的は、画素電極とソースバ
スラインとが互いにオーバーラップする構造を有する液
晶表示装置で隣接した画素電極間のショートを防止する
ことにある。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明による液晶表示装置は、透明絶縁基板と、前
記透明絶縁基板上に互いに垂直な行列状に配列され、一
対のゲートバスラインと一対のソースバスラインとによ
り区切られる領域で単位画素領域が決まる多数のゲート
バスライン及びソースバスラインと、前記透明絶縁基板
上に形成され、それぞれが前記ゲートバスラインとソー
スバスラインとの交差点の近所に位置し、前記ゲートバ
スライン及び前記ソースバスラインに連結され、それぞ
れがソース、ドレイン及びゲートを含む多数の薄膜トラ
ンジスタと、前記単位画素領域の偶数列と奇数列で下部
層と上部層にそれぞれ形成された第１、第２画素電極を
含み、それぞれが前記薄膜トランジスタのドレイン電極
に連結され、前記第１画素電極は行方向に隣接した両側
のソースバスラインとオーバーラップするように少なく
とも前記両側のソースバスラインまで延長された第１延
長部を含み、前記第２画素電極は行方向に隣接した両側
の画素電極とオーバーラップするように少なくとも前記
両側のソースバスラインまで延長された第２延長部を含
む多数の画素電極と、前記ソースバスラインと前記第１
画素電極の前記第１延長部との間に介された第１絶縁層
と、前記第１画素電極の前記第１延長部と、前記第２画
素電極の前記第２延長部との間に介された第２絶縁層
と、を含む。
め、本発明による液晶表示装置は、透明絶縁基板と、前
記透明絶縁基板上に互いに垂直な行列状に配列され、一
対のゲートバスラインと一対のソースバスラインとによ
り区切られる領域で単位画素領域が決まる多数のゲート
バスライン及びソースバスラインと、前記透明絶縁基板
上に形成され、それぞれが前記ゲートバスラインとソー
スバスラインとの交差点の近所に位置し、前記ゲートバ
スライン及び前記ソースバスラインに連結され、それぞ
れがソース、ドレイン及びゲートを含む多数の薄膜トラ
ンジスタと、前記単位画素領域の偶数列と奇数列で下部
層と上部層にそれぞれ形成された第１、第２画素電極を
含み、それぞれが前記薄膜トランジスタのドレイン電極
に連結され、前記第１画素電極は行方向に隣接した両側
のソースバスラインとオーバーラップするように少なく
とも前記両側のソースバスラインまで延長された第１延
長部を含み、前記第２画素電極は行方向に隣接した両側
の画素電極とオーバーラップするように少なくとも前記
両側のソースバスラインまで延長された第２延長部を含
む多数の画素電極と、前記ソースバスラインと前記第１
画素電極の前記第１延長部との間に介された第１絶縁層
と、前記第１画素電極の前記第１延長部と、前記第２画
素電極の前記第２延長部との間に介された第２絶縁層
と、を含む。
【００１３】また、本発明による液晶表示装置の製造方
法は、まずマトリクス配列のゲートバスラインとソース
バスライン及び薄膜トランジスタが形成された透明絶縁
基板を提供する。次にソースバスラインを含む前記透明
絶縁基板上部に第１絶縁層を形成する。前記第１絶縁層
上部に、前記ゲートバスラインとソースバスラインとの
交差により区切られた単位画素のうち偶数列の単位画素
に第１画素電極を形成する。次いで前記第１画素電極及
び第１絶縁層を含む前記透明絶縁基板の上部に第２絶縁
層を形成する。その後、前記第２絶縁層上部に、前記単
位画素のうち奇数列の単位画素に第２画素電極を形成す
る。前記第１、第２画素電極の形成時、前記偶数列の第
１画素電極は選択された行の左右ソースバスラインを通
って隣接した列の第１画素電極の一側縁まで延長される
ように形成し、前記第２画素電極は選択された行の左右
ソースバスラインを通って隣接した列の第２画素電極の
一側縁まで延長されるように形成する。
法は、まずマトリクス配列のゲートバスラインとソース
バスライン及び薄膜トランジスタが形成された透明絶縁
基板を提供する。次にソースバスラインを含む前記透明
絶縁基板上部に第１絶縁層を形成する。前記第１絶縁層
上部に、前記ゲートバスラインとソースバスラインとの
交差により区切られた単位画素のうち偶数列の単位画素
に第１画素電極を形成する。次いで前記第１画素電極及
び第１絶縁層を含む前記透明絶縁基板の上部に第２絶縁
層を形成する。その後、前記第２絶縁層上部に、前記単
位画素のうち奇数列の単位画素に第２画素電極を形成す
る。前記第１、第２画素電極の形成時、前記偶数列の第
１画素電極は選択された行の左右ソースバスラインを通
って隣接した列の第１画素電極の一側縁まで延長される
ように形成し、前記第２画素電極は選択された行の左右
ソースバスラインを通って隣接した列の第２画素電極の
一側縁まで延長されるように形成する。
【００１４】本発明によれば、いずれか一つの単位画素
と、それに隣接した単位画素内の画素電極を絶縁層を挟
んで積層形態に形成することで、隣接する単位画素の画
素電極間のショートが防止されて、製造収率が増大す
る。
と、それに隣接した単位画素内の画素電極を絶縁層を挟
んで積層形態に形成することで、隣接する単位画素の画
素電極間のショートが防止されて、製造収率が増大す
る。
【００１５】
【発明の実施の形態】以下添付した図面を参照しながら
本発明の望ましい実施の形態を詳細に説明する。
本発明の望ましい実施の形態を詳細に説明する。
【００１６】図２は本発明の一実施の形態による液晶表
示装置の部分平面図であり、図３は図２のII−II′線に
沿って切断した断面図である。図２と図３において、図
面符号１２は透明絶縁基板を、１４ｍ、１４ｍ＋１はゲ
ートバスラインを、１４ｍｎ−１、１４ｍｎ、１４ｍｎ
＋１、１４ｍｎ＋２はゲート電極をそれぞれ示す。ま
た、図面符号１６はゲート絶縁層を、１８ｎ、１８ｎ＋
１、１８ｎ＋２はチャネル層を、２２ｎ−１、２２ｎ、
２２ｎ＋１、２２ｎ＋２はソースバスラインを、２１
ｎ、２１ｎ＋１、２１ｎ＋２はソース電極を、２０ｎ、
２０ｎ＋１、２０ｎ＋２はドレイン電極を示す。図面符
号２４は第１誘電体層のパッシベーション層を、２６ｎ
−１、２６ｎ、２６ｎ＋１、２６ｎ＋２、２６ｎ＋３は
画素電極を、２８は第２誘電体層の樹脂絶縁層を示す。
示装置の部分平面図であり、図３は図２のII−II′線に
沿って切断した断面図である。図２と図３において、図
面符号１２は透明絶縁基板を、１４ｍ、１４ｍ＋１はゲ
ートバスラインを、１４ｍｎ−１、１４ｍｎ、１４ｍｎ
＋１、１４ｍｎ＋２はゲート電極をそれぞれ示す。ま
た、図面符号１６はゲート絶縁層を、１８ｎ、１８ｎ＋
１、１８ｎ＋２はチャネル層を、２２ｎ−１、２２ｎ、
２２ｎ＋１、２２ｎ＋２はソースバスラインを、２１
ｎ、２１ｎ＋１、２１ｎ＋２はソース電極を、２０ｎ、
２０ｎ＋１、２０ｎ＋２はドレイン電極を示す。図面符
号２４は第１誘電体層のパッシベーション層を、２６ｎ
−１、２６ｎ、２６ｎ＋１、２６ｎ＋２、２６ｎ＋３は
画素電極を、２８は第２誘電体層の樹脂絶縁層を示す。
【００１７】まず、図２を参照すれば、ゲートバスライ
ン１４ｍ、１４ｍ＋１とソースバスライン２２ｎ−１、
２２ｎ、２２ｎ＋１、２２ｎ＋２が一定間隔にマトリク
ス配列に透明絶縁基板（図示せず）上部に配置されて設
けられる。これらゲートバスライン１４ｍ、１４ｍ＋１
とソースバスライン２２ｎ−１、２２ｎ、２２ｎ＋１、
２２ｎ＋２とは互いに垂直に交差する。任意の隣接した
一対のゲートバスラインと隣接した一対のソースバスラ
インとは単位画素領域を決める。
ン１４ｍ、１４ｍ＋１とソースバスライン２２ｎ−１、
２２ｎ、２２ｎ＋１、２２ｎ＋２が一定間隔にマトリク
ス配列に透明絶縁基板（図示せず）上部に配置されて設
けられる。これらゲートバスライン１４ｍ、１４ｍ＋１
とソースバスライン２２ｎ−１、２２ｎ、２２ｎ＋１、
２２ｎ＋２とは互いに垂直に交差する。任意の隣接した
一対のゲートバスラインと隣接した一対のソースバスラ
インとは単位画素領域を決める。
【００１８】図示したように、ゲートバスライン１４ｍ
とソースバスライン２２ｎ−１、２２ｎ、２２ｎ＋１、
２２ｎ＋２との交差点の近所には、ゲートバスライン１
４ｍから垂直に延長されたゲート電極１４ｍｎ−１、１
４ｍｎ、１４ｍｎ＋１、１４ｍｎ＋２と、ソースバスラ
イン２２ｎ−１、２２ｎ、２２ｎ＋１、２２ｎ＋２から
垂直に延長されたソース電極２１ｎ−１、２１ｎ、２１
ｎ＋１、２１ｎ＋２が形成される。また、ドレイン電極
２０ｎ、２０ｎ＋１、２０ｎ＋２がそれぞれ対応する前
記ソース電極２１ｎ、２１ｎ＋１、２１ｎ＋２と所定間
隔に分離されて位置する。前記ドレイン電極２０ｎ、２
０ｎ＋１、２０ｎ＋２と対応するソース電極２１ｎ、２
１ｎ＋１、２１ｎ＋２との間にはチャネル層１８ｎ−
１、１８ｎ、１８ｎ＋１、１８ｎ＋２がそれぞれ形成さ
れる。
とソースバスライン２２ｎ−１、２２ｎ、２２ｎ＋１、
２２ｎ＋２との交差点の近所には、ゲートバスライン１
４ｍから垂直に延長されたゲート電極１４ｍｎ−１、１
４ｍｎ、１４ｍｎ＋１、１４ｍｎ＋２と、ソースバスラ
イン２２ｎ−１、２２ｎ、２２ｎ＋１、２２ｎ＋２から
垂直に延長されたソース電極２１ｎ−１、２１ｎ、２１
ｎ＋１、２１ｎ＋２が形成される。また、ドレイン電極
２０ｎ、２０ｎ＋１、２０ｎ＋２がそれぞれ対応する前
記ソース電極２１ｎ、２１ｎ＋１、２１ｎ＋２と所定間
隔に分離されて位置する。前記ドレイン電極２０ｎ、２
０ｎ＋１、２０ｎ＋２と対応するソース電極２１ｎ、２
１ｎ＋１、２１ｎ＋２との間にはチャネル層１８ｎ−
１、１８ｎ、１８ｎ＋１、１８ｎ＋２がそれぞれ形成さ
れる。
【００１９】薄膜トランジスタＴ１、Ｔ２、Ｔ３はそれ
ぞれ対応する前記ゲート電極１４ｍｎ、１４ｍｎ＋１、
１４ｍｎ＋２、ソース電極２１ｎ、２１ｎ＋１、２１ｎ
＋２、ドレイン電極２０ｎ、２０ｎ＋１、２０ｎ＋２及
びチャネル層１８ｎ、１８ｎ＋１、１８ｎ＋２を含む。
チャネル層１８ｎ、１８ｎ＋１、１８ｎ＋２は一般に水
素を含有する非晶質シリコンからなる。図面に示してい
ないが、チャネル層１８ｎ、１８ｎ＋１、１８ｎ＋２の
上部には、ソース電極２１ｎ、２１ｎ＋１、２１ｎ＋２
及びドレイン電極２０ｎ、２０ｎ＋１、２０ｎ＋２との
オーミックコンタクトを作るためのドープされた半導体
層がそれぞれ形成されることが望ましい。
ぞれ対応する前記ゲート電極１４ｍｎ、１４ｍｎ＋１、
１４ｍｎ＋２、ソース電極２１ｎ、２１ｎ＋１、２１ｎ
＋２、ドレイン電極２０ｎ、２０ｎ＋１、２０ｎ＋２及
びチャネル層１８ｎ、１８ｎ＋１、１８ｎ＋２を含む。
チャネル層１８ｎ、１８ｎ＋１、１８ｎ＋２は一般に水
素を含有する非晶質シリコンからなる。図面に示してい
ないが、チャネル層１８ｎ、１８ｎ＋１、１８ｎ＋２の
上部には、ソース電極２１ｎ、２１ｎ＋１、２１ｎ＋２
及びドレイン電極２０ｎ、２０ｎ＋１、２０ｎ＋２との
オーミックコンタクトを作るためのドープされた半導体
層がそれぞれ形成されることが望ましい。
【００２０】薄膜トランジスタＴ１、Ｔ２、Ｔ３のドレ
イン電極２０ｎ、２０ｎ＋１、２０ｎ＋２は、対応する
ＩＴＯ（indium tin oxide）からなった透明画素電極２
６ｎ−１、２６ｎ、２６ｎ＋１、２６ｎ＋２、２６ｎ＋
３と接続される。透明画素電極２６ｎ−１、２６ｎ、２
６ｎ＋１、２６ｎ＋２、２６ｎ＋３はそれぞれ選択され
た行Ｒｍ方向に沿って隣接した両側のソースバスライン
を通って隣接した両側の画素電極とオーバーラップする
ように絶縁層を挟んで延長される。以下、説明の便宜の
ため、ｎ＋１列は偶数列、ｎとｎ＋２列は奇数列と称
し、偶数列の画素電極を第１画素電極、奇数列の画素電
極を第２画素電極と称する。次に、奇数列の画素電極、
偶数列の画素電極及びソースバスラインがオーバーラッ
プした構造を図３を参照して説明する。
イン電極２０ｎ、２０ｎ＋１、２０ｎ＋２は、対応する
ＩＴＯ（indium tin oxide）からなった透明画素電極２
６ｎ−１、２６ｎ、２６ｎ＋１、２６ｎ＋２、２６ｎ＋
３と接続される。透明画素電極２６ｎ−１、２６ｎ、２
６ｎ＋１、２６ｎ＋２、２６ｎ＋３はそれぞれ選択され
た行Ｒｍ方向に沿って隣接した両側のソースバスライン
を通って隣接した両側の画素電極とオーバーラップする
ように絶縁層を挟んで延長される。以下、説明の便宜の
ため、ｎ＋１列は偶数列、ｎとｎ＋２列は奇数列と称
し、偶数列の画素電極を第１画素電極、奇数列の画素電
極を第２画素電極と称する。次に、奇数列の画素電極、
偶数列の画素電極及びソースバスラインがオーバーラッ
プした構造を図３を参照して説明する。
【００２１】図３を参照すれば、ゲート電極を絶縁する
ためのゲート絶縁層１６とソースバスライン２２ｎ−
１、２２ｎ、２２ｎ＋１、２２ｎ＋２が、透明ガラス基
板１２の上部に順次形成される。前記ソースバスライン
２２ｎ−１、２２ｎ、２２ｎ＋１、２２ｎ＋２とゲート
絶縁層１６を含む透明ガラス基板１２の上部には第１誘
電体層２４が形成される。第１誘電体層２４の上部に
は、第１画素電極２６ｎ−１、２６ｎ＋１、２６ｎ＋３
が配列される。第１画素電極２６ｎ−１、２６ｎ＋１、
２６ｎ＋３のそれぞれの両側縁は、該当する画素電極を
囲むソースバスラインを通って隣接した奇数列の画素電
極２６ｎ、２６ｎ＋２とオーバーラップするように第２
誘電体層２８を挟んで前記画素電極２６ｎ、２６ｎ＋２
の縁まで延長される。
ためのゲート絶縁層１６とソースバスライン２２ｎ−
１、２２ｎ、２２ｎ＋１、２２ｎ＋２が、透明ガラス基
板１２の上部に順次形成される。前記ソースバスライン
２２ｎ−１、２２ｎ、２２ｎ＋１、２２ｎ＋２とゲート
絶縁層１６を含む透明ガラス基板１２の上部には第１誘
電体層２４が形成される。第１誘電体層２４の上部に
は、第１画素電極２６ｎ−１、２６ｎ＋１、２６ｎ＋３
が配列される。第１画素電極２６ｎ−１、２６ｎ＋１、
２６ｎ＋３のそれぞれの両側縁は、該当する画素電極を
囲むソースバスラインを通って隣接した奇数列の画素電
極２６ｎ、２６ｎ＋２とオーバーラップするように第２
誘電体層２８を挟んで前記画素電極２６ｎ、２６ｎ＋２
の縁まで延長される。
【００２２】第２誘電体層２８は、第１画素電極２６ｎ
−１、２６ｎ＋１、２６ｎ＋３と第１誘電体層２４を含
む基板１２の全面に形成される。第２誘電体層２８の上
部には、奇数列Ｃｎ、Ｃｎ＋２の第２画素電極２６ｎ、
２６ｎ＋２が形成される。ここで、第１画素電極２６ｎ
−１、２６ｎ＋１、２６ｎ＋３は、それぞれの延長され
た部分がその下部のソースバスライン２２ｎ−１、２２
ｎ、２２ｎ＋１、２２ｎ＋２とこれらの間に介された第
１誘電体層２４と共に第１キャパシタＣ１、Ｃ２、Ｃ
３、Ｃ４をそれぞれ形成する。
−１、２６ｎ＋１、２６ｎ＋３と第１誘電体層２４を含
む基板１２の全面に形成される。第２誘電体層２８の上
部には、奇数列Ｃｎ、Ｃｎ＋２の第２画素電極２６ｎ、
２６ｎ＋２が形成される。ここで、第１画素電極２６ｎ
−１、２６ｎ＋１、２６ｎ＋３は、それぞれの延長され
た部分がその下部のソースバスライン２２ｎ−１、２２
ｎ、２２ｎ＋１、２２ｎ＋２とこれらの間に介された第
１誘電体層２４と共に第１キャパシタＣ１、Ｃ２、Ｃ
３、Ｃ４をそれぞれ形成する。
【００２３】第２誘電体層２８の上部には、第２画素電
極２６ｎ、２６ｎ＋２が形成される。第２画素電極２６
ｎ、２６ｎ＋２のそれぞれは、第１画素電極２６ｎ−
１、２６ｎ＋１、２６ｎ＋３と類似に、下部に置かれて
いる該当する画素電極を囲むソースバスラインを通って
隣接した第１画素電極２６ｎ−１、２６ｎ＋１、２６ｎ
＋３とオーバーラップするように延長される。それぞれ
の延長された部分が、その下部の第１画素電極２６ｎ−
１、２６ｎ、２６ｎ＋１、２６ｎ＋２の延長された部分
とこれらの間に介された第２誘電体層２８と共に第２キ
ャパシタＣ１′、Ｃ２′、Ｃ３′、Ｃ４′を形成する。
極２６ｎ、２６ｎ＋２が形成される。第２画素電極２６
ｎ、２６ｎ＋２のそれぞれは、第１画素電極２６ｎ−
１、２６ｎ＋１、２６ｎ＋３と類似に、下部に置かれて
いる該当する画素電極を囲むソースバスラインを通って
隣接した第１画素電極２６ｎ−１、２６ｎ＋１、２６ｎ
＋３とオーバーラップするように延長される。それぞれ
の延長された部分が、その下部の第１画素電極２６ｎ−
１、２６ｎ、２６ｎ＋１、２６ｎ＋２の延長された部分
とこれらの間に介された第２誘電体層２８と共に第２キ
ャパシタＣ１′、Ｃ２′、Ｃ３′、Ｃ４′を形成する。
【００２４】一方、現在の実施の形態では、偶数列の第
１画素電極が下部層に位置し、奇数列の第２画素電極が
上部層に位置する構造を示すが、その逆も可能である。
１画素電極が下部層に位置し、奇数列の第２画素電極が
上部層に位置する構造を示すが、その逆も可能である。
【００２５】図４は図２の等価回路図である。図２、図
３及び図４を参照すれば、薄膜トランジスタＴ１、Ｔ
２、Ｔ３のそれぞれは、交差に配列されたソースバスラ
イン２２ｎ−１、２２ｎ、２２ｎ＋１、２２ｎ＋２及び
ゲートバスライン１４ｍ−１、１４ｍと連結され、各対
応するソースバスライン２２ｎ−１、２２ｎ、２２ｎ＋
１、２２ｎ＋２を通じて入力されるデータ信号をスイッ
チングする。薄膜トランジスタＴ１、Ｔ２、Ｔ３の各ド
レイン電極端は液晶キャパシタＣＬＣと連結され、各液
晶キャパシタＣＬＣはＶｃｏｍ端子と連結される。
３及び図４を参照すれば、薄膜トランジスタＴ１、Ｔ
２、Ｔ３のそれぞれは、交差に配列されたソースバスラ
イン２２ｎ−１、２２ｎ、２２ｎ＋１、２２ｎ＋２及び
ゲートバスライン１４ｍ−１、１４ｍと連結され、各対
応するソースバスライン２２ｎ−１、２２ｎ、２２ｎ＋
１、２２ｎ＋２を通じて入力されるデータ信号をスイッ
チングする。薄膜トランジスタＴ１、Ｔ２、Ｔ３の各ド
レイン電極端は液晶キャパシタＣＬＣと連結され、各液
晶キャパシタＣＬＣはＶｃｏｍ端子と連結される。
【００２６】図示したように、第１画素電極２６ｎ＋１
は、第１画素電極２６ｎ＋１の行方向に延長された両側
部、下部のソースバスライン２２ｎ、２２ｎ＋１及びこ
れらの間に介された第１誘電体層２４により形成された
第１キャパシタＣ２、Ｃ３と連結され、また第１画素電
極２６ｎ＋１の行方向に延長された部分、その上部の隣
接した画素電極２６ｎ、２６ｎ＋２の延長された部分及
びこれらの間に介された第２誘電体層２８により形成さ
れた第２キャパシタＣ２′、Ｃ３′とも連結される。
は、第１画素電極２６ｎ＋１の行方向に延長された両側
部、下部のソースバスライン２２ｎ、２２ｎ＋１及びこ
れらの間に介された第１誘電体層２４により形成された
第１キャパシタＣ２、Ｃ３と連結され、また第１画素電
極２６ｎ＋１の行方向に延長された部分、その上部の隣
接した画素電極２６ｎ、２６ｎ＋２の延長された部分及
びこれらの間に介された第２誘電体層２８により形成さ
れた第２キャパシタＣ２′、Ｃ３′とも連結される。
【００２７】一方、第２画素電極２６ｎ、２６ｎ＋２は
第２キャパシタＣ１′、Ｃ２′、Ｃ３′、Ｃ４′とそれ
ぞれ連結される。この第２キャパシタＣ１′、Ｃ２′、
Ｃ３′、Ｃ４′は、第２画素電極２６ｎ、２６ｎ＋２の
行方向に延長されたそれぞれの両側部、下部の第１画素
電極２６ｎ−１、２６ｎ＋１、２６ｎ＋３の行方向に延
長された両側部、これらの間に介された第２誘電体層２
８により形成される。
第２キャパシタＣ１′、Ｃ２′、Ｃ３′、Ｃ４′とそれ
ぞれ連結される。この第２キャパシタＣ１′、Ｃ２′、
Ｃ３′、Ｃ４′は、第２画素電極２６ｎ、２６ｎ＋２の
行方向に延長されたそれぞれの両側部、下部の第１画素
電極２６ｎ−１、２６ｎ＋１、２６ｎ＋３の行方向に延
長された両側部、これらの間に介された第２誘電体層２
８により形成される。
【００２８】このように、第１画素電極２６ｎ−１、２
６ｎ＋１、２６ｎ＋３のそれぞれは四つのキャパシタと
連結され、第２画素電極２６ｎ、２６ｎ＋２のそれぞれ
は二つのキャパシタと連結される。従って、第１画素電
極２６ｎ−１、２６ｎ＋１、２６ｎ＋３はそれぞれの対
応する液晶キャパシタＣＬＣ及び四つのキャパシタから
一定電位を維持するための電圧が供給される反面、第２
画素電極２６ｎ、２６ｎ＋２は液晶キャパシタＣＬＣ及
び二つのキャパシタから一定電位を維持するための電圧
が供給される。
６ｎ＋１、２６ｎ＋３のそれぞれは四つのキャパシタと
連結され、第２画素電極２６ｎ、２６ｎ＋２のそれぞれ
は二つのキャパシタと連結される。従って、第１画素電
極２６ｎ−１、２６ｎ＋１、２６ｎ＋３はそれぞれの対
応する液晶キャパシタＣＬＣ及び四つのキャパシタから
一定電位を維持するための電圧が供給される反面、第２
画素電極２６ｎ、２６ｎ＋２は液晶キャパシタＣＬＣ及
び二つのキャパシタから一定電位を維持するための電圧
が供給される。
【００２９】単位画素が有する蓄積キャパシタンスはほ
ぼ同一に維持されることが望ましい。ところが、上記の
実施の形態の場合において、第１画素電極の両側部と第
２画素電極の両側部により形成された第２キャパシタは
第１及び第２画素電極に共通であるため、それぞれの第
１画素電極のための第１蓄積キャパシタンスは、それぞ
れの第２画素電極のための第２蓄積キャパシタンスより
二つの第１キャパシタのキャパシタンスの合計に該当す
る差ほど大きい。従って、このような差を最小化するた
めには、第２誘電体層に比べ小さい誘電率を有する材料
を第１誘電体層として選択すべきである。
ぼ同一に維持されることが望ましい。ところが、上記の
実施の形態の場合において、第１画素電極の両側部と第
２画素電極の両側部により形成された第２キャパシタは
第１及び第２画素電極に共通であるため、それぞれの第
１画素電極のための第１蓄積キャパシタンスは、それぞ
れの第２画素電極のための第２蓄積キャパシタンスより
二つの第１キャパシタのキャパシタンスの合計に該当す
る差ほど大きい。従って、このような差を最小化するた
めには、第２誘電体層に比べ小さい誘電率を有する材料
を第１誘電体層として選択すべきである。
【００３０】このように、各画素電極２６ｎ、２６ｎ＋
１、２６ｎ＋２は、液晶キャパシタＣＬＣの外にも二つ
または四つのキャパシタから充電された電源が供給する
ために、表示質の低下と開口率の低下のない液晶表示装
置の具現が可能になる。
１、２６ｎ＋２は、液晶キャパシタＣＬＣの外にも二つ
または四つのキャパシタから充電された電源が供給する
ために、表示質の低下と開口率の低下のない液晶表示装
置の具現が可能になる。
【００３１】一方、図２、図３及び図４の実施の形態で
提示されたキャパシタンスだけで単位画素のためのキャ
パシタンスが充分に確保されない状況に対応するため
に、更にキャパシタンスを確保する必要がある。
提示されたキャパシタンスだけで単位画素のためのキャ
パシタンスが充分に確保されない状況に対応するため
に、更にキャパシタンスを確保する必要がある。
【００３２】図５は、本発明の他の実施の形態による液
晶表示装置の部分平面図である。図５に示すように、画
素電極を対応するゲートバスラインの上部の所定位置ま
で延長することで、画素電極と対応するゲートバスライ
ン及びこれらの間に介された誘電体層による第３キャパ
シタが確保される。この場合、偶数列Ｃｎ＋１の第１画
素電極２６ｎ＋１は下部層に位置するため、第１画素電
極２６ｎ＋１と対応するゲートバスライン１４ｍとの間
には第１誘電体層のみが介される反面、奇数列Ｃｎ、Ｃ
ｎ＋２の第２画素電極２６ｎ、２６ｎ＋２は上部層に位
置するため、第１画素電極２６ｎ＋１と対応するゲート
バスライン１４ｍとの間には第１誘電体層と第２誘電体
層の二層が介される。
晶表示装置の部分平面図である。図５に示すように、画
素電極を対応するゲートバスラインの上部の所定位置ま
で延長することで、画素電極と対応するゲートバスライ
ン及びこれらの間に介された誘電体層による第３キャパ
シタが確保される。この場合、偶数列Ｃｎ＋１の第１画
素電極２６ｎ＋１は下部層に位置するため、第１画素電
極２６ｎ＋１と対応するゲートバスライン１４ｍとの間
には第１誘電体層のみが介される反面、奇数列Ｃｎ、Ｃ
ｎ＋２の第２画素電極２６ｎ、２６ｎ＋２は上部層に位
置するため、第１画素電極２６ｎ＋１と対応するゲート
バスライン１４ｍとの間には第１誘電体層と第２誘電体
層の二層が介される。
【００３３】平行板キャパシタのキャパシタンスは対向
する二つの電極の面積を大きくし、二つの板の間の間隔
を狭くすることによって増加する。また、このようなキ
ャパシタのキャパシタンスはその間に介された誘電体層
の誘電率に比例する。従って、前記の第３キャパシタの
オーバーラップ面積が同一ならば、第３キャパシタのキ
ャパシタンスは奇数列と偶数列で互いに異なるようにな
る。奇数列Ｃｎ、Ｃｎ＋２と偶数列Ｃｎ＋１での第３キ
ャパシタンスの差が、液晶表示装置の正常な駆動に影響
を及ぼすほど大きい場合には、このような差を補償すべ
きである。
する二つの電極の面積を大きくし、二つの板の間の間隔
を狭くすることによって増加する。また、このようなキ
ャパシタのキャパシタンスはその間に介された誘電体層
の誘電率に比例する。従って、前記の第３キャパシタの
オーバーラップ面積が同一ならば、第３キャパシタのキ
ャパシタンスは奇数列と偶数列で互いに異なるようにな
る。奇数列Ｃｎ、Ｃｎ＋２と偶数列Ｃｎ＋１での第３キ
ャパシタンスの差が、液晶表示装置の正常な駆動に影響
を及ぼすほど大きい場合には、このような差を補償すべ
きである。
【００３４】前記のキャパシタンスの差を補償するた
め、奇数列Ｃｎ、Ｃｎ＋２、偶数列Ｃｎでの画素電極と
ゲートバスラインとのオーバーラップ面積を異なるよう
にする。ここでは、奇数列Ｃｎ、Ｃｎ＋２の誘電体層が
偶数列Ｃｎの誘電体層より厚いため、奇数列Ｃｎ、Ｃｎ
＋２の画素電極２６ｎ、２６ｎ＋２とゲートバスライン
１４ｍとのオーバーラップ面積を広くすることが望まし
い。
め、奇数列Ｃｎ、Ｃｎ＋２、偶数列Ｃｎでの画素電極と
ゲートバスラインとのオーバーラップ面積を異なるよう
にする。ここでは、奇数列Ｃｎ、Ｃｎ＋２の誘電体層が
偶数列Ｃｎの誘電体層より厚いため、奇数列Ｃｎ、Ｃｎ
＋２の画素電極２６ｎ、２６ｎ＋２とゲートバスライン
１４ｍとのオーバーラップ面積を広くすることが望まし
い。
【００３５】前記の第３キャパシタは奇数列Ｃｎ、Ｃｎ
＋２または偶数列Ｃｎ＋１のいずれか一個所のみに選択
的に形成することも可能である。この場合には、上記し
た図２、図３及び図４に提示された実施の形態で説明し
たように、奇数列Ｃｎ、Ｃｎ＋２の蓄積キャパシタンス
が偶数列Ｃｎの蓄積キャパシタンスより小さいため、奇
数列Ｃｎ、Ｃｎ＋２の画素電極２６ｎ、２６ｎ＋２のみ
をゲートバスラインとオーバーラップするように延長す
ることで、各単位画素の総蓄積キャパシタンスを同一に
維持できる。
＋２または偶数列Ｃｎ＋１のいずれか一個所のみに選択
的に形成することも可能である。この場合には、上記し
た図２、図３及び図４に提示された実施の形態で説明し
たように、奇数列Ｃｎ、Ｃｎ＋２の蓄積キャパシタンス
が偶数列Ｃｎの蓄積キャパシタンスより小さいため、奇
数列Ｃｎ、Ｃｎ＋２の画素電極２６ｎ、２６ｎ＋２のみ
をゲートバスラインとオーバーラップするように延長す
ることで、各単位画素の総蓄積キャパシタンスを同一に
維持できる。
【００３６】図６は本発明の第３実施の形態による液晶
表示装置の部分平面図であって、図５のように更にキャ
パシタンスを確保するための構成を示す。図６に示すよ
うに、画素電極２６ｎ、２６ｎ＋１、２６ｎ＋２を対応
するゲートバスライン１４ｍと前のゲートバスライン１
４ｍ−１の上部の所定位置まで延長することで、画素電
極２６ｎ、２６ｎ＋１、２６ｎ＋２の各上下側縁部、ゲ
ートバスライン１４ｍ−１、１４ｍ及びこれらの間に介
された誘電体層による第３及び第４キャパシタが確保さ
れる。この場合もやはり、偶数列Ｃｎ＋１の第１画素電
極２６ｎ＋１は下部層に位置するため、第１画素電極２
６ｎ＋１と二つのゲートバスライン１４ｍ−１、１４ｍ
との間には第１誘電体層のみが介される反面、奇数列Ｃ
ｎ、Ｃｎ＋２の第２画素電極２６ｎ、２６ｎ＋２は上部
層に位置するため、第１画素電極２６ｎ＋１と二つのゲ
ートバスライン１４ｍ−１、１４ｍとの間には第１誘電
体層と第２誘電体層が介される。
表示装置の部分平面図であって、図５のように更にキャ
パシタンスを確保するための構成を示す。図６に示すよ
うに、画素電極２６ｎ、２６ｎ＋１、２６ｎ＋２を対応
するゲートバスライン１４ｍと前のゲートバスライン１
４ｍ−１の上部の所定位置まで延長することで、画素電
極２６ｎ、２６ｎ＋１、２６ｎ＋２の各上下側縁部、ゲ
ートバスライン１４ｍ−１、１４ｍ及びこれらの間に介
された誘電体層による第３及び第４キャパシタが確保さ
れる。この場合もやはり、偶数列Ｃｎ＋１の第１画素電
極２６ｎ＋１は下部層に位置するため、第１画素電極２
６ｎ＋１と二つのゲートバスライン１４ｍ−１、１４ｍ
との間には第１誘電体層のみが介される反面、奇数列Ｃ
ｎ、Ｃｎ＋２の第２画素電極２６ｎ、２６ｎ＋２は上部
層に位置するため、第１画素電極２６ｎ＋１と二つのゲ
ートバスライン１４ｍ−１、１４ｍとの間には第１誘電
体層と第２誘電体層が介される。
【００３７】従って、上記の第４キャパシタのオーバー
ラップ面積が同一ならば、第３及び第４キャパシタのキ
ャパシタンスの合計は奇数列Ｃｎ、Ｃｎ＋２と偶数列Ｃ
ｎ＋１で互いに異なるようになる。奇数列Ｃｎ、Ｃｎ＋
２と偶数列Ｃｎ＋１での第３及び第４キャパシタのキャ
パシタンスの合計の差が液晶表示装置の正常な駆動に影
響を及ぼすほど大きい場合には、このような差を補償す
べきである。このため、奇数列Ｃｎ、Ｃｎ＋２、偶数列
Ｃｎ＋１での画素電極とゲートバスラインとのオーバー
ラップ面積を異なるようにする。ここでは、奇数列Ｃ
ｎ、Ｃｎ＋２の誘電体層が偶数列Ｃｎ＋１の誘電体層よ
り厚いため、奇数列Ｃｎ、Ｃｎ＋２の画素電極２６ｎ、
２６ｎ＋２とゲートバスライン１４ｍ−１、１４ｍとの
オーバーラップ面積を広くすることが望ましい。
ラップ面積が同一ならば、第３及び第４キャパシタのキ
ャパシタンスの合計は奇数列Ｃｎ、Ｃｎ＋２と偶数列Ｃ
ｎ＋１で互いに異なるようになる。奇数列Ｃｎ、Ｃｎ＋
２と偶数列Ｃｎ＋１での第３及び第４キャパシタのキャ
パシタンスの合計の差が液晶表示装置の正常な駆動に影
響を及ぼすほど大きい場合には、このような差を補償す
べきである。このため、奇数列Ｃｎ、Ｃｎ＋２、偶数列
Ｃｎ＋１での画素電極とゲートバスラインとのオーバー
ラップ面積を異なるようにする。ここでは、奇数列Ｃ
ｎ、Ｃｎ＋２の誘電体層が偶数列Ｃｎ＋１の誘電体層よ
り厚いため、奇数列Ｃｎ、Ｃｎ＋２の画素電極２６ｎ、
２６ｎ＋２とゲートバスライン１４ｍ−１、１４ｍとの
オーバーラップ面積を広くすることが望ましい。
【００３８】また、行方向のオーバーラップによるキャ
パシタンスが各単位画素で同一である時、偶数列Ｃｎ＋
１には第３キャパシタのみを設け、奇数列Ｃｎ、Ｃｎ＋
２には第３キャパシタと第４キャパシタを全て設けるこ
とも可能である。また、その逆も可能である。このよう
な場合においても、各画素で更に設けられるキャパシタ
を含む各画素の総キャパシタンスが互いに同一にオーバ
ーラップする面積と使用される誘電体層の厚さ及び誘電
率が充分に考えられるべきである。
パシタンスが各単位画素で同一である時、偶数列Ｃｎ＋
１には第３キャパシタのみを設け、奇数列Ｃｎ、Ｃｎ＋
２には第３キャパシタと第４キャパシタを全て設けるこ
とも可能である。また、その逆も可能である。このよう
な場合においても、各画素で更に設けられるキャパシタ
を含む各画素の総キャパシタンスが互いに同一にオーバ
ーラップする面積と使用される誘電体層の厚さ及び誘電
率が充分に考えられるべきである。
【００３９】上記の第３及び第４キャパシタは奇数列Ｃ
ｎ、Ｃｎ＋２または偶数列Ｃｎ＋１のいずれか一個所の
みに選択的に形成することも可能である。この場合に
は、上記した図２、図３及び図４に提示された実施の形
態で説明したように、奇数列Ｃｎ、Ｃｎ＋２の蓄積キャ
パシタンスが偶数列Ｃｎの蓄積キャパシタンスより小さ
いため、奇数列Ｃｎ、Ｃｎ＋２の画素電極２６ｎ、２６
ｎ＋２のみをゲートバスライン１４ｍ、１４ｍ−１とオ
ーバーラップするように延長することで、各単位画素の
総蓄積キャパシタンスを同一に維持することもできる。
ｎ、Ｃｎ＋２または偶数列Ｃｎ＋１のいずれか一個所の
みに選択的に形成することも可能である。この場合に
は、上記した図２、図３及び図４に提示された実施の形
態で説明したように、奇数列Ｃｎ、Ｃｎ＋２の蓄積キャ
パシタンスが偶数列Ｃｎの蓄積キャパシタンスより小さ
いため、奇数列Ｃｎ、Ｃｎ＋２の画素電極２６ｎ、２６
ｎ＋２のみをゲートバスライン１４ｍ、１４ｍ−１とオ
ーバーラップするように延長することで、各単位画素の
総蓄積キャパシタンスを同一に維持することもできる。
【００４０】以下、本発明による液晶表示装置の製造方
法を説明する。図３を参照すれば、透明絶縁基板１２、
例えばガラス基板上部に、図面には示していないが、ゲ
ートバスライン（図示せず）が導電体の蒸着後、所定の
形態にパターニングすることによって形成される。次
に、ゲートバスラインの形成された絶縁基板１２上部に
は既存の液晶表示装置で絶縁層として使用される材料に
比べ比較的絶縁特性が優れたゲート絶縁層１６が形成さ
れる。ゲート絶縁層１６上部には、図面に示していない
が、薄膜トランジスタを形成するための工程、例えばチ
ャネル層の形成工程が行われ、ドープされたシリコン層
の形成のための工程が選択的に行われる。
法を説明する。図３を参照すれば、透明絶縁基板１２、
例えばガラス基板上部に、図面には示していないが、ゲ
ートバスライン（図示せず）が導電体の蒸着後、所定の
形態にパターニングすることによって形成される。次
に、ゲートバスラインの形成された絶縁基板１２上部に
は既存の液晶表示装置で絶縁層として使用される材料に
比べ比較的絶縁特性が優れたゲート絶縁層１６が形成さ
れる。ゲート絶縁層１６上部には、図面に示していない
が、薄膜トランジスタを形成するための工程、例えばチ
ャネル層の形成工程が行われ、ドープされたシリコン層
の形成のための工程が選択的に行われる。
【００４１】その後、ゲート絶縁層１６上部には不透明
金属層、例えばＡｌ、Ｔｉのような金属層が所定厚さに
蒸着された後、パターニングによりソースバスライン２
２ｎ−１、２２ｎ、２２ｎ＋１、２２ｎ＋２が形成され
る。この際、ソースバスライン２２ｎ−１、２２ｎ、２
２ｎ＋１、２２ｎ＋２が形成されることで、薄膜トラン
ジスタ（図示せず）が完成される。
金属層、例えばＡｌ、Ｔｉのような金属層が所定厚さに
蒸着された後、パターニングによりソースバスライン２
２ｎ−１、２２ｎ、２２ｎ＋１、２２ｎ＋２が形成され
る。この際、ソースバスライン２２ｎ−１、２２ｎ、２
２ｎ＋１、２２ｎ＋２が形成されることで、薄膜トラン
ジスタ（図示せず）が完成される。
【００４２】次いで、ソースバスライン２２ｎ−１、２
２ｎ、２２ｎ＋１、２２ｎ＋２の形成された絶縁基板１
２上部に、薄膜トランジスタを保護するためのパッシベ
ーション層２４が第１誘電体層として形成される。次
に、パッシベーション層２４上部に偶数列の画素電極の
ためのＩＴＯ層が所定厚さに蒸着された後パターニング
され、偶数列の単位画素に該当する第１画素電極２６ｎ
−１、２６ｎ＋１、２６ｎ＋３が形成される。この際、
第１画素電極２６ｎ−１、２６ｎ＋１、２６ｎ＋３は選
択された行に沿って左右にあるソースバスライン２２ｎ
−１、２２ｎ、２２ｎ＋１、２２ｎ＋２と所定部分だけ
オーバーラップするようにパターニングされるべきで、
望ましくは前記ソースバスライン２２ｎ−１、２２ｎ、
２２ｎ＋１、２２ｎ＋２を充分に覆うようにパターニン
グする。
２ｎ、２２ｎ＋１、２２ｎ＋２の形成された絶縁基板１
２上部に、薄膜トランジスタを保護するためのパッシベ
ーション層２４が第１誘電体層として形成される。次
に、パッシベーション層２４上部に偶数列の画素電極の
ためのＩＴＯ層が所定厚さに蒸着された後パターニング
され、偶数列の単位画素に該当する第１画素電極２６ｎ
−１、２６ｎ＋１、２６ｎ＋３が形成される。この際、
第１画素電極２６ｎ−１、２６ｎ＋１、２６ｎ＋３は選
択された行に沿って左右にあるソースバスライン２２ｎ
−１、２２ｎ、２２ｎ＋１、２２ｎ＋２と所定部分だけ
オーバーラップするようにパターニングされるべきで、
望ましくは前記ソースバスライン２２ｎ−１、２２ｎ、
２２ｎ＋１、２２ｎ＋２を充分に覆うようにパターニン
グする。
【００４３】その後、結果物上部に第１画素電極２６ｎ
−１、２６ｎ＋１、２６ｎ＋３と、以後に形成される奇
数列の単位画素の画素電極２６ｎ、２６ｎ＋２との電気
的絶縁のため、第２誘電体層、望ましくは、誘電常数ε
が比較的小さい、例えばεが２乃至４、望ましくは３ほ
どである樹脂絶縁層２８を所定厚さに形成する。
−１、２６ｎ＋１、２６ｎ＋３と、以後に形成される奇
数列の単位画素の画素電極２６ｎ、２６ｎ＋２との電気
的絶縁のため、第２誘電体層、望ましくは、誘電常数ε
が比較的小さい、例えばεが２乃至４、望ましくは３ほ
どである樹脂絶縁層２８を所定厚さに形成する。
【００４４】それから、樹脂絶縁層２８上部に奇数列の
画素電極の形成のために所定厚さのＩＴＯ層が積層され
パターニングされ、第２画素電極２６ｎ、２６ｎ＋２が
形成される。この際、第２画素電極２６ｎ、２６ｎ＋２
は、選択された行方向に沿って隣接した両単位画素の第
１画素電極２６ｎ−１、２６ｎ＋１、２６ｎ＋３及びソ
ースバスライン２２ｎ−１、２２ｎ、２２ｎ＋１、２２
ｎ＋２とオーバーラップするようにパターニングされ
る。
画素電極の形成のために所定厚さのＩＴＯ層が積層され
パターニングされ、第２画素電極２６ｎ、２６ｎ＋２が
形成される。この際、第２画素電極２６ｎ、２６ｎ＋２
は、選択された行方向に沿って隣接した両単位画素の第
１画素電極２６ｎ−１、２６ｎ＋１、２６ｎ＋３及びソ
ースバスライン２２ｎ−１、２２ｎ、２２ｎ＋１、２２
ｎ＋２とオーバーラップするようにパターニングされ
る。
【００４５】上記した工程の結果、各ソースバスライン
２２ｎ、２２ｎ＋１の上部には二つのキャパシタ、即ち
ソースバスライン２２ｎ−１、２２ｎ、２２ｎ＋１、２
２ｎ＋２と第１画素電極２６ｎ−１、２６ｎ＋１、２６
ｎ＋３及び、これらの間に介在された第１誘電体層２４
によって形成された第１キャパシタＣ１、Ｃ２、Ｃ３、
Ｃ４と、第１画素電極２６ｎ−１、２６ｎ＋１、２６ｎ
＋３と第２画素電極２６ｎ、２６ｎ＋２及び、これらの
間に介された第２誘電体層２８によって形成された第２
キャパシタＣ１′、Ｃ２′、Ｃ３′、Ｃ４′とが提供さ
れる。
２２ｎ、２２ｎ＋１の上部には二つのキャパシタ、即ち
ソースバスライン２２ｎ−１、２２ｎ、２２ｎ＋１、２
２ｎ＋２と第１画素電極２６ｎ−１、２６ｎ＋１、２６
ｎ＋３及び、これらの間に介在された第１誘電体層２４
によって形成された第１キャパシタＣ１、Ｃ２、Ｃ３、
Ｃ４と、第１画素電極２６ｎ−１、２６ｎ＋１、２６ｎ
＋３と第２画素電極２６ｎ、２６ｎ＋２及び、これらの
間に介された第２誘電体層２８によって形成された第２
キャパシタＣ１′、Ｃ２′、Ｃ３′、Ｃ４′とが提供さ
れる。
【００４６】本発明は上記した実施の形態に限らない。
本発明の実施の形態では、同一な行に偶数番目の単位画
素の画素電極をまず形成した後、奇数番目の単位画素の
画素電極が形成されることと説明したが、本発明はこれ
に限らずに、その順番を逆にしても良い。また、本発明
では第１画素電極と第２画素電極との間を絶縁させる物
質として誘電常数εが３ほどである樹脂絶縁層を使用し
たが、その他の物質を用いることもできる。なお、本発
明の実施の形態は、各画素電極の行方向の延長部が隣接
した画素電極の縁まで延長された場合を示し説明した
が、この延長部は少なくとも行方向の隣接したソースバ
スラインとオーバーラップする位置まで延長されること
ができる。
本発明の実施の形態では、同一な行に偶数番目の単位画
素の画素電極をまず形成した後、奇数番目の単位画素の
画素電極が形成されることと説明したが、本発明はこれ
に限らずに、その順番を逆にしても良い。また、本発明
では第１画素電極と第２画素電極との間を絶縁させる物
質として誘電常数εが３ほどである樹脂絶縁層を使用し
たが、その他の物質を用いることもできる。なお、本発
明の実施の形態は、各画素電極の行方向の延長部が隣接
した画素電極の縁まで延長された場合を示し説明した
が、この延長部は少なくとも行方向の隣接したソースバ
スラインとオーバーラップする位置まで延長されること
ができる。
【００４７】
【発明の効果】以上詳細に説明した本発明によれば、画
素電極とソースバスラインとのオーバーラップで形成さ
れる蓄積キャパシタと、画素電極と、隣接する単位画素
内の画素電極のオーバーラップで形成される蓄積キャパ
シタとにより、別度の蓄積キャパシタ用電極を形成する
必要がなくなるので、液晶表示装置の開口率が改善され
る。
素電極とソースバスラインとのオーバーラップで形成さ
れる蓄積キャパシタと、画素電極と、隣接する単位画素
内の画素電極のオーバーラップで形成される蓄積キャパ
シタとにより、別度の蓄積キャパシタ用電極を形成する
必要がなくなるので、液晶表示装置の開口率が改善され
る。
【００４８】また、いずれか一つの単位画素と、それと
隣接した単位画素内の画素電極とを絶縁層を挟んで積層
形態に形成することにより、隣接する単位画素の画素電
極間のショートが防止されて、製造収率が増大する。
隣接した単位画素内の画素電極とを絶縁層を挟んで積層
形態に形成することにより、隣接する単位画素の画素電
極間のショートが防止されて、製造収率が増大する。
【００４９】一方、ここでは本発明の特定実施の形態に
対して説明し図示したが、当業者によりこれに対する修
正と変形が可能である。従って、特許請求の範囲は本発
明の真の思想と範囲に属する限り、あらゆる修正と変形
を含むことと理解することができる。
対して説明し図示したが、当業者によりこれに対する修
正と変形が可能である。従って、特許請求の範囲は本発
明の真の思想と範囲に属する限り、あらゆる修正と変形
を含むことと理解することができる。
【図１】（Ａ）は従来の液晶表示装置の部分平面図であ
る。（Ｂ）は（Ａ）のＩ−Ｉ′線に沿って切断し示した
液晶表示装置の断面図である。
る。（Ｂ）は（Ａ）のＩ−Ｉ′線に沿って切断し示した
液晶表示装置の断面図である。
【図２】本発明の一実施の形態による液晶表示装置の部
分平面図である。
分平面図である。
【図３】図２のII−II′線に沿って切断し示した液晶表
示装置の断面図である。
示装置の断面図である。
【図４】図２の等価回路図である。
【図５】本発明の他の実施の形態による液晶表示装置の
部分平面図である。
部分平面図である。
【図６】本発明のまた他の実施の形態による液晶表示装
置の部分平面図である。
置の部分平面図である。
１２ 絶縁基板
１４ｍ、１４ｍ＋１ ゲートバスライン
１４ｍｎ−１、１４ｍｎ、１４ｍ＋１、１４ｍｎ＋２
ゲート電極 １６ ゲート絶縁層 １８ｎ、１８ｎ＋１、１８ｎ＋２ チャネル層 ２０ｎ、２０ｎ＋１、２０ｎ＋２ ドレイン電極 ２１ｎ、２１ｎ＋１、２１ｎ＋２ ソース電極 ２２ｎ、２２ｎ＋１、２２ｎ＋２ ソースバスライン ２４ 第１誘電体層（パッシベーション層） ２６ｎ−１、２６ｎ、２６ｎ＋１、２６ｎ＋２、２６ｎ
＋３ 画素電極 ２８ 第２誘電体層（樹脂絶縁層）
ゲート電極 １６ ゲート絶縁層 １８ｎ、１８ｎ＋１、１８ｎ＋２ チャネル層 ２０ｎ、２０ｎ＋１、２０ｎ＋２ ドレイン電極 ２１ｎ、２１ｎ＋１、２１ｎ＋２ ソース電極 ２２ｎ、２２ｎ＋１、２２ｎ＋２ ソースバスライン ２４ 第１誘電体層（パッシベーション層） ２６ｎ−１、２６ｎ、２６ｎ＋１、２６ｎ＋２、２６ｎ
＋３ 画素電極 ２８ 第２誘電体層（樹脂絶縁層）
Claims (16)
- 【請求項１】 透明絶縁基板と、 前記透明絶縁基板上に互いに垂直な行列状に配列され、
一対のゲートバスラインと一対のソースバスラインとに
より区切られる領域で単位画素領域が決まる多数のゲー
トバスライン及びソースバスラインと、 前記透明絶縁基板上に形成され、それぞれが前記ゲート
バスラインとソースバスラインとの交差点の近所に位置
し、前記ゲートバスライン及び前記ソースバスラインに
連結され、それぞれがソース、ドレイン及びゲートを含
む多数の薄膜トランジスタと、 前記単位画素領域の偶数列と奇数列で下部層と上部層に
それぞれ形成された第１、第２画素電極を含み、それぞ
れが前記薄膜トランジスタのドレイン電極に連結され、
前記第１画素電極は行方向に隣接した両側のソースバス
ラインとオーバーラップするように少なくとも前記両側
のソースバスラインまで延長された第１延長部を含み、
前記第２画素電極は行方向に隣接した両側の画素電極と
オーバーラップするように少なくとも前記両側のソース
バスラインまで延長された第２延長部を含む多数の画素
電極と、 前記ソースバスラインと前記第１画素電極の前記第１延
長部との間に介された第１絶縁層と、 前記第１画素電極の前記第１延長部と、前記第２画素電
極の前記第２延長部との間に介された第２絶縁層と、 を含むことを特徴とする液晶表示装置。 - 【請求項２】 前記第１、第２延長部は行方向に隣接し
た両画素電極の縁まで延長されることを特徴とする請求
項１記載の液晶表示装置。 - 【請求項３】 前記画素電極は対応するゲートバスライ
ンとオーバーラップする第３延長部を更に含むことを特
徴とする請求項１記載の液晶表示装置。 - 【請求項４】 前記第３延長部は奇数列と偶数列で対応
するゲートバスラインとのオーバーラップ面積が互いに
異なることを特徴とする請求項３記載の液晶表示装置。 - 【請求項５】 前記第３延長部は奇数列と偶数列で対応
するゲートバスラインとのオーバーラップ面積が互いに
同一であることを特徴とする請求項３記載の液晶表示装
置。 - 【請求項６】 前記第３延長部は奇数列と偶数列中のい
ずれか一つに選択的に形成されることを特徴とする請求
項３記載の液晶表示装置。 - 【請求項７】 前記画素電極は、そのそれぞれの隣接し
た列の二つの画素に対応する二つのゲートバスラインの
うちより近いゲートバスラインとオーバーラップする第
４延長部を更に含むことを特徴とする請求項２記載の液
晶表示装置。 - 【請求項８】 前記第４延長部は奇数列と偶数列でオー
バーラップ面積が互いに異なることを特徴とする請求項
７記載の液晶表示装置。 - 【請求項９】 前記第４延長部は奇数列と偶数列でオー
バーラップ面積が互いに同一であることを特徴とする請
求項７記載の液晶表示装置。 - 【請求項１０】 前記第４延長部は奇数列と偶数列中の
いずれか一つに選択的に形成されることを特徴とする請
求項７記載の液晶表示装置。 - 【請求項１１】 前記第１絶縁層は薄膜トランジスタを
保護するように前記薄膜トランジスタの上部まで延長さ
れることを特徴とする請求項１記載の液晶表示装置。 - 【請求項１２】 前記薄膜トランジスタを保護するため
の保護層が更に形成されることを特徴とする請求項１記
載の液晶表示装置。 - 【請求項１３】 前記ソースバスラインと前記第１画素
電極との第１オーバーラップ面積、前記第１画素電極と
第２画素電極との第２オーバーラップ面積は、各単位画
素の総蓄積キャパシタンスが同一に決まることを特徴と
する請求項１記載の液晶表示装置。 - 【請求項１４】 前記第２絶縁層は２乃至４の誘電率を
有する樹脂絶縁層であることを特徴とする請求項１記載
の液晶表示装置。 - 【請求項１５】 ゲートバスライン、薄膜トランジスタ
及びソースバスラインが形成され、マトリクス状の単位
画素が決まった透明絶縁基板を提供する工程と、 前記ソースバスラインを含む前記透明絶縁基板上部に第
１絶縁層を形成する工程と、 前記第１絶縁層上部に、前記単位画素のうち偶数列の単
位画素に第１画素電極を形成する工程と、 前記第１画素電極及び第１絶縁層を含む前記透明絶縁基
板の上部に第２絶縁層を形成する工程と、 前記第２絶縁層上部に、前記単位画素のうち奇数列の単
位画素に第２画素電極を形成する工程とを含み、 前記偶数列の第１画素電極は選択された行の左右ソース
バスラインを通って隣接した列の第１画素電極の一側縁
まで延長され、前記第２画素電極は選択された行の左右
ソースバスラインを通って隣接した列の第２画素電極の
一側縁まで延長されるように形成されることを特徴とす
る液晶表示装置の製造方法。 - 【請求項１６】 前記第２絶縁層は２乃至４の誘電率を
有する樹脂絶縁層であることを特徴とする請求項１５記
載の液晶表示装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970014502A KR100260359B1 (ko) | 1997-04-18 | 1997-04-18 | 액정 표시 장치 및 그 제조방법 |
| KR1997/P14502 | 1997-04-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1144893A JPH1144893A (ja) | 1999-02-16 |
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Family
ID=19503263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10821498A Expired - Lifetime JP3475266B2 (ja) | 1997-04-18 | 1998-04-17 | 液晶表示装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6226057B1 (ja) |
| JP (1) | JP3475266B2 (ja) |
| KR (1) | KR100260359B1 (ja) |
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| KR100474529B1 (ko) * | 1998-11-27 | 2005-07-12 | 엘지.필립스 엘시디 주식회사 | 반사형액정표시장치및그제조방법 |
| KR100317621B1 (ko) * | 1999-02-24 | 2001-12-22 | 구본준, 론 위라하디락사 | 액정표시장치 |
| US6600467B1 (en) * | 1999-04-28 | 2003-07-29 | Homer L. Webb | Flat panel display architecture |
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| KR100386458B1 (ko) * | 2000-12-20 | 2003-06-02 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 |
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| KR100364836B1 (ko) * | 2001-02-09 | 2002-12-16 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 |
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| KR101090246B1 (ko) * | 2003-12-10 | 2011-12-06 | 삼성전자주식회사 | 박막 트랜지스터 표시판 |
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| KR101515382B1 (ko) | 2008-08-26 | 2015-04-27 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 |
| WO2011096276A1 (en) * | 2010-02-05 | 2011-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| KR20120124527A (ko) * | 2011-05-04 | 2012-11-14 | 삼성디스플레이 주식회사 | 표시 장치 및 표시 장치의 제조 방법 |
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