JPS62219662A - アモルフアスシリコン薄膜トランジスタマトリクスアレイ - Google Patents
アモルフアスシリコン薄膜トランジスタマトリクスアレイInfo
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- JPS62219662A JPS62219662A JP61060841A JP6084186A JPS62219662A JP S62219662 A JPS62219662 A JP S62219662A JP 61060841 A JP61060841 A JP 61060841A JP 6084186 A JP6084186 A JP 6084186A JP S62219662 A JPS62219662 A JP S62219662A
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- drain
- buses
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
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- Liquid Crystal (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、ａ−３ｔ（アモルファスシリコン）を用いた
薄膜トランジスタ（以下、ＴＰＴと称す）のマトリクス
アレイにおいて、その作製工程中等に発生する静電気に
よる絶縁破壊を防止するため、作製工程中に用いる不純
物ドープのａ−Ｓｉ（ｎ”ａ−Ｓｉもしくはｐ”ａ−Ｓ
ｉ）膜によって、各ゲートバス間、各ドレインバス間お
よびこれらの両バス間を接続することにより、各バスに
発生する静電気を上記不純物ドープのａ−Ｓｉ膜を介し
て除去するようにしたものである。
薄膜トランジスタ（以下、ＴＰＴと称す）のマトリクス
アレイにおいて、その作製工程中等に発生する静電気に
よる絶縁破壊を防止するため、作製工程中に用いる不純
物ドープのａ−Ｓｉ（ｎ”ａ−Ｓｉもしくはｐ”ａ−Ｓ
ｉ）膜によって、各ゲートバス間、各ドレインバス間お
よびこれらの両バス間を接続することにより、各バスに
発生する静電気を上記不純物ドープのａ−Ｓｉ膜を介し
て除去するようにしたものである。
本発明は、ＥＬや液晶表示装置等の駆動に用いるＴＰＴ
マトリクスアレイ、特にはａ−３ｔ膜を半導体膜として
用いたＴＰＴマトリクスアレイに関する。
マトリクスアレイ、特にはａ−３ｔ膜を半導体膜として
用いたＴＰＴマトリクスアレイに関する。
ＴＰＴを画素毎に付加したアクティブマトリクス形表示
パネルにおいては、マトリクスを無欠陥で製造する必要
がある。その欠陥には、大別してパスライン開放とパス
ライン間短絡の二種類がある。特にパスライン間短絡は
、仮りに１個のＴＰＴの短絡であってもライン全体が欠
陥となる重大な欠陥であるため、マトリクス中の全ＴＰ
Ｔを短絡無く製造する必要がある。
パネルにおいては、マトリクスを無欠陥で製造する必要
がある。その欠陥には、大別してパスライン開放とパス
ライン間短絡の二種類がある。特にパスライン間短絡は
、仮りに１個のＴＰＴの短絡であってもライン全体が欠
陥となる重大な欠陥であるため、マトリクス中の全ＴＰ
Ｔを短絡無く製造する必要がある。
上記短絡の原因となるのは、マトリクス作製工程中或い
はその後の工程中で発生する静電気による絶縁膜の破壊
が主である。そのため、各工程中での静電破壊を防止す
るための手段が必要とされている。
はその後の工程中で発生する静電気による絶縁膜の破壊
が主である。そのため、各工程中での静電破壊を防止す
るための手段が必要とされている。
従来のＴＰＴマトリクスアレイを適用した液晶表示パネ
ルの構造を第４図（ａｌに、そのＴＰＴ部（円内）の拡
大図を同図（ｂｌに示す。この液晶表示パネルは、偏光
板ｌと、ＴＰＴ２およびこのＴＰＴ２によって駆動され
る透明な表示電極３のマトリクス状に形成されたガラス
基板４と、液晶Ｎ５と、透明電極６と、カラーフィルタ
７と、ガラス基板８と、偏光板９とを順次層状に重ねた
構成となっている。そして、ＴＰＴ２のドレイン電極２
ｄからは各ライン毎に引出し電極としてドレインバスＤ
が引出され、またゲート電極２ｇからは各ライン毎に引
出し電極としてゲートバスＧが引出されており、データ
ドライバ１０、スキャンドライバ１１によってそれぞれ
上記ドレインバスＤ１ゲートバスＧを介して各画素のア
クティブ駆動が行われる。
ルの構造を第４図（ａｌに、そのＴＰＴ部（円内）の拡
大図を同図（ｂｌに示す。この液晶表示パネルは、偏光
板ｌと、ＴＰＴ２およびこのＴＰＴ２によって駆動され
る透明な表示電極３のマトリクス状に形成されたガラス
基板４と、液晶Ｎ５と、透明電極６と、カラーフィルタ
７と、ガラス基板８と、偏光板９とを順次層状に重ねた
構成となっている。そして、ＴＰＴ２のドレイン電極２
ｄからは各ライン毎に引出し電極としてドレインバスＤ
が引出され、またゲート電極２ｇからは各ライン毎に引
出し電極としてゲートバスＧが引出されており、データ
ドライバ１０、スキャンドライバ１１によってそれぞれ
上記ドレインバスＤ１ゲートバスＧを介して各画素のア
クティブ駆動が行われる。
次に、上記液晶表示パネルにおけるＴＰＴ２の製造工程
を第５図の左側に、また上記製造工程と同時に進行する
ドレインバスＤの周辺’ＪＩ出し部の製造工程を第５図
の右側に示す。
を第５図の左側に、また上記製造工程と同時に進行する
ドレインバスＤの周辺’ＪＩ出し部の製造工程を第５図
の右側に示す。
まず、同図１ａｌに示すように、ガラス基板２１（第４
図のガラス基板４に等しい）上にＣｒ等でできた厚さ１
０００人のゲート電極２２を形成する。
図のガラス基板４に等しい）上にＣｒ等でできた厚さ１
０００人のゲート電極２２を形成する。
このゲート電極２２は、ガラス基板２１の外側まで引出
されるゲートバスにもなっている。更にその上から、５
ｉＨａガスをベースガスとするプラズマＣＶＤ法を用い
て、ゲート絶縁膜としての厚さ３０００人のＳｉＮ膜２
３、半導体膜としての厚さ１０００人のａ−Ｓｉ膜２４
、保護膜としての厚さ１０００人のＳｉＯ２膜を、順次
連続的に形成していく。
されるゲートバスにもなっている。更にその上から、５
ｉＨａガスをベースガスとするプラズマＣＶＤ法を用い
て、ゲート絶縁膜としての厚さ３０００人のＳｉＮ膜２
３、半導体膜としての厚さ１０００人のａ−Ｓｉ膜２４
、保護膜としての厚さ１０００人のＳｉＯ２膜を、順次
連続的に形成していく。
同図（ｂ）において、Ｓ’ｉ ０２膜２５上であってゲ
ート電極２２の上方にフォトレジスト２６をバーニング
することより、ＳｉＯ２膜２５を選択的にエツチングす
る。フォトレジスト２６はそのまま残してお（。
ート電極２２の上方にフォトレジスト２６をバーニング
することより、ＳｉＯ２膜２５を選択的にエツチングす
る。フォトレジスト２６はそのまま残してお（。
同図（Ｃ１において、ａ−３ｔ膜２４およびフォトレジ
スト２６上に、Ｐ（リン）をドープしたｎａ−Ｓｉ膜２
７をプラズマＣＶＤ法を用いて基板温度１２０℃にて５
００人形成した後、Ａ１膜２８を室温にて真空蒸着法で
１０００人形成する。その後、アセトン等のレジスト剥
離液中に浸漬することにより、同図（ｄｌのようにフォ
トレジスト２６を除去する。
スト２６上に、Ｐ（リン）をドープしたｎａ−Ｓｉ膜２
７をプラズマＣＶＤ法を用いて基板温度１２０℃にて５
００人形成した後、Ａ１膜２８を室温にて真空蒸着法で
１０００人形成する。その後、アセトン等のレジスト剥
離液中に浸漬することにより、同図（ｄｌのようにフォ
トレジスト２６を除去する。
次に、ドレイン電極とソース電極を形成するために再び
フォトレジスト２９をパターニングし、同図（ｅｌに示
すように、余分な、１１膜８をリン酸で６一 エツチングして除去する。
フォトレジスト２９をパターニングし、同図（ｅｌに示
すように、余分な、１１膜８をリン酸で６一 エツチングして除去する。
フォトレジスト２９をそのまま残し、今度はＣＦ ４
／ ０２系のガスプラズマエツチングを行うことにより
、上記フォトレジスト２９の下方以外に形成されている
ｎ”ａ−Ｓｉ膜２７、ａ−Ｓｉ膜２４およびＳｉＮ膜２
３を除去する。その後、フォトレジスト２９の除去を行
うことにより、同図（ｆｌ左側のようなＴＰＴがそれぞ
れ分離されて形成される。このとき、ゲート電極Ｇの左
右の上方に形成されているＡβ膜２８がそれぞれドレイ
ン電極、ソース電極になる。
／ ０２系のガスプラズマエツチングを行うことにより
、上記フォトレジスト２９の下方以外に形成されている
ｎ”ａ−Ｓｉ膜２７、ａ−Ｓｉ膜２４およびＳｉＮ膜２
３を除去する。その後、フォトレジスト２９の除去を行
うことにより、同図（ｆｌ左側のようなＴＰＴがそれぞ
れ分離されて形成される。このとき、ゲート電極Ｇの左
右の上方に形成されているＡβ膜２８がそれぞれドレイ
ン電極、ソース電極になる。
また、Ａｊ！膜２８はドレインバスにもなっており、同
図ｆｆｌの右側の図に示されるように、隣接するドレイ
ンバスＤｎ、Ｄ はガラス基板２１上で互いに完全分
離された構造となる。
図ｆｆｌの右側の図に示されるように、隣接するドレイ
ンバスＤｎ、Ｄ はガラス基板２１上で互いに完全分
離された構造となる。
この後のプロセスでは、上記ＴＦＴ上に眉間絶縁層を形
成し、コンタクトホールを設け、金属にて各ＴＰＴをパ
スライン毎に接続し、マトリクス化を行う。その後は、
目的に応じ、液晶もしくはＥＬの製造工程を経る。
成し、コンタクトホールを設け、金属にて各ＴＰＴをパ
スライン毎に接続し、マトリクス化を行う。その後は、
目的に応じ、液晶もしくはＥＬの製造工程を経る。
上記従来のＴＰＴマトリクスアレイにおいては、上述し
たように、各ゲートバス間、各ドレインバス間およびこ
れら両バス間は、互いに分離した構成となっている。そ
のため、マトリクス作製工程中もしくはその後の工程中
において発生する高電圧の静電気（数１００〜数ＫＶ）
が各バス間に印加され、その結果、ゲート絶縁膜（第５
図中のＳｉＮ膜２３）の絶縁破壊が生じ、ドレインバス
とゲートバス間が短絡してしまうという問題があった。
たように、各ゲートバス間、各ドレインバス間およびこ
れら両バス間は、互いに分離した構成となっている。そ
のため、マトリクス作製工程中もしくはその後の工程中
において発生する高電圧の静電気（数１００〜数ＫＶ）
が各バス間に印加され、その結果、ゲート絶縁膜（第５
図中のＳｉＮ膜２３）の絶縁破壊が生じ、ドレインバス
とゲートバス間が短絡してしまうという問題があった。
このようなパスライン間の短絡は、前述したように、１
個のＴＦＴ内の短絡であってもライン全体が欠陥となっ
てしまう重大な欠陥である。
個のＴＦＴ内の短絡であってもライン全体が欠陥となっ
てしまう重大な欠陥である。
本発明は、上記静電気による絶縁破壊を防止して、パス
ライン間短絡をなくすことのできるＴＰＴマトリクスア
レイを提供することを目的とする。
ライン間短絡をなくすことのできるＴＰＴマトリクスア
レイを提供することを目的とする。
本発明は、各ドレインバス間、各ゲートバス間、及びこ
れら両バス間を、不純物ドープのａ−Ｓｉ［％（ｎ”ａ
−３ｔ膜もしくはｐ”ａ−Ｓｉ膜）によって接続したも
のである。
れら両バス間を、不純物ドープのａ−Ｓｉ［％（ｎ”ａ
−３ｔ膜もしくはｐ”ａ−Ｓｉ膜）によって接続したも
のである。
上記ｎ”ａ−Ｓｉ膜（もしくはｐ”ａ−Ｓｉ膜）は、高
電圧（数１００〜数ＫＶ）の静電気に対しては、これを
逃してやれる程度の低抵抗として作用し、一方、駆動時
に外部回路（データドライバ、スキャンドライバ）から
印加される電圧（数１０ｖ）に対しては、互いに何ら影
響を及ぼさない大抵抗として作用する。そのため、上記
ｎ”ａ−Ｓｉ膜（もしくはｐ”ａ−Ｓｉ膜）によって、
前述したような静電気印加が防止され、ＴＰＴの絶縁破
壊が防げる。
電圧（数１００〜数ＫＶ）の静電気に対しては、これを
逃してやれる程度の低抵抗として作用し、一方、駆動時
に外部回路（データドライバ、スキャンドライバ）から
印加される電圧（数１０ｖ）に対しては、互いに何ら影
響を及ぼさない大抵抗として作用する。そのため、上記
ｎ”ａ−Ｓｉ膜（もしくはｐ”ａ−Ｓｉ膜）によって、
前述したような静電気印加が防止され、ＴＰＴの絶縁破
壊が防げる。
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図は、本発明の一実施例を概略的に示す平面図であ
る。同図では、マトリクス部Ｍについて＝９− は省略しであるが、ここは第４図（ａｌに示したと同様
に多数のＴＰＴがマトリクス状に配置されており、ＴＰ
Ｔの構成も第４図１ｂｌと同様である。本実施例の特徴
は、ドレインバスＤおよびゲートバスＧの周辺引出し部
（第１図中の斜線部）において、各ドレインバス０間、
各ゲートバス間、およびこれら両バスＤ、Ｇ間を、Ｐ
（リン）のドープされたａ−８ｉ膜であるｎ ” ａ−
Ｓｉ膜で接続した点にある。
る。同図では、マトリクス部Ｍについて＝９− は省略しであるが、ここは第４図（ａｌに示したと同様
に多数のＴＰＴがマトリクス状に配置されており、ＴＰ
Ｔの構成も第４図１ｂｌと同様である。本実施例の特徴
は、ドレインバスＤおよびゲートバスＧの周辺引出し部
（第１図中の斜線部）において、各ドレインバス０間、
各ゲートバス間、およびこれら両バスＤ、Ｇ間を、Ｐ
（リン）のドープされたａ−８ｉ膜であるｎ ” ａ−
Ｓｉ膜で接続した点にある。
そこで、第１図において矢印Ａ、Ｂ方向から見たドレイ
ンバスＤ、ゲートバスＧの周辺引出し部の拡大断面構成
を第２図（ａｌ、 （ｂｌに示す。同図（ａｌにおいて
は、ガラス基板２１上にＳｉＮ膜２３、ａ−Ｓｉ膜２４
および上述したｎ”ａ−Ｓｉｌｌ！２７を順次形成し、
そのｎ”ａ−Ｓｉ膜２７上にＡＡ膜であるドレインバス
Ｉ）ｎ、Ｄｎ＋＋を設けた構成としである。即ち、隣接
するドレインバスＤｎ。
ンバスＤ、ゲートバスＧの周辺引出し部の拡大断面構成
を第２図（ａｌ、 （ｂｌに示す。同図（ａｌにおいて
は、ガラス基板２１上にＳｉＮ膜２３、ａ−Ｓｉ膜２４
および上述したｎ”ａ−Ｓｉｌｌ！２７を順次形成し、
そのｎ”ａ−Ｓｉ膜２７上にＡＡ膜であるドレインバス
Ｉ）ｎ、Ｄｎ＋＋を設けた構成としである。即ち、隣接
するドレインバスＤｎ。
ｐｎ＋１はｎ”ａ−Ｓｉｌ莫２７で互いに接続されてお
り、前述した第５図ｉｆ）のように分離されていない。
り、前述した第５図ｉｆ）のように分離されていない。
一方、第２図山）においては、ガラス基板２１上に形成
されたゲートバスＯｎ 、 Ｇ＋ｍ上からｎ”ａ−Ｓｉ
膜２７を形成した構成としである。即ち、隣接するゲー
トバスＧ ｎ＋ Ｇｎａ＋は、ｎ”ａ−Ｓｉ膜２７で互
いに接続されている。更に、第２図（ａ）に示したドレ
インバス側のｎ”ａ−Ｓｉ膜２７と同図（ｂ）に示した
ゲートバス側のｎ”ａ−３Ｓ膜２７とは、第１図中の斜
線で示したように、それらの一端で互いに接続しである
。即ち、すべてのパスラインはｎ”ａ−３Ｌ膜２７によ
って接続されたことになる。
されたゲートバスＯｎ 、 Ｇ＋ｍ上からｎ”ａ−Ｓｉ
膜２７を形成した構成としである。即ち、隣接するゲー
トバスＧ ｎ＋ Ｇｎａ＋は、ｎ”ａ−Ｓｉ膜２７で互
いに接続されている。更に、第２図（ａ）に示したドレ
インバス側のｎ”ａ−Ｓｉ膜２７と同図（ｂ）に示した
ゲートバス側のｎ”ａ−３Ｓ膜２７とは、第１図中の斜
線で示したように、それらの一端で互いに接続しである
。即ち、すべてのパスラインはｎ”ａ−３Ｌ膜２７によ
って接続されたことになる。
次に、本実施例を実現するための製造方法の一例を第３
図に示す。なお、同図中の左側はＴＰＴの製造工程を示
し、右側は上記工程と同時に進行するドレインバスＤの
周辺引出し部の製造工程を示している。
図に示す。なお、同図中の左側はＴＰＴの製造工程を示
し、右側は上記工程と同時に進行するドレインバスＤの
周辺引出し部の製造工程を示している。
ここで、同図（ａ）〜（ｅ）の工程は第５図（ａｌ〜（
ｅ）に示したものと同じであるので、ここではその説明
を省略する。ただ、同図ｉａｌのプラズマＣＶＤ法によ
る膜形成時において、ゲートバスＧの周辺引出し部（第
１図に示した破線よりも矢印Ｃ方向側）には、上記膜形
成が行われないように、マスクを取付けるようにする。
ｅ）に示したものと同じであるので、ここではその説明
を省略する。ただ、同図ｉａｌのプラズマＣＶＤ法によ
る膜形成時において、ゲートバスＧの周辺引出し部（第
１図に示した破線よりも矢印Ｃ方向側）には、上記膜形
成が行われないように、マスクを取付けるようにする。
そして、同図（ｅ）におけるプラズマＣＶＤ法によるｎ
”ａ−３Ｌ膜２７の形成時に上記マスクを取外し、第２
図（ｂ）に示したようにゲートバスＧ（Ｇｎ、Ｇ）上に
ｎ”ａ−Ｓｉ膜２７を直接形成する。この時更に、上記
ゲートバス側のｎ”ａ−３ｔ膜２７とドレインバス側の
ｎ＋ａ−ＳｉＩ！１１２７とが、一端部において接続さ
れるように形成する。
”ａ−３Ｌ膜２７の形成時に上記マスクを取外し、第２
図（ｂ）に示したようにゲートバスＧ（Ｇｎ、Ｇ）上に
ｎ”ａ−Ｓｉ膜２７を直接形成する。この時更に、上記
ゲートバス側のｎ”ａ−３ｔ膜２７とドレインバス側の
ｎ＋ａ−ＳｉＩ！１１２７とが、一端部において接続さ
れるように形成する。
このようにして、余分なＡＩｌ膜８をエツチングする（
工程第３図（ｅ））まで終了したら、その後のＣＦ４１
０２系のガスプラズマエツチング工程において、同図（
ｆ）に示すようにドレインバス側の周辺引出し部を金属
マスク３０で覆うようにする。
工程第３図（ｅ））まで終了したら、その後のＣＦ４１
０２系のガスプラズマエツチング工程において、同図（
ｆ）に示すようにドレインバス側の周辺引出し部を金属
マスク３０で覆うようにする。
このようにすれば、上記金属マスク３０以下にあるｎ”
ａ−３ｔ膜２７．ａ−３ｔ膜２４．ＳｉＮ膜２３等は、
ＣＦａの活性種によってエツチングされることなく、そ
のまま残留する。その後にフォトレジスト２９を除去す
ることにより、第３図（酌に示すように、隣接するドレ
インバスＤ １１１Ｄｒｍはｎ”ａ−３Ｌ膜２７で互い
に接続された構成となる。以上のようにして、第１図及
び第２図に示したような構成にすることができる。
ａ−３ｔ膜２７．ａ−３ｔ膜２４．ＳｉＮ膜２３等は、
ＣＦａの活性種によってエツチングされることなく、そ
のまま残留する。その後にフォトレジスト２９を除去す
ることにより、第３図（酌に示すように、隣接するドレ
インバスＤ １１１Ｄｒｍはｎ”ａ−３Ｌ膜２７で互い
に接続された構成となる。以上のようにして、第１図及
び第２図に示したような構成にすることができる。
ここで、周辺引出し部において各パスライン間に形成さ
れた上記ｎ”ａ−３ｔ膜２７の抵抗値はある範囲内で調
整可能であり、１〜数１０ＭΩ程度が望ましい。例えば
、ｎ”ａ−ＳｉｌＩ！Ｉの抵抗率を１０ ΩＧ、膜厚
を５００人、各パスライン間隔を１００μｍ１接続長を
１．０ｃｍとすれば、上記抵抗値は２０ＭΩとなる。
れた上記ｎ”ａ−３ｔ膜２７の抵抗値はある範囲内で調
整可能であり、１〜数１０ＭΩ程度が望ましい。例えば
、ｎ”ａ−ＳｉｌＩ！Ｉの抵抗率を１０ ΩＧ、膜厚
を５００人、各パスライン間隔を１００μｍ１接続長を
１．０ｃｍとすれば、上記抵抗値は２０ＭΩとなる。
このような抵抗値を持つｎ”ａ−Ｓｉ膜２７は、高電圧
（数１００Ｖ〜数ＫＶ）の静電気に対しては、これを逃
してやれる程度の低抵抗として働く。
（数１００Ｖ〜数ＫＶ）の静電気に対しては、これを逃
してやれる程度の低抵抗として働く。
そのため、マトリクスアレイの作製工程中等に各バスに
発生する静電気は、上記ｎ”ａ−Ｓｉ膜２７によって除
去され、ＴＰＴの絶縁破壊が防止される。
発生する静電気は、上記ｎ”ａ−Ｓｉ膜２７によって除
去され、ＴＰＴの絶縁破壊が防止される。
一方、駆動時に外部回路（第４図（δ）に示したデータ
ドライバ１０やスキャンドライバ１１）から各バスに印
加される電圧は数１０Ｖ程度なので、この印加電圧に対
しては上記ｎ”ａ−Ｓｉ膜２７は大抵抗として働く。即
ち、駆動時には各バス間は従来と同様に絶縁されている
のに等しくなり、ｎ”ａ−Ｓｉ膜２７は上記外部回路に
対しては何らの影響も与えない。
ドライバ１０やスキャンドライバ１１）から各バスに印
加される電圧は数１０Ｖ程度なので、この印加電圧に対
しては上記ｎ”ａ−Ｓｉ膜２７は大抵抗として働く。即
ち、駆動時には各バス間は従来と同様に絶縁されている
のに等しくなり、ｎ”ａ−Ｓｉ膜２７は上記外部回路に
対しては何らの影響も与えない。
なお、各バス間を接続するのに、上記ｎ”ａ−Ｓｉ膜２
７を用いる代りに、Ｂ（ホウ素）等をドープしたａ−Ｓ
ｉ膜であるｐ”ａ−３Ｌ膜を用いてもよい。
７を用いる代りに、Ｂ（ホウ素）等をドープしたａ−Ｓ
ｉ膜であるｐ”ａ−３Ｌ膜を用いてもよい。
また、各バス間を上記ｎ”ａ−Ｓｉ膜（もしくはｐ“ａ
−Ｓｉ膜）で接続する場所は、必ずしも周辺引出し部で
ある必要はなく、例えば第１図に示したマトリクス部Ｍ
内であってもよい。
−Ｓｉ膜）で接続する場所は、必ずしも周辺引出し部で
ある必要はなく、例えば第１図に示したマトリクス部Ｍ
内であってもよい。
本発明によれば、マトリクスアレイの作製工程中にゲー
トバスやドレインバスに発生する静電気をｎ”ａ−Ｓｉ
膜（もしくはｐ”ａ−Ｓｉ膜）によって除去できるので
、上記静電気による絶縁破壊を防止でき、従って短絡欠
陥のないアモルファスシリコン薄膜トランジスタアレイ
が実現できる。
トバスやドレインバスに発生する静電気をｎ”ａ−Ｓｉ
膜（もしくはｐ”ａ−Ｓｉ膜）によって除去できるので
、上記静電気による絶縁破壊を防止でき、従って短絡欠
陥のないアモルファスシリコン薄膜トランジスタアレイ
が実現できる。
第１図は本発明の一実施例を示す概略平面図、第２図＋
８）、 （ｂ）は同実施例における周辺引出し部の構成
を示す拡大断面図、 第３図＋ａ）〜［ｇ）は同実施例を実現するための製造
方法の一例を示す製造工程図、 第４図＋Ｉｌｌ、 （ｂ）は従来の一般的な液晶表示パ
ネルを示す構成図、 第５図（ａ）〜（ｆ）は従来のＴＰＴマトリクスアレイ
の製造方法を示す製造工程図である。 ２１・・・ガラス基板、 ２３・・・ＳｉＮ膜（ゲート絶縁膜）、２４・・・ａ−
３ｔ膜（半導体膜）、 ２７・・・ｎ１ａ−８ｉＩ！１１１１ ３０・・・金属マスク、 Ｄ、Ｄｎ、Ｄｈ＋１・・・ドレインバス、Ｇｙ Ｇｎ
、（）、ｎ＋＋・、、ゲートハス。
８）、 （ｂ）は同実施例における周辺引出し部の構成
を示す拡大断面図、 第３図＋ａ）〜［ｇ）は同実施例を実現するための製造
方法の一例を示す製造工程図、 第４図＋Ｉｌｌ、 （ｂ）は従来の一般的な液晶表示パ
ネルを示す構成図、 第５図（ａ）〜（ｆ）は従来のＴＰＴマトリクスアレイ
の製造方法を示す製造工程図である。 ２１・・・ガラス基板、 ２３・・・ＳｉＮ膜（ゲート絶縁膜）、２４・・・ａ−
３ｔ膜（半導体膜）、 ２７・・・ｎ１ａ−８ｉＩ！１１１１ ３０・・・金属マスク、 Ｄ、Ｄｎ、Ｄｈ＋１・・・ドレインバス、Ｇｙ Ｇｎ
、（）、ｎ＋＋・、、ゲートハス。
Claims (5)
- （１）ゲート電極（２２）の形成された絶縁性基板（２
１）上に、ゲート絶縁膜（２３）と、ａ−Ｓｉの半導体
膜（２４）と、不純物がドープされたａ−Ｓｉ膜（２７
）とを順次形成し、更に前記不純物ドープのａ−Ｓｉ膜
上にソース電極（２８）およびドレイン電極（２８）を
形成してなる薄膜トランジスタをマトリクス状に多数集
積して構成したアモルファスシリコン薄膜トランジスタ
マトリクスアレイにおいて、 前記ドレイン電極からの引出し電極である各ドレインバ
ス（Ｄ）間、前記ゲート電極からの引出し電極である各
ゲートバス（Ｇ）間、および前記ドレインバスと前記ゲ
ートバスとの間を、前記不純物ドープのａ−Ｓｉ膜（２
７）によって接続したこと特徴とするアモルファスシリ
コン薄膜トランジスタマトリクスアレイ。 - （２）前記不純物ドープのａ−Ｓｉ膜はｎ＾＋ａ−Ｓｉ
膜であることを特徴とする特許請求の範囲第１項記載の
アモルファスシリコン薄膜トランジスタマトリクスアレ
イ。 - （３）前記不純物ドープのａ−Ｓｉ膜はｐ＾＋ａ−Ｓｉ
膜であることを特徴とする特許請求の範囲第１項記載の
アモルファスシリコン薄膜トランジスタマトリクスアレ
イ。 - （４）前記不純物ドープのａ−Ｓｉ膜で接続された前記
各バス間の抵抗値が１乃至１０ＭΩであることを特徴と
する特許請求の範囲第１項乃至第３項のいずれか１つに
記載のアモルファスシリコン薄膜トランジスタマトリク
スアレイ。 - （５）前記各バスはその周辺部が前記不純物ドープのａ
−Ｓｉ膜によって接続されていることを特徴とする特許
請求の範囲第１項乃至第４項のいずれか１つに記載のア
モルファスシリコン薄膜トランジスタマトリクスアレイ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060841A JPS62219662A (ja) | 1986-03-20 | 1986-03-20 | アモルフアスシリコン薄膜トランジスタマトリクスアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060841A JPS62219662A (ja) | 1986-03-20 | 1986-03-20 | アモルフアスシリコン薄膜トランジスタマトリクスアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219662A true JPS62219662A (ja) | 1987-09-26 |
Family
ID=13153991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61060841A Pending JPS62219662A (ja) | 1986-03-20 | 1986-03-20 | アモルフアスシリコン薄膜トランジスタマトリクスアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219662A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62280891A (ja) * | 1986-05-30 | 1987-12-05 | シャープ株式会社 | アクテイブマトリツクス基板 |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| NL9301406A (nl) * | 1992-08-13 | 1994-03-01 | Casio Computer Co Ltd | Dunne filmtransistorenreeks en daarvan gebruikmakende vloeibare kristalweergeefinrichting. |
| US5650834A (en) * | 1994-07-05 | 1997-07-22 | Mitsubishi Denki Kabushiki Kaisha | Active-matrix device having silicide thin film resistor disposed between an input terminal and a short-circuit ring |
-
1986
- 1986-03-20 JP JP61060841A patent/JPS62219662A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62280891A (ja) * | 1986-05-30 | 1987-12-05 | シャープ株式会社 | アクテイブマトリツクス基板 |
| JPH0547813B2 (ja) * | 1986-05-30 | 1993-07-19 | Sharp Kk | |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| NL9301406A (nl) * | 1992-08-13 | 1994-03-01 | Casio Computer Co Ltd | Dunne filmtransistorenreeks en daarvan gebruikmakende vloeibare kristalweergeefinrichting. |
| US5504348A (en) * | 1992-08-13 | 1996-04-02 | Casio Computer Co., Ltd. | Thin-film transistor array and liquid crystal display device using the thin-film transistor array |
| US5650834A (en) * | 1994-07-05 | 1997-07-22 | Mitsubishi Denki Kabushiki Kaisha | Active-matrix device having silicide thin film resistor disposed between an input terminal and a short-circuit ring |
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