JP3162526B2 - アクティブマトリクス型液晶表示素子の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリクス型
液晶表示素子の製造方法に係り、特にスイッチング素子
として薄膜トランジスタを用いたものに関する。

【０００２】

【従来の技術】近年、液晶表示装置は、薄型、低消費電
力等の特徴を活かして、テレビあるいはグラフィックデ
ィスプレイなどの表示素子として盛んに利用されてい
る。

【０００３】中でも、薄膜トランジスタ（Thin Film Tr
ansistor；以下、ＴＦＴと略称）をスイッチング素子と
して用いたアクティブマトリックス型液晶表示装置は、
高速応答性に優れ、高画素数化に適しており、ディスプ
レイ画面の高画質化、大型化、カラー画像化を実現する
ものとして期待され、研究開発が進められ、既に実用に
供されているものもある。

【０００４】このアクティブマトリックス型液晶表示装
置の表示素子部分は、一般的にＴＦＴのようなスイッチ
ング用アクティブ素子とこれに接続された画素電極が配
設されたアクティブ素子アレイ基板と、これに対向して
配置される対向電極が形成された対向基板と、これら基
板間に挟持される液晶組成物と、さらに各基板の外表面
側に貼設される偏光板とからその主要部分が構成されて
いる。

【０００５】図８は、その一例として従来の逆スタガー
型ＴＦＴをスイッチ素子として用いたアクティブマトリ
クス型液晶表示素子製造工程を、そのＴＦＴアレイ基板
を中心として示す概略断面図である。

【０００６】まず、図８（ａ）に示すように、透明絶縁
基板８０１上のほぼ全面に、例えばスパッタリング法を
用いてタンタル（Ｔａ）を成膜し、所定の形状にフォト
エッチングすることにより走査線８０３とゲート電極８
０５および導電部８０７を同時に一体に形成した後、走
査線 1本ずつの導通を確認して断線検査を行なう。ま
た、隣り合う走査線８０３どうしの間の短絡を検査する
こともある。

【０００７】次に図８（ｂ）に示すように、走査線８０
３およびゲート電極８０５を覆うように透明絶縁基板８
０１の主面ほぼ全面にわたって、窒化ケイ素（Ｓｉ
Ｎ_x ）膜からなるゲート絶縁膜８０９をプラズマＣＶＤ
法を用いて形成する。

【０００８】次にプラズマＣＶＤ法を用いて、ｉ型のア
モルファスシリコン（以下ａ−Ｓｉと略称）膜、ＳｉＮ
_x 膜を連続成膜した後、所定の形状にフォトエッチング
することにより半導体層８１１、エッチング保護層８１
３を形成する。

【０００９】続いてプラズマＣＶＤ法によりｎ型のａ−
Ｓｉ膜を成膜し、所定の形状にフォトエッチングするこ
とによりオーミック層８１５、８１７を形成する。

【００１０】そして図８（ｃ）に示すように、例えばス
パッタリング法を用いてＩＴＯ膜を成膜し、所定の形状
にフォトエッチングすることにより画素電極８１９を形
成する。

【００１１】最後に、図８（ｄ）に示すように、導電部
８０７と信号線８２１とを短絡させる部分のゲート絶縁
膜８０９を取り除いた後、例えばスパッタリング法を用
いてアルミニウム膜を成膜し所定の形状にフォトエッチ
ングすることにより、ドレイン電極８２３とソース電極
８２５および信号線８２１を形成する。そして信号線８
２１の 1本ずつの導通を確認することで、その断線検査
を行なう。

【００１２】図９はこのような液晶表示素子のＴＦＴア
レイ基板の一部省略平面図である。静電気によるゲート
絶縁膜８０９の静電破壊を防止するために、全走査線８
０３および全信号線８２１は透明絶縁基板８０１の周縁
部に設けられた導電部８０７、いわゆるショートリング
に接続されている。これはゲート絶縁膜８０９が破壊さ
れるとその部分で走査線８０３と信号線８２１とが短絡
して表示画像に例えば線欠陥が発生するため、そのよう
な欠陥の発生をＴＦＴアレイ基板製造工程中に防ぐため
に必要とされるものである。

【００１３】しかしながら、このようなアクティブマト
リクス型液晶表示素子の製造方法においては、ＴＦＴア
レイ基板の製造工程中、全ての走査線８０３および信号
線８２１は共通の一つの導電部８０７によって短絡され
ているので、走査線８０３や信号線８２１の導通検査お
よび短絡検査ができない。上記の例では少なくとも信号
線８２１の短絡検査が不可能である。

【００１４】そのため走査線８０３や信号線８２１の短
絡欠陥を有するようなＴＦＴアレイ基板が、ＴＦＴアレ
イ基板製造工程よりも後工程、例えば液晶セル組み立て
工程などにまで持ち込まれる。その結果、液晶表示素子
が完成して実際に表示させて検査するまで走査線８０３
や信号線８２１の導通不良や短絡欠陥が発見されないた
め、液晶表示素子として完成した段階での液晶表示素子
の不良率が高く、製造に無駄が多くなり製造コストが高
価になるという問題があった。

【００１５】

【発明が解決しようとする課題】本発明は、このような
問題を解決するために成されたものである。本発明の目
的は、走査線や信号線の製造工程ごとに走査線や信号線
の導通検査および短絡検査をそれぞれ行なって製造工程
中の早期のうちに走査線や信号線に欠陥を有するＴＦＴ
アレイ基板を発見することで、完成した段階での液晶表
示素子の不良率を低減し製造の無駄を避けて、製造コス
トの低廉化を実現することにある。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明のアクティブマトリクス型液晶表示素
子の製造方法は、絶縁基板の一主面上に第１の配線を形
成し、その上に絶縁層を形成し、この絶縁層を隔てて第
２の配線を形成し、前記第１の配線および第２の配線に
接続される薄膜トランジスタ素子を形成し、この薄膜ト
ランジスタ素子に接続される画素電極を形成して素子ア
レイ基板を形成し、この素子アレイ基板に対向電極を有
する対向基板を対向配置し両基板の周囲を封止して両基
板間に液晶組成物を注入するアクティブマトリクス型液
晶表示素子の製造方法において、複数本の第１の配線を
形成するとともに、前記第１の配線との接続を避けて第
１の導電体を形成し、前記第１の配線の 1本ごとの導通
検査および隣り合う配線間の短絡検査を行ない、前記第
１の配線に電気抵抗体を介して接続されかつ第１の導電
体に接続される第２の導電体を形成するとともに、前記
第１の配線と交差して配置され前記第１の導電体に電気
抵抗体を介して接続される第２の配線を形成し、前記第
２の配線の 1本ごとの導通検査および隣り合う配線間の
短絡検査を行なうことを特徴としている。

【００１７】また、第２の発明のアクティブマトリック
ス型液晶表示素子の製造方法は、絶縁基板の一主面上に
第１の配線を形成し、絶縁層を形成し、この絶縁層を隔
てて第２の配線を形成し、前記第１の配線および第２の
配線に接続される薄膜トランジスタ素子を形成し、この
薄膜トランジスタ素子に接続される画素電極を形成して
素子アレイ基板を形成し、この素子アレイ基板に対向電
極を有する対向基板を対向配置して、両基板の周囲を封
止して両基板間に液晶組成物を注入するアクティブマト
リクス型液晶表示素子の製造方法において、絶縁基板周
縁部に一方の接続端部を有する複数本の第１の配線を形
成するとともに、前記接続端部との接続を避けて前記絶
縁基板の周縁部の 3辺に第１の導電部を形成する工程
と、前記第１の配線の 1本ごとの導通検査および隣り合
う配線間の短絡検査を行なう工程と、前記第１の配線お
よび前記導電部の上を覆うように絶縁膜を形成する工程
と、前記絶縁膜に前記第１の配線の接続端部を露出させ
る配線部コンタクトホールおよび前記第１の導電部を部
分的に露出させる導電部コンタクトホールおよび前記第
１の導電部の端部を露出させる端部コンタクトホールを
穿設する工程と、前記配線部コンタクトホールおよび前
記導電部コンタクトホールに電気抵抗体を形成する工程
と、前記第１の配線と交差して配置され、前記導電部コ
ンタクトホールの電気抵抗体を介して前記第１の導電部
に接続される第２の配線を形成するとともに、前記配線
部コンタクトホールの電気抵抗体を介して前記第１の配
線に接続され、かつ前記端部コンタクトホールにて前記
第１の導電部に接続される第２の導電部を形成する工程
と、前記第２の配線の 1本ごとの導通検査および隣り合
う配線間の短絡検査を行なう工程とを具備することを特
徴としている。

【００１８】また、第３の発明のアクティブマトリック
ス型液晶表示素子の製造方法は、前記の第１の発明また
は第２の発明において、前記電気抵抗体が前記薄膜トラ
ンジスタ素子に用いた半導体層と同じ材料からなること
を特徴としている。

【００１９】なお、上記の電気抵抗体の抵抗値として
は、絶縁基板上に発生する静電気を第１の配線や第２の
配線から導電体へと導通させることができ、かつ前記の
導通検査の際には、その導通検査に用いる電流が大きく
ならないように抑えることができるような抵抗値である
ことが望ましい。さらには、絶縁基板上に発生する静電
気に起因して走査線と信号線との間などの層間絶縁膜が
破壊されることのないように、層間絶縁膜よりも抵抗値
が低いことが望ましい。

【００２０】上記のような抵抗値の条件を満たす電気抵
抗体としては、通常のＴＦＴ素子に用いられる半導体層
が好適である。そのような半導体層を用いれば製造コス
トの低廉化を図ることができるからである。

【００２１】

【作用】本発明のアクティブマトリクス型液晶表示素子
のＴＦＴアレイ基板は、製造工程中に第１の配線および
第２の配線としての走査線および信号線が、例えばＴＦ
Ｔ素子に用いられるものと同じ材質の半導体層からなる
電気抵抗体を介して第１の導電部および第２の導電部か
らなる共通の導電部に接続されている。

【００２２】これにより走査線または信号線の両端に低
電圧を印加して検査電流を流して線欠陥検査を行なう場
合、その検査電流は前記の電気抵抗体をほとんど流れな
いため、走査線と信号線とは互いに電気的に絶縁されて
いる状態とほぼ同等の状態となっているので、走査線の
導通検査や短絡検査、信号線の導通検査や短絡検査をそ
れぞれその製造工程ごとに行なうことができる。これに
より走査線や信号線の導通検査および短絡検査をそれぞ
れ行ない製造工程中の早期のうちに走査線や信号線に欠
陥を有するＴＦＴアレイ基板を発見することで、完成し
た段階での液晶表示素子の不良率を低減し製造の無駄を
避けて製造コストの低廉化を実現することができる。

【００２３】しかも前記の電気抵抗体はＴＦＴアレイ基
板に蓄積された静電気を前記の第１の導電部および第２
の導電部からなる共通の導電部に流すので、この導電部
により走査線と信号線との間に介在している層間絶縁膜
などの静電破壊を防ぐことができ、ＴＦＴアレイ基板の
歩留まりを向上させて製造コストの低廉化を実現するこ
とができる。

【００２４】そしてＴＦＴ素子に用いる半導体層と同じ
材料を用いて前記の電気抵抗体を形成すれば、前記の電
気抵抗体を別途に形成するような煩雑な工程を避けるこ
とができ、製造工程を簡易化することができる。

【００２５】

【実施例】以下、図面に基づいて本発明の実施例を詳細
に説明する。

【００２６】（実施例１）図１は、逆スタガー型ＴＦＴ
素子をスイッチング素子として用いたアクティブマトリ
ックス型液晶表示素子の製造工程を示す断面図である。
この図１は特にＴＦＴアレイ基板を中心に示している。
また図２は本発明の製造方法により製造されたアクティ
ブマトリックス型液晶表示素子の構成を示す一部省略平
面図である。 まず、図１（ａ）に示すように、透明絶
縁基板１０１上の全面に、例えばタンタル（Ｔａ）をス
パッタリング法を用いて成膜し所定の形状にフォトエッ
チングすることにより、走査線１０３とゲート電極１０
５、第１の導電部１０７を形成する。

【００２７】図３は、図１（ａ）に示す工程における液
晶表示素子の概略平面図である。透明絶縁基板１０１上
には第１の導電部１０７および走査線１０３が電気的な
接続を避けて形成されている。本工程の段階で隣同士の
走査線１０３の短絡検査を行なう。また、 1本ずつの走
査線１０３の導通検査を行なう。このような検査により
線欠陥を有することが判明した基板は不良品として工程
から除外し、これ以降の工程には投入しない。あるいは
不良部分にレーザリペアなどを施し不良を解消した後、
良品として以降の工程に投入する。

【００２８】前記の検査により線欠陥を有しないことが
確認された基板は次工程に投入される。その工程では透
明絶縁基板１０１の主面ほぼ全面を覆うように、ＳｉＮ
_x 膜からなるゲート絶縁膜１０９をプラズマＣＶＤ法を
用いて形成する。このゲート絶縁膜１０９によって図１
（ｂ）に示すように走査線１０３およびゲート電極１０
５の上が覆われる。

【００２９】続いて、第１の導電部１０７と後工程で形
成する信号線１１１との接続をとる箇所に導電部コンタ
クトホール１１５を、走査線１０３と後工程で形成する
第２の導電部１１３との接続をとる箇所に配線部コンタ
クトホール１１７を、また第１の導電部１０７と第２の
導電部１１３との接続をとる箇所に端部コンタクトホー
ル１１９を、それぞれ穿設する。

【００３０】そしてプラズマＣＶＤ法を用いてｉ型のａ
−Ｓｉ膜を成膜し、これを所定の形状にフォトエッチン
グすることにより、ＴＦＴ素子１２１の半導体層１２３
を形成するとともに、前記の各コンタクトホールに電気
抵抗体１２５を形成する。このようにＴＦＴ素子１２１
に用いられる半導体層１２３と同じ半導体膜を電気抵抗
体１２５として用いているので、電気抵抗体１２５を別
途に形成する煩雑な工程の付加を避けることができる。

【００３１】続いて、図１（ｃ）に示すように、プラズ
マＣＶＤ法を用いてＳｉＮ_x 膜を成膜しこれを所定の形
状にフォトエッチングすることにより、チャネル保護膜
１２７を形成した後、同様にプラズマＣＶＤ法によりｎ
型ａ−Ｓｉ膜を成膜しこれを所定の形状にフォトエッチ
ングしてオーミックコンタクト層１２９、１３１を形成
する。このとき、各コンタクトホールにもオーミックコ
ンタクト層１２９、１３１と同じ膜からなる接続部材１
３３も配設する。

【００３２】その後、図１（ｄ）に示すように、例えば
ＩＴＯ膜をスパッタリング法を用いて成膜し所定の形状
にフォトエッチングすることにより画素電極１３５を形
成する。

【００３３】そして図１（ｅ）に示すように、例えばア
ルミニウム膜をスパッタリング法を用いて成膜し所定の
形状にフォトエッチングして、ドレイン電極１３７、ソ
ース電極１３９、信号線１１１を形成するとともに第２
の導電部１１３を形成する。この第２の導電部１１３
は、走査線１０３とは配線部コンタクトホール１１７に
て電気抵抗体１２５および接続部材１３３を介して接続
し、第１の導電部１０７とは端部コンタクトホール１１
９にて接続部材１３３を介して接続する。また信号線１
１１と第１の導電部１０７は導電部コンタクトホール１
１５にて電気抵抗体１２５および接続部材１３３を介し
て接続される。

【００３４】このようにして、第１の導電部１０７およ
び第２の導電部１１３によって導電部１４１が形成され
る。この導電部１４１により透明絶縁基板１０１上の静
電気を吸収して、ＴＦＴ素子１２１の静電破壊や、走査
線１０３と信号線１１１との間に介在するゲート絶縁膜
１０９のような層間絶縁膜などの静電破壊を防ぐことが
できる。

【００３５】そして、次に信号線１１１の線欠陥検査を
行ない、その 1本ごとの導通検査や隣り合う配線どうし
の短絡検査を行なう。

【００３６】このようにして形成された液晶表示素子の
ＴＦＴアレイ基板１４３は、図２の一部省略平面図に示
すような構成となる。走査線１０３と信号線１１１との
交差部分ごとにＴＦＴ素子１２１が配設されている。こ
のＴＦＴ素子１２１は走査線１０３および信号線１１１
に接続されている。さらにこのＴＦＴ素子１２１ごとに
接続される透明導電膜からなる画素電極１３５が配設さ
れている。そして全走査線１０３および全信号線１１１
は、半導体膜からなる電気抵抗体１２５を介して導電部
１４１に接続されている。

【００３７】図４に、上記のように製造された液晶表示
素子のＴＦＴアレイ基板１４３の簡略化した等価回路図
を示す。

【００３８】Ｒｇは走査線１０３の 1本あたりの電気抵
抗、Ｒｓは信号線１１１の 1本あたりの電気抵抗、Ｒｃ
は各電気抵抗体１２５の電気抵抗である。ＲｃはＲｇお
よびＲｓよりも非常に大きいものである。

【００３９】上記のようなＴＦＴアレイ基板の製造工程
においては、走査線１０３の線欠陥検査を行なう場合、
図１（ａ）や図３に示す状態の時点では走査線１０３が
電気的には個々に 1本ずつ分離されている。したがって
例えばａｂ間の導通をみることで導通（断線）検査がで
き、またａ点とｘ点との導通をみることで短絡検査を行
える。

【００４０】一方、信号線１１１の線欠陥検査を行なう
場合は、信号線１１１が形成される時点では信号線１１
１は半導体膜１２３と同じ材質の膜からなる電気抵抗体
１２５を介して導電部１４１によって短絡されている。
そこで信号線１１１の導通検査は、例えばｃｄ間の導通
を検査することで行なうことができる。また隣り合う信
号線１１１どうしの短絡検査は、例えばｙｚ間の電気抵
抗値を測定することで行なうことができる。ここで、ｃ
点とは、具体的には図２に示すような検査用端子１４５
である。この検査用端子１４５上にプローブ電極（検査
用電極）を当接させて検査用電流を流す。このような検
査用端子１４５を用いたのは、ファインピッチで微細な
線幅の信号線１１１や走査線１０３の検査を、より簡易
なものとするためである。

【００４１】隣り合う信号線Ｘy と信号線Ｘz とが短絡
していない場合には、測定される抵抗値ＲyzはＲｃ＋Ｒ
ｓとなる。しかし信号線Ｘy と信号線Ｘz とが短絡して
いる場合には、測定される抵抗値Ｒyzは次式に示すよう
な値となる。すなわち、 Ｒｃ>>Ｒｘ≧Ｒｓの場合、 Ｒyz〜Ｒｃ／ 2、 Ｒｃ>>Ｒｓ、Ｒｘ>>Ｒｓの場合、 Ｒyz〜Ｒｃ×（ 2／
3） 測定された抵抗値Ｒyzが上記のような値である場合に
は、隣り合う信号線Ｘyと信号線Ｘz とが短絡している
ということが判明する。

【００４２】また、静電気による高電圧がアレイ基板に
印加された場合、走査線１０３および信号線１１１は電
気抵抗体１２５を介して導電部１４１と電気的に接続さ
れているため、前記の高電圧に起因する電流は電気抵抗
体１２５を介して導電部１４１に流れ込み、ＴＦＴ素子
１２１の静電破壊やゲート絶縁膜１０９のような層間絶
縁膜などの静電破壊を防止することができる。

【００４３】なお、上述の電気抵抗体１２５の抵抗値Ｒ
ｃとしては、上記の層間絶縁膜としてのゲート絶縁膜１
０９の抵抗値Ｒｉよりも小さく、かつＴＦＴアレイ基板
１４３に蓄積した静電気を流すことができるに十分な導
電性を有していることが必要である。

【００４４】このような条件を満たす材料としては、Ｔ
ＦＴ素子１２１の半導体層１２３に用いた半導体膜が好
適である。そしてこのように電気抵抗体１２５として半
導体層１２３を形成する半導体膜を用いれば、電気抵抗
体１２５を別途に形成するような煩雑な工程を避けるこ
とができ製造工程を簡易化することができるので好まし
い。

【００４５】また、各コンタクトホールには、接続部材
１３３を省略して電気抵抗体１２５を配設し、この電気
抵抗体１２５で直接に導電部１４１と走査線１０３や信
号線１１１とを接続するようにしてもよいことは言うま
でもない。

【００４６】（実施例２）第２の実施例として、順スタ
ガー型ＴＦＴ素子をスイッチ素子として用いたアクティ
ブマトリックス型液晶表示素子の製造方法について説明
する。図５は、そのＴＦＴアレイ基板の製造工程を示す
断面図である。

【００４７】まず、図５（ａ）に示すように、透明絶縁
基板２０１の主面上ほぼ全面にＳｉＮ_x 膜からなる絶縁
膜２０３をプラズマＣＶＤ法を用いて形成する。そして
例えばアルミニウム膜をスパッタリング法を用いて成膜
し所定の形状にフォトエッチングして第１の配線として
信号線２０５、信号線２０５と一体形成のドレイン電極
２０７、ソース電極２０９、第１の導電膜２１１を形成
する。

【００４８】図６は、図５（ａ）に示す工程における液
晶表示素子の概略構成を示す一部省略平面図である。透
明絶縁基板２０１上には複数本の信号線２０５が各々電
気的に絶縁されて形成されている。この工程において、
第１の配線としての信号線２０５の 1本ごとの導通検査
や隣同士の信号線２０５の短絡検査を行なう。ここで信
号線２０５に線欠陥を有さない良品であることが確認さ
れた基板は次工程に投入される。そして線欠陥を有する
ことが判明した基板は以下の工程には投入されない。あ
るいは欠陥部分を修正した後、良品として次工程に投入
するようにしてもよい。

【００４９】図５（ｂ）に示すように、プラズマＣＶＤ
法によりｎ型ａ−Ｓｉを成膜し所定の形状にフォトエッ
チングしてオーミックコンタクト層２１３、２１５を形
成する。またプラズマＣＶＤ法を用いてｉ型アモルファ
スシリコン（ａ−Ｓｉ）を成膜し所定の形状にフォトエ
ッチングすることにより半導体層２１７を形成する。こ
のとき、後工程で形成する各コンタクトホールに対応す
る部分にも、オーミックコンタクト層２１３、２１５と
同じ膜からなる接続部材２１９および半導体層２１７と
同じ膜からなる電気抵抗体２２１をフォトエッチングに
より形成する。ただし第１の導電部２１１の端部には電
気抵抗体２２１は配設しない。

【００５０】その後、図５（ｃ）に示すように、例えば
ＩＴＯ膜をスパッタリング法を用いて成膜し所定の形状
にフォトエッチングすることにより画素電極２２３を形
成する。そして透明絶縁基板２０１の主面ほぼ全面を覆
うようにプラズマＣＶＤ法を用いてＳｉＮ_x 膜を成膜し
ゲート絶縁膜２２５を形成する。

【００５１】続いて、図５（ｄ）に示すように、第１の
導電膜２１１とこの後に形成する走査線２２７との接続
をとる箇所に導電部コンタクトホール２２９を、信号線
２０５とこの後に形成する第２の導電膜２３１との接続
をとる箇所に配線部コンタクトホール２３３を、第１の
導電膜２１１と第２の導電膜２３１との接続をとる箇所
に端部コンタクトホール２３５を、各々その箇所のＳｉ
Ｎ_x 膜をフォトエッチングすることにより穿設する。

【００５２】そして例えばタンタル（Ｔａ）をスパッタ
リング法を用いて成膜し所定の形状にフォトエッチング
して、第２の配線として走査線２２７、走査線２２７と
一体形成のゲート電極２３７、第２の導電膜２３１を形
成する。このようにして第１の導電部２１１および第２
の導電部２３１によって導電部２３９が形成される。こ
の導電部２３９により透明絶縁基板２０１上の静電気を
吸収して、ＴＦＴ素子２４１の静電破壊や、走査線２２
７と信号線２０５との間に介在するゲート絶縁膜２２５
のような層間絶縁膜などの静電破壊を防ぐことができ
る。

【００５３】上記のようにして形成された液晶表示素子
のＴＦＴアレイ基板の概略構成を図７の一部省略平面図
に示す。

【００５４】そして、次に第２の配線としての走査線２
２７の線欠陥検査を行ない、その 1本ごとの導通検査や
隣り合う配線どうしの短絡検査を行なう。この第２の実
施例のアクティブマトリックス型液晶表示素子も、電気
的には前記の第１の実施例で説明した図４の等価回路図
と同様の構成なので、走査線２２７の線欠陥検査を第１
の実施例における第２の配線としての信号線１１１と同
様の方法で行なうことができる。

【００５５】しかも製造工程中は信号線２０５と走査線
２２７とは導電部２３９により接続されており、発生す
る静電気に起因する静電破壊などから守られているの
で、ＴＦＴ素子２４１の静電破壊や、ゲート絶縁膜２２
５のような層間絶縁膜などの静電破壊を防止することが
できる。

【００５６】なお、本発明は以上の実施例のみには限定
しない。この他にも、例えばＴＦＴ素子に用いる半導体
層の材料などを、本発明の要旨を逸脱しない範囲で種々
変更することが可能であることは言うまでもない。

【００５７】

【発明の効果】以上、詳細な説明で明示したように、本
発明のアクティブマトリクス型液晶表示素子の製造方法
によれば、走査線や信号線の製造工程ごとに走査線や信
号線の導通検査および短絡検査をそれぞれ行なって製造
工程中の早期のうちに走査線や信号線に欠陥を有するＴ
ＦＴアレイ基板を発見することで、完成した段階での液
晶表示素子の不良率を低減し製造の無駄を避けて、製造
コストの低廉化を実現することができる。

【図面の簡単な説明】

【図１】 本発明に係る第１の実施例のアクティブマト
リクス型液晶表示素子のアレイ基板の製造工程を示す断
面図。

【図２】 本発明に係る第１の実施例のアクティブマト
リクス型液晶表示素子のアレイ基板の概略構成を示す一
部省略平面図。

【図３】 本発明に係る第１の実施例のアクティブマト
リクス型液晶表示素子のアレイ基板の、走査線を形成し
た時点での概略構成を示す一部省略平面図。

【図４】 本発明に係る第１の実施例および第２の実施
例のアクティブマトリクス型液晶表示素子のアレイ基板
の電気的な概略構成を示す等価回路図。

【図５】 本発明に係る第２の実施例のアクティブマト
リクス型液晶表示素子のアレイ基板の製造工程を示す断
面図。

【図６】 本発明に係る第２の実施例のアクティブマト
リクス型液晶表示素子のアレイ基板に信号線を形成した
時点での概略構成を示す一部省略平面図。

【図７】 本発明に係る第２の実施例のアクティブマト
リクス型液晶表示素子のアレイ基板の概略構成を示す一
部省略平面図。

【図８】 従来のアクティブマトリクス型液晶表示素子
のアレイ基板の製造工程を示す断面図。

【図９】 従来のアクティブマトリクス型液晶表示素子
のアレイ基板の概略構成を示す一部省略平面図。

【符号の説明】

１０１…透明絶縁基板、１０３…走査線、１０５…ゲー
ト電極、１０７…第１の導電部、１０９…ゲート絶縁
膜、１１１…信号線、１１３…第２の導電部、１２１…
ＴＦＴ素子、１２３…半導体層、１２５…電気抵抗体、
１３５…画素電極、１４１…導電部、１４３…ＴＦＴ素
子基板

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 絶縁基板の一主面上に第１の配線を形成
   し、その上に絶縁層を形成し、該絶縁層の上に第２の配
   線を形成し、前記第１の配線および第２の配線に接続さ
   れる薄膜トランジスタ素子を形成し、この薄膜トランジ
   スタ素子に接続される画素電極を形成して薄膜トランジ
   スタ素子アレイ基板を形成し、該基板に対向電極を有す
   る対向基板を対向配置し両基板の周囲を封止して両基板
   間に液晶組成物を注入するアクティブマトリクス型液晶
   表示素子の製造方法において、 複数本の第１の配線を形成するとともに、前記第１の配
   線との接続を避けて第１の導電体を形成し、 前記第１の配線の 1本ごとの導通検査および隣り合う配
   線間の短絡検査を行ない、 前記第１の配線に電気抵抗体を介して接続されかつ第１
   の導電体に接続される第２の導電体を形成するととも
   に、前記第１の配線と交差して配置され前記第１の導電
   体に電気抵抗体を介して接続される第２の配線を形成
   し、 前記第２の配線の 1本ごとの導通検査および隣り合う配
   線間の短絡検査を行なうことを特徴とするアクティブマ
   トリクス型液晶表示素子の製造方法。
2. 【請求項２】 絶縁基板の一主面上に第１の配線を形成
   し、絶縁層を形成し、この絶縁層を隔てて第２の配線を
   形成し、前記第１の配線および第２の配線に接続される
   薄膜トランジスタ素子を形成し、この薄膜トランジスタ
   素子に接続される画素電極を形成して素子アレイ基板を
   形成し、該基板に対向電極を有する対向基板を対向配置
   して、両基板の周囲を封止して両基板間に液晶組成物を
   注入するアクティブマトリクス型液晶表示素子の製造方
   法において、 絶縁基板周縁部に一方の接続端部を有する複数本の第１
   の配線を形成するとともに、前記接続端部との接続を避
   けて前記絶縁基板の周縁部の 3辺に第１の導電部を形成
   する工程と、 前記第１の配線の 1本ごとの導通検査および隣り合う配
   線間の短絡検査を行なう工程と、 前記第１の配線および前記導電部の上を覆うように絶縁
   膜を形成する工程と、 前記第１の配線の接続端部を露出させる配線部コンタク
   トホールおよび前記第１の導電部を部分的に露出させる
   導電部コンタクトホールおよび前記第１の導電部の端部
   を露出させる端部コンタクトホールを前記絶縁膜に穿設
   する工程と、 前記配線部コンタクトホールおよび前記導電部コンタク
   トホールに電気抵抗体を形成する工程と、 前記第１の配線と交差して配置され、前記導電部コンタ
   クトホールの電気抵抗体を介して前記第１の導電部に接
   続される第２の配線を形成するとともに、前記配線部コ
   ンタクトホールの電気抵抗体を介して前記第１の配線に
   接続され、かつ前記端部コンタクトホールにて前記第１
   の導電部に接続される第２の導電部を形成する工程と、 前記第２の配線の 1本ごとの導通検査および隣り合う配
   線間の短絡検査を行なう工程とを具備することを特徴と
   するアクティブマトリクス型液晶表示素子の製造方法。
3. 【請求項３】 前記電気抵抗体が前記薄膜トランジスタ
   素子に用いた半導体層と同じ材料からなることを特徴と
   する請求項１又は請求項２記載のアクティブマトリック
   ス型液晶表示素子の製造方法。