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JPH09266197A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH09266197A
JPH09266197A JP8073568A JP7356896A JPH09266197A JP H09266197 A JPH09266197 A JP H09266197A JP 8073568 A JP8073568 A JP 8073568A JP 7356896 A JP7356896 A JP 7356896A JP H09266197 A JPH09266197 A JP H09266197A
Authority
JP
Japan
Prior art keywords
etching
oxide film
product
semiconductor
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8073568A
Other languages
English (en)
Inventor
Kazufumi Maeda
一史 前田
Yukinori Hirose
幸範 広瀬
Yuichi Yokoyama
雄一 横山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8073568A priority Critical patent/JPH09266197A/ja
Priority to US08/723,366 priority patent/US5780870A/en
Publication of JPH09266197A publication Critical patent/JPH09266197A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

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  • Engineering & Computer Science (AREA)
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  • Automation & Control Theory (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Abstract

(57)【要約】 【課題】 半導体製品の製造プロセスの中で、エッチン
グ量の適否を判定する、また必要に応じ追加エッチング
ができるようにする。 【解決手段】 半導体製品が製造されるウエハ上に、そ
の製造プロセスと並行して同一条件で形成するものであ
って、被エッチング材、例えばシリコン酸化膜を、エッ
チングの性質がこれと同質の層、例えば他のシリコン酸
化膜の上と、これと異質の層、例えばシリコン基板の上
に形成して、さらにそれぞれの箇所でホールをエッチン
グにより形成する。この両ホールのエッチング量を原子
間力顕微鏡で測定し、下層へのエッチングの到達状態か
ら、製品のエッチング量の適否を判定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する属する技術分野】この発明は、半導体製
品のエッチング状態の確認をするために適した半導体装
置およびその製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体製品例えばLSIの製造にお
いて、エッチングの状態を確認する方法としては、ウェ
ハプロセス中での表面ＳＥＭ観察をするか又はウェハプ
ロセスのラインからサンプルを抜き取った後の断面観察
が行われている。
【０００３】エッチングの状態確認のひとつとして、エ
ッチングが、露出したい層まで到達しているかどうかの
確認がある。例えば多層配線間のコンタクトホールを形
成する際、コンタクトホールが、露出したい層に到達し
ていない場合(アンダーエッチング)、オープン不良とな
る。また、配線をパターニングする際に、アンダーエッ
チングであれば、配線間のショートとなる。
【０００４】
【発明が解決しようとする課題】このような半導体製品
のプロセスにおけるエッチング状態の確認は、ウェハプ
ロセス中での表面SEM観察では判断が困難である。ま
た、断面観察を行う場合、エッチングしたウェハをプロ
セスラインから抜き取って壁開しなければならず、エッ
チング状態確認のために余分にウェハが必要となってく
るという問題があった。
【０００５】この発明は、このような従来の問題を解決
するためになされたもので、半導体製品の製造プロセス
の中で、エッチング状態の適否を確認することができる
半導体装置およびその製造方法を提供するとともに、必
要な追加エッチングの調整ができるようにした半導体装
置およびその製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】この発明による半導体装
置は、半導体製品が製造されるウエハ上に、それぞれこ
の半導体製品の製造プロセスと並行して同一条件で形成
されたものであって、対エッチング性質が被エッチング
材と同質および異質の材層と、この両材層の上に形成さ
れそれぞれ前記同質および異質の材層の上でエッチング
により形成された開口を有する被エッチング材とを備
え、前記両開口のエッチング状態を比較確認することに
より前記半導体製品のエッチング状態を確認できるよう
にしたものである。
【０００７】また、この発明による半導体装置は、半導
体製品が製造されるウエハ上に、それぞれこの製品の製
造プロセスと並行して同一条件で形成されたものであっ
て、半導体基板の上に形成された第１のシリコン酸化膜
と、前記半導体基板の上と前記第１のシリコン酸化膜の
上に形成された第２のシリコン酸化膜と、前記半導体基
板の上と前記第１のシリコン酸化膜２の上で前記シリコ
ン酸化膜にそれぞれ形成された開口とを備え、前記両開
口のエッチング状態を比較確認することにより前記半導
体製品のエッチング状態を確認できるようにしたもので
ある。
【０００８】また、この発明による半導体装置は、前項
の半導体装置において、前記両開口のエッチング状態を
比較確認することにより前記半導体製品のコンタクトホ
ールのエッチング状態を確認できるようにしたものであ
る。
【０００９】また、この発明による半導体装置の製造方
法は、半導体製品が製造されるウエハ上に、それぞれこ
の半導体製品の製造プロセスと並行して同一条件で形成
するものであって、対エッチング性質が被エッチング材
と同質および異質の材層の上に被エッチング材を形成
し、この被エッチング材にそれぞれ前記同質および異質
の材層の上でエッチングにより開口を形成し、前記両開
口のエッチング状態を比較確認することにより前記半導
体製品の追加エッチングの調整をするようにしたもので
ある。
【００１０】また、この発明による半導体装置の製造方
法は、半導体製品が製造されるウエハ上に、それぞれこ
の製品の製造プロセスと並行して同一条件で形成するも
のであって、半導体基板の上に第１のシリコン酸化膜を
形成し、前記半導体基板の上と前記第１のシリコン酸化
膜の上に第２のシリコン酸化膜を形成し、この第２のシ
リコン酸化膜の上にレジストを形成し、このレジスト
に、前記半導体基板の上と前記第１のシリコン酸化膜の
上で開口を形成し、前記両開口から前記第２のシリコン
酸化膜３に開口を形成し、前記両開口のエッチング状態
を比較確認することにより前記半導体製品の追加エッチ
ングの調整をするようにしたものである。
【００１１】また、この発明による半導体装置の製造方
法は、前項の半導体装置の製造方法において、前記両開
口のエッチング状態を比較確認することにより前記半導
体製品のコンタクトホールの追加エッチングの調整をす
るようにしたものである。
【００１２】また、この発明による半導体装置は、半導
体製品が製造されるウエハ上に、それぞれこの半導体製
品の製造プロセスと並行して同一条件で形成されたもの
であって、対エッチング性質が被エッチング材と同質お
よび異質の材層と、この両材層の上に形成された被エッ
チング材をエッチングしてそれぞれ前記同質および異質
の材層の上に残された所要部とを備え、前記両所要部の
エッチング状態を比較確認することにより前記半導体製
品のエッチング状態を確認できるようにしたものであ
る。
【００１３】また、この発明による半導体装置は、半導
体製品が製造されるウエハ上に、それぞれこの製品の製
造プロセスと並行して同一条件で形成されたものであっ
て、半導体基板と、この半導体基板の上に形成されたシ
リコン酸化膜と、前記半導体基板の上と前記シリコン酸
化膜の上に形成されたポリシリコン配線とを備え、前記
両ポリシリコン配線のエッチング状態を比較確認するこ
とにより前記半導体製品のエッチング状態を確認できる
ようにしたものである。
【００１４】また、この発明による半導体装置は、前項
の半導体装置において、前記両ポリシリコン配線のエッ
チング状態を比較確認することにより前記半導体製品の
ゲート電極のエッチング状態を確認できるようにしたも
のである。
【００１５】また、この発明による半導体装置の製造方
法は、半導体製品が製造されるウエハ上に、それぞれこ
の半導体製品の製造プロセスと並行して同一条件で形成
するものであって、対エッチング性質が被エッチング材
と同質および異質の材層の上に被エッチング材を同一の
条件で形成し、この被エッチング材の上にレジストを形
成し、前記同質および異質の材層の上で前記レジストを
パターニングしてエッチングすることにより不要部をエ
ッチング除去して所要部を残し、この両所要部のエッチ
ング状態を比較確認することにより前記半導体製品の追
加エッチングの調整をするようにしたものである。
【００１６】また、この発明による半導体装置の製造方
法は、半導体製品が製造されるウエハ上に、それぞれ製
品の製造プロセスと並行して同一条件で形成するもので
あって、半導体基板の上にシリコン酸化膜を形成し、前
記半導体基板の上と前記シリコン酸化膜の上に同一条件
でポリシリコン膜を形成し、このポリシリコン膜の上に
レジストを形成し、前記半導体基板の上と前記シリコン
酸化膜の上で前記レジスト９をパターニングしてエッチ
ングすることによりポリシリコン配線を形成し、この両
ポリシリコン配線のエッチング状態を比較確認すること
により前記半導体製品の追加エッチングの調整をするよ
うにしたものである。
【００１７】また、この発明による半導体装置の製造方
法は、前項の半導体装置の製造方法において、前記両ポ
リシリコン配線のエッチング状態を比較確認することに
より前記半導体製品のゲート電極の追加エッチングの調
整をするようにしたものである。
【００１８】さらにまた、この発明による半導体装置の
製造方法は、前述の各項の半導体装置の製造方法におい
て、原子間力顕微鏡で前記エッチング状態を比較確認す
るようにしたものである。
【００１９】
【発明の実施の形態】
実施の形態１．以下、この発明の実施の形態１を図１に
ついて説明する。図１は、製品LSIの製造において、Si
基板上のSi酸化膜を開口する工程でエッチングの状態を
確認するために用いる半導体装置の構造を示す図であ
る。
【００２０】図１において、１はウェハのSi基板、２は
Si酸化膜（第１のシリコン酸化膜）、３は製品LSIと同
一条件で堆積されたSi酸化膜（被エッチング材としての
第２のシリコン酸化膜）、４はSi基板１上のSi酸化膜３
に製品LSIと同一条件のエッチングを行って形成された
孔（開口）、５はSi酸化膜２の上のSi酸化膜3に製品LSI
と同一条件のエッチングを行って形成された孔（開口）
である。
【００２１】図１に示す本半導体装置の構造は、製品LSI
を製造する同一ウェハ上で製品LSIを製造する領域の一
部又は領域の外に搭載し、製品LSIと同時に製造して行
くものである。この場合の製品LSIの製造は、（製品LSI
の）その製造工程にLOCOS法を用いたフィールド酸化工
程（膜厚3000Å）があり、さらに層間絶縁膜としてSi酸
化膜3000ÅをCVDを用いて堆積した後、Si基板上の層間
絶縁膜に、例えば直径１μmのコンタクトホールをSi酸
化膜異方性エッチングによって形成するものであるこの
とき、Si酸化膜異方性エッチングは、エッチングガスと
してCF4+H2またはCHF3+O2等を用い、Siのエッチングレ
ートが遅い反応性イオンエッチングで行う。
【００２２】ここで、図１に示す本半導体装置の構造の
製造方法を図を参照して説明する。まず、製品LSIを製
造する領域以外のSi基板１に、製品LSIのフィールド酸化
工程と並行してSi酸化膜２を形成する。次に製品LSIの
層間絶縁膜の堆積と並行して、Si基板１上とSi酸化膜２
上にSi酸化膜３を堆積する。次に、製品LSIのコンタク
トホール形成と並行して、Si基板１上のSi酸化３に、製
品LSIと同一条件のエッチングで孔４を形成する。同時
に、Si酸化膜２の上のSi酸化膜３に、製品LSIと同一条
件のエッチングで孔５を形成する。これらの孔４，５
は、製品LSIのコンタクトホールと同一の開口径で、例
えば直径１μmに形成する。
【００２３】次に、図１に示す半導体装置の構造につい
て原子間力顕微鏡を用いてエッチングの状態を確認する
方法を説明する。製品LSIのコンタクトホール形成後、
図１のSi基板１上のSi酸化膜３に、製品LSIと同一条件
のエッチングで形成された孔４と、Si酸化膜２の上のSi
酸化膜３に、製品LSIと同一条件のエッチングで形成さ
れた孔５の領域の表面を原子間力顕微鏡で走査する。
【００２４】図１のSi酸化膜３にエッチングで孔４と孔
５を同時に形成するとき、 Si酸化膜３のエッチングは
同じ速度で進む。Si酸化膜３の深さを丁度エッチングし
終ると、孔４ではその下層はSi基板１であるので、エッ
チングがほとんど進まない。一方、孔５の方は、その下
層がSi酸化膜２であるので、引き続き同様の速度でSi酸
化膜２の中へエッチングが進行し、図示の孔部５Ａのよ
うに深くなる。
【００２５】そこで、図２に示す構造の領域の表面を原
子間力顕微鏡で走査することによって、孔４と、孔５の
エッチング量(エッチング深さ。それぞれa、bとする。)
を測定する。ここでa、bを比較し、a<bの場合、すなわ
ち孔４のエッチング量より孔５のエッチング量が大きい
場合、孔５ではSi酸化膜３を貫通していることになるの
で、孔４でもエッチングがSi基板１上に確実に到達して
いると判断できる。従って、製品LSIにおいても、コン
タクトホールが、Si基板上に確実に到達している状態
(オーバーエッチング)と判定する。
【００２６】また、a=bの場合、すなわち孔４のエッチ
ング量と孔５のエッチング量が等しい場合、孔５がSi酸
化膜２の上にちょうど到達している状態であるか、また
は、Si酸化膜２の上にまだ到達していない状態なので、
孔４でも同じ状態と判断できる。従って、製品LSIにお
いても、コンタクトホールがSi基板上にちょうど到達し
ている状態(ジャストエッチング)もしくは、到達してい
ない状態(アンダーエッチング)と判定する。
【００２７】また、このときの原子間力顕微鏡の走査に
よって同時に孔４の開口径、従ってまた製品LSIのコン
タクトホールの開口径を測定することも可能である。こ
のようにウェハプロセス中でエッチングの状態を確認す
ることで、余分なウェハを使用することなく製品LSIを
製造することができる。
【００２８】実施の形態２．以下、この発明の実施の形
態２を図２について説明する。図２は製品LSIのゲート
電極としてポリシリコン配線を形成する工程で、エッチ
ングの状態を確認するために用いる半導体装置の構造を
示す図である。
【００２９】図２において、１はSi基板、２はSi酸化膜
（第１のシリコン酸化膜）、６は製品LSIと同一条件で
堆積されたボリシリコン膜（被エッチング材）に製品LS
Iと同一条件のエッチングを行いSi酸化膜２上に形成さ
れたポリシリコン配線、７は製品LSIと同一条件で堆積
されたボリシリコン膜（被エッチング材）に製品LSIと
同一条件のエッチングを行いSi基板１上に形成されたボ
リシリコン配線（被エッチング材の残された所要部）で
ある。
【００３０】図２に示す半導体装置の構造は、製品LSI
を製造する同一ウェハ上で、製品LSIを製造する領域の
一部または領域以外に搭載し、製品LSIと同時に製造し
て行くものである。この場合、製品LSIの製造において
は、その製造工程にLOCOS法を用いたフィールド酸化工
程(膜厚3000Å)があり、さらにゲート酸化膜100Åをほ
どこして、その上にポリシリコン配線(膜厚2000Å、配
線幅1μm)を形成する場合である。ポリシリコンは、CVD
法によって堆積したものを用い、ポリシリコン配線はSi
酸化膜のエッチングレートが遅いSi異方性エッチングに
よって形成する。このとき、エッチングガスとしてCF
4(+O2)等を用いた反応性イオンエッチングで行う。
【００３１】ここで、図２に示す本半導体装置の構造の
製造方法を図を参照して説明する。まず、製品LSIを製
造する領域以外のSi基板１に製品LSIのフィールド酸化
工程と並行してSi酸化膜２を形成する。次に製品LSI 製
造工程で、ゲート酸化膜100ÅがSi基板１上に形成され
る。次に、製品LSIが形成される領域をレジスト等でマ
スキングし、本半導体装置の構造が形成される領域のSi
基板１上のゲート酸化膜を弗酸によって除去する。次に
製品LSIのポリシリコン堆積と並行して、Si基板１上とS
i酸化膜２上にポリシリコン膜を堆積する。次に、製品L
SIの配線パターニングと並行して同一配線幅(例えば、1
μm)のポリシリコン配線６，７を形成する。
【００３２】次に、図２に示す本半導体装置の構造につ
いて、原子間力顕微鏡を用いてエッチングの状態を確認
する方法を説明する。製品LSIのコンタクトホール形成
後、図２のSi酸化膜２上のポリシリコン膜に、製品LSI
と同一条件のエッチングで形成されたポリシリコン配線
６と、Si基板１の上のポリシリコンに、製品LSIと同一
条件のエッチングで形成されたポリシリコン配線７の領
域の表面を原子間力顕微鏡で走査する。
【００３３】Si基板の１上とSi酸化膜２の上に堆積した
ポリシリコン膜を、ポリシリコン配線６，７をマスキン
グしてその外側をエッチングで除去していくとき、ポリ
シリコン膜自体のエッチングは同じ速度で進んでゆく。
しかし、シリコン酸化膜２の上では、ポリシリコン配線
６を残して、エッチングがSi酸化膜２に達すると、そこ
からはエッチングがほとんど進まない。一方、シリコン
基板１の上では、ポリシリコン配線７を形成し、エッチ
ングがSi基板１に達すると、さらにSi基板１のなかにエ
ッチングが進み、図２中の符号７Ａに示すようにポリシ
リコン配線７の脚が長くなる。
【００３４】そこで図２に示す構造の領域の表面を原子
間力顕微鏡で走査することによって、ポリシリコン配線
６とポリシリコン配線７のエッチング量(エッチング深
さ。それぞれａ’，ｂ’とする。)を測定する。ここで
ａ’，ｂ’を比較し、 ａ’＜ｂ’の場合、すなわちシ
リコン基板１の上でのエッチング量がシリコン酸化膜２
の上でのエッチング量より大きい場合、ポリシリコン配
線６においてエッチングがSi酸化膜２に確実に到達して
いると判断できる。従って、製品LSIのポリシリコンエ
ッチングがゲート酸化膜に確実に到達している状態(オ
ーバーエッチング)と判定する。
【００３５】また、ａ’＝ｂ’の場合、すなわちシリコ
ン基板１の上でのエッチング量とシリコン酸化膜２の上
でのエッチング量とが等しい場合、ポリシリコン配線６
においてエッチングがSi酸化膜２にちょうど到達してい
るか、またはまだ到達していない状態と判断できる。従
って、製品LSIのポリシリコンエッチングがゲート酸化
膜にちょうど到達している状態(ジャストエッチング)も
しくは、到達していない状態(アンダーエッチング)と判
定する。
【００３６】また、このときの原子間力顕微鏡の走査に
よって、同時にポリシリコン配線6の配線幅、従って製
品LSIのポリシリコン配線の幅を測定することも可能で
ある。このようにウェハプロセス中でエッチングの状態
を確認することで、余分なウェハを使用することなく製
品LSIを製造することができる。
【００３７】実施の形態３．以下、この発明の実施の形
態３を図３について説明する。図３は製品LSIの製造に
おいて、Si基板上のSi酸化膜を開口する工程でエッチン
グの状態を確認し、かつ必要な追加エッチングをするた
めに用いる構造を示す図である。
【００３８】図３において、１はSi基板、２はSi酸化膜
（第一のシリコン酸化膜）、３は製品LSIと同一条件で
堆積されたSi酸化膜（被エッチング材としての第２のシ
リコン酸化膜）、４はSi基板１上のSi酸化３に製品LSI
と同一条件のエッチングを行って形成された孔（開
口）、５はSi酸化膜２上のSi酸化膜３に製品LSIと同一
条件のエッチングを行って形成された孔（開口）、８は
孔４，５および製品LSIのコンタクトホールを開口する
ためのレジストマスクである。
【００３９】図３に示す本半導体装置の構造は、製品LS
Iを製造する同一ウェハ上で製品LSIを製造する領域の一
部にまたは領域以外に搭載し、製品LSIと同時に製造し
て行くものである。この場合、製品LSIの製造において
は、その製造工程にLOCOS法を用いたフィールド酸化工
程(膜厚3000Å)があり、さらに層間絶縁膜としてSi酸化
膜3000ÅをCVDを用いて堆積した後、Si基板上の層間絶
縁膜に、例えば直径1μmのコンタクトホールをSi酸化膜
異方性エッチングによって形成する場合である。このと
き、Si酸化膜異方性エッチングは、エッチングガスとし
てCF4+H2またはCHF3+O2等を用い、Siのエッチングレー
トが遅い反応性イオンエッチングで行う。
【００４０】ここで、図３に示す本半導体装置の構造の
製造方法を図を参照して説明する。まず、製品LSIを製
造する領域以外のSi基板１に、製品LSIのフィールド酸化
工程と並行してSi酸化膜２を形成する。次に製品LSIの
層間絶縁膜の堆積と並行して、Si基板１上とSi酸化膜２
上にSi酸化膜３を堆積する。次に、製品LSIで層間絶縁
膜の上にレジストを塗布するのと並行して、 Si基板１
およびSi酸化膜２の上のSi酸化３に、製品LSIと同一条
件でレジスト８を塗布する。次に、製品LSIのレジスト
のホール形成と並行して、レジスト８に、製品LSIと同
一条件で孔４，５を形成する。次に、製品LSIのコンタ
クトホール形成と並行して、Si基板１上のSi酸化３に、
製品LSIと同一条件のエッチングで孔４を形成する。同
時に、Si酸化膜２の上のSi酸化膜３に、製品LSIと同一
条件のエッチングで孔５を形成する。これらの孔４，５
は、製品LSIのコンタクトホールと同一の開口径で、例
えば直径１μmに形成する。
【００４１】次に、図３に示す半導体装置の構造につい
て原子間力顕微鏡を用いてエッチングの状態を確認する
方法を説明する。製品LSIのコンタクトホール形成後、
図３のポリシリコン膜とSi酸化膜３に、製品LSIと同一
条件のエッチングで形成された孔４，５の領域の表面を
原子間力顕微鏡で走査する。
【００４２】図３のSi酸化膜３にエッチングで孔４と孔
５を同時に形成するとき、Si酸化膜３のエッチングは同
じ速度で進む。Si酸化膜３の深さを丁度エッチングし終
ると、孔４ではその下層はSi基板１であるので、エッチ
ングがほとんど進まない。一方、孔５の方は、その下層
がSi酸化膜２であるので、引き続き同様の速度でSi酸化
膜２の中へエッチングが進行し、図示の孔部５Ａのよう
に深くなる。
【００４３】そこで、図３に示す構造の領域の表面を原
子間力顕微鏡で走査することによって、孔４と、孔５の
エッチング量(エッチング深さ。それぞれa、bとする。)
を測定する。ここでa、bを比較し、a<bの場合、すなわ
ち孔４のエッチング量より孔５のエッチング量が大きい
場合、孔５ではSi酸化膜３を貫通していることになるの
で、孔４でもエッチングがSi基板１上に確実に到達して
いると判断できる。従って、製品LSIにおいても、コン
タクトホールが、Si基板上に確実に到達している状態
(オーバーエッチング)と判定する。
【００４４】また、a=bの場合、すなわち孔４のエッチ
ング量と孔５のエッチング量が等しい場合、孔５がSi酸
化膜２の上にちょうど到達している状態であるか、また
は、Si酸化膜２の上にまだ到達していない状態なので、
孔４でも同じ状態と判断できる。従って、製品LSIにお
いても、コンタクトホールがSi基板上にちょうど到達し
ている状態(ジャストエッチング)もしくは、到達してい
ない状態(アンダーエッチング)と判定する。
【００４５】このように、ジャストエッチングもしくは
アンダーエッチングと判定された場合には、レジスト８
を残したままの状態であるので、引き続き製品LSIのコ
ンタクトホールのエッチングを追加し、オーバーエッチ
ングと判定されるまでエッチングを行う。
【００４６】このように本製造方法では、レジストマス
ク8を残した状態で、実施の形態１と同様にエッチング
状態を確認をすることによって、製品LSIのコンタクト
ホールがSi基板に確実に到達している状態(オーバーエ
ッチング)と判定されるまで繰り返し追加エッチングを
行うことができ、エッチング不良のウェハを減らすこと
ができる。
【００４７】実施の形態４．以下、この発明の実施の形
態４を図４について説明する。図４は製品LSIのゲート
電極としてポリシリコン配線を形成する工程でエッチン
グの状態を確認するために用いる構造を示す図である。
【００４８】図４において、１はSi基板、２はSi酸化
膜、６は製品LSIと同一条件で堆積されたポリシリコン
膜（被エッチング材）に製品LSIと同一条件のエッチン
グを行いSi酸化膜２上に形成されたボリシリコン配線
（被エッチング材の残された所要部）、7は製品LSIと同
一条件で推積されたボリシリコン膜（被エッチング材）
に製品LSIと同一条件のエツチングを行いSi基板１上に
形成されたポリシリコン配線（被エッチング材の残され
た所要部）、９はボリシリコン配線６，７をバターニン
グするためのレジストマスクである。
【００４９】図４に示す本半導体装置の構造は、製品LS
Iを製造する同一ウェハ上で製品LSIを製造する領域の一
部または領域以外に搭載し、製品LSIと同時に製造して
行くものである。この場合、この製品LSIの製造におい
ては、その製造工程にLOCOS法を用いたフィールド酸化
工程(膜厚3000Å)があり、さらにゲート酸化膜100Å上
にポリシリコン配線(例えば、膜厚2000Å、配線幅１μ
m)を形成する場合である。ボリシリコン膜はCVD法によ
って堆積したものを用い、ボリシリコン配線６，７はSi
酸化膜のエッチングレートが遅いSi異方性エッチングに
よって形成する。このとき、エッチングガスとしてCF
4(+02)等を用いた反応性イオンエッチングで行う。
【００５０】ここで、図４に示す本半導体装置の構造の
製造方法を図を参照して説明する。まず、製品LSIを製
造する領域以外のSi基板１に製品LSIのフィールド酸化
工程と並行してSi酸化膜２を形成する。次に製品LSI 製
造工程で、ゲート酸化膜100ÅがSi基板１上に形成され
る。次に、製品LSIが形成される領域をレジスト等でマ
スキングし、本半導体装置の構造が形成される領域のSi
基板１上のゲート酸化膜を弗酸によって除去する。次に
製品LSIのポリシリコン堆積と並行して、Si基板１上とS
i酸化膜２上にポリシリコン膜を堆積する。次に、製品L
SIでポリシリコン膜にレジストを塗布するのに並行し
て、同様にポリシリコン膜にレジストを塗布する。次
に、製品LSIのゲート電極の配線パターニングと並行し
て、同一配線幅(例えば、１μm)のポリシリコン配線
６，７を形成する。
【００５１】次に、図４に示す本半導体装置の構造につ
いて、原子間力顕微鏡を用いてエッチングの状態を確認
する方法を説明する。製品LSIのゲート電極形成後、図
４のSi酸化膜２上のポリシリコン膜に、製品LSIと同一
条件のエッチングで形成されたポリシリコン配線６と、
Si基板１の上のポリシリコンに、製品LSIと同一条件の
エッチングで形成されたポリシリコン配線７の領域の表
面を原子間力顕微鏡で走査する。
【００５２】Si基板１の上とSi酸化膜２の上に堆積した
ポリシリコン膜を、ポリシリコン配線６，７をマスキン
グしてその外側をエッチングで除去していくとき、ポリ
シリコン膜自体のエッチングは同じ速度で進んでゆく。
しかし、シリコン酸化膜２の上では、ポリシリコン配線
６を残して、エッチングがSi酸化膜２に達すると、そこ
からはエッチングがほとんど進まない。一方、シリコン
基板１の上では、ポリシリコン配線７を形成し、エッチ
ングがSi基板１に達すると、さらにSi基板１のなかにエ
ッチングが進み、図４中の符号７Ａに示すようにポリシ
リコン配線７の脚が長くなる。
【００５３】そこで図に示す構造の領域の表面を原子間
力顕微鏡で走査することによって、ポリシリコン配線６
とポリシリコン配線７のエッチング量(エッチング深
さ。それぞれａ’，ｂ’とする。)を測定する。ここで
ａ’，ｂ’を比較し、 ａ’＜ｂ’の場合、すなわちシ
リコン基板１の上でのエッチング量がシリコン酸化膜２
の上でのエッチング量より大きい場合、ポリシリコン配
線６においてエッチングがSi酸化膜２に確実に到達して
いると判断できる。従って、製品LSIのポリシリコンエ
ッチングがゲート酸化膜に確実に到達している状態(オ
ーバーエッチング)と判定する。
【００５４】また、ａ’＝ｂ’の場合、すなわちシリコ
ン基板１の上でのエッチング量とシリコン酸化膜２の上
でのエッチング量とが等しい場合、ポリシリコン配線６
においてエッチングがSi酸化膜２にちょうど到達してい
るか、またはまだ到達していない状態と判断できる。従
って、製品LSIのポリシリコンエッチングがゲート酸化
膜にちょうど到達している状態(ジャストエッチング)も
しくは、到達していない状態(アンダーエッチング)と判
定する。
【００５５】このように、ジャストエッチングもしくは
アンダーエッチングと判定された場合には、レジスト９
を残したままの状態であるので、引き続き製品LSIのポ
リシリコンのエッチングを追加し、オーバーエッチング
と判定されるまでエッチングを行う。
【００５６】このように、本製造方法では、レジストマ
スク９を残した状態で実施の形態２と同様にエッチング
状態を確認をすることによって、製品LSIのポリシリコ
ンエッチングがゲート酸化膜に確実に到達している状態
(オーバーエッチング)と判定されるまで繰り返し追加エ
ッチングを行うことができ、エッチング不良のウェハを
減らすことができる。
【００５７】以上説明したように、この発明の各実施の
形態では、半導体製品の製造プロセスで、被エッチング
材のエッチングの終点を確認するために、半導体製品の
製造と並行して被エッチング材を、製品製造の場合と同
じように異質の材の上に形成して基準部分とし、同時
に、エッチングに対する性質が同質の材の上にも形成し
てこれをモニタ部分とし、両方の部分においてエッチン
グされた量を原子間力顕微鏡で測定し、基準部分とモニ
タ部分のエッチング量を比較してエッチングの終点確認
を行うものである。
【００５８】
【発明の効果】以上のように、この発明によれば、製造
プロセスからサンプルのウェハを抜き出して余分なウェ
ハを使用することなく、製造プロセス中で製品のエッチ
ング状態を確認でき、さらには必要な追加エッチングを
することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の構
造を示す図である。
【図２】この発明の実施の形態２による半導体装置の構
造を示す図である。
【図３】この発明の実施の形態３による半導体装置の製
造方法を説明するための図である。
【図４】この発明の実施の形態４による半導体装置の製
造方法を説明するための図である。
【符号の説明】
１ シリコン基板、２ シリコン酸化膜（第１のシリコ
ン酸化膜）、３ シリコン酸化膜（被エッチング材、第
２のシリコン酸化膜）、４，５ 孔（開口）、６，７
ポリシリコン配線（所要部）、８ レジスト。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体製品が製造されるウエハ上に、そ
    れぞれこの半導体製品の製造プロセスと並行して同一条
    件で形成されたものであって、対エッチング性質が被エ
    ッチング材と同質および異質の材層と、この両材層の上
    に形成されそれぞれ前記同質および異質の材層の上でエ
    ッチングにより形成された開口を有する被エッチング材
    とを備え、前記両開口のエッチング状態を比較確認する
    ことにより前記半導体製品のエッチング状態を確認でき
    るようにしたことを特徴とする半導体装置。
  2. 【請求項２】 半導体製品が製造されるウエハ上に、そ
    れぞれこの製品の製造プロセスと並行して同一条件で形
    成されたものであって、半導体基板の上に形成された第
    １のシリコン酸化膜と、前記半導体基板の上と前記第１
    のシリコン酸化膜の上に形成された第２のシリコン酸化
    膜と、前記半導体基板１の上と前記第１のシリコン酸化
    膜の上で前記シリコン酸化膜にそれぞれ形成された開口
    とを備え、前記両開口のエッチング状態を比較確認する
    ことにより前記半導体製品のエッチング状態を確認でき
    るようにしたことを特徴とする半導体装置。
  3. 【請求項３】 前記両開口のエッチング状態を比較確認
    することにより前記半導体製品のコンタクトホールのエ
    ッチング状態を確認できるようにしたことを特徴とする
    請求項２に記載の半導体装置。
  4. 【請求項４】 半導体製品が製造されるウエハ上に、そ
    れぞれこの半導体製品の製造プロセスと並行して同一条
    件で形成するものであって、対エッチング性質が被エッ
    チング材と同質および異質の材層の上に被エッチング材
    を形成し、この被エッチング材にそれぞれ前記同質およ
    び異質の材層の上でエッチングにより開口を形成し、前
    記両開口のエッチング状態を比較確認することにより前
    記半導体製品の追加エッチングの調整をするようにした
    ことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 半導体製品が製造されるウエハ上に、そ
    れぞれこの製品の製造プロセスと並行して同一条件で形
    成するものであって、半導体基板の上に第１のシリコン
    酸化膜を形成し、前記半導体基板の上と前記第１のシリ
    コン酸化膜の上に第２のシリコン酸化膜を形成し、この
    第２のシリコン酸化膜の上にレジストを形成し、このレ
    ジストに前記半導体基板の上と前記第１のシリコン酸化
    膜の上で開口を形成し、前記両開口から前記第２のシリ
    コン酸化膜に開口を形成し、前記両開口のエッチング状
    態を比較確認することにより前記半導体製品の追加エッ
    チングの調整をするようにしたことを特徴とする半導体
    装置の製造方法。
  6. 【請求項６】 前記両開口のエッチング状態を比較確認
    することにより前記半導体製品のコンタクトホールの追
    加エッチングの調整をするようにしたことを特徴とする
    請求項５に記載の半導体装置の製造方法。
  7. 【請求項７】 半導体製品が製造されるウエハ上に、そ
    れぞれこの半導体製品の製造プロセスと並行して同一条
    件で形成されたものであって、対エッチング性質が被エ
    ッチング材と同質および異質の材層と、この両材層の上
    に形成された被エッチング材をエッチングしてそれぞれ
    前記同質および異質の材層の上に残された所要部とを備
    え、前記両所要部のエッチング状態を比較確認すること
    により前記半導体製品のエッチング状態を確認できるよ
    うにしたことを特徴とする半導体装置。
  8. 【請求項８】 半導体製品が製造されるウエハ上に、そ
    れぞれこの製品の製造プロセスと並行して同一条件で形
    成されたものであって、半導体基板と、この半導体基板
    の上に形成されたシリコン酸化膜と、前記半導体基板の
    上と前記シリコン酸化膜の上に形成されたポリシリコン
    配線とを備え、前記両ポリシリコン配線のエッチング状
    態を比較確認することにより前記半導体製品のエッチン
    グ状態を確認できるようにしたことを特徴とする半導体
    装置。
  9. 【請求項９】 前記両ポリシリコン配線のエッチング状
    態を比較確認することにより前記半導体製品のゲート電
    極のエッチング状態を確認できるようにしたことを特徴
    とする請求項８に記載の半導体装置。
  10. 【請求項１０】 半導体製品が製造されるウエハ上に、
    それぞれこの半導体製品の製造プロセスと並行して同一
    条件で形成するものであって、対エッチング性質が被エ
    ッチング材と同質および異質の材層の上に被エッチング
    材を同一の条件で形成し、この被エッチング材の上にレ
    ジストを形成し、前記同質および異質の材層の上で前記
    レジストをパターニングしてエッチングすることにより
    不要部をエッチング除去して所要部を残し、この両所要
    部のエッチング状態を比較確認することにより前記半導
    体製品の追加エッチングの調整をするようにしたことを
    特徴とする半導体装置の製造方法。
  11. 【請求項１１】 半導体製品が製造されるウエハ上に、
    それぞれ製品の製造プロセスと並行して同一条件で形成
    するものであって、半導体基の上にシリコン酸化膜を形
    成し、前記半導体基板の上と前記シリコン酸化膜２の上
    に同一条件でポリシリコン膜を形成し、このポリシリコ
    ン膜の上にレジスト９を形成し、前記半導体基板の上と
    前記シリコン酸化膜の上で前記レジストをパターニング
    してエッチングすることによりポリシリコン配線を形成
    し、この両ポリシリコン配線のエッチング状態を比較確
    認することにより前記半導体製品の追加エッチングの調
    整をするようにしたことを特徴とする半導体装置の製造
    方法。
  12. 【請求項１２】 前記両ポリシリコン配線のエッチング
    状態を比較確認することにより前記半導体製品のゲート
    電極の追加エッチングの調整をするようにしたことを特
    徴とする請求項１１に記載の半導体装置の製造方法。
  13. 【請求項１３】 原子間力顕微鏡で前記エッチング状態
    を比較確認するようにしたことを特徴とする請求項４な
    いし６、または請求項１０ないし１３のいずれか１項に
    記載の半導体装置の製造方法。
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