JPH05109719A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05109719A JPH05109719A JP26582691A JP26582691A JPH05109719A JP H05109719 A JPH05109719 A JP H05109719A JP 26582691 A JP26582691 A JP 26582691A JP 26582691 A JP26582691 A JP 26582691A JP H05109719 A JPH05109719 A JP H05109719A
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】半導体装置において、２種類以上の深さの異な
るパターンを一回のエッチングで同時に形成し、一方の
パターン底部がレジスト汚染することなく形成するこ
と。 【構成】第１の絶縁膜２の表面に第２の絶縁膜を形成し
た後、第２の絶縁膜を所定のパターンに加工する。引き
続きフォトリソグラフィー工程によりパターンを施し、
エッチング工程によって所望の２種類の深さの異なるパ
ターンを形成する。 【効果】一回のフォトリソグラフィー工程と一回のエッ
チング工程で、深さの異なる２種類のパターンを形成で
きるので、一方のパターン底部にフォトレジストが接触
することがないので、パターン底部のレジスト汚染によ
る歩留の低下を防ぐことができる。
るパターンを一回のエッチングで同時に形成し、一方の
パターン底部がレジスト汚染することなく形成するこ
と。 【構成】第１の絶縁膜２の表面に第２の絶縁膜を形成し
た後、第２の絶縁膜を所定のパターンに加工する。引き
続きフォトリソグラフィー工程によりパターンを施し、
エッチング工程によって所望の２種類の深さの異なるパ
ターンを形成する。 【効果】一回のフォトリソグラフィー工程と一回のエッ
チング工程で、深さの異なる２種類のパターンを形成で
きるので、一方のパターン底部にフォトレジストが接触
することがないので、パターン底部のレジスト汚染によ
る歩留の低下を防ぐことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
にかかわり、特に、深さの異なる２種類のパターンをエ
ッチングで形成する方法に関する。
にかかわり、特に、深さの異なる２種類のパターンをエ
ッチングで形成する方法に関する。
【０００２】
【従来の技術】半導体装置の多層配線や微細化に伴い、
平坦化された絶縁膜又は金属配線が求められている。
平坦化された絶縁膜又は金属配線が求められている。
【０００３】その１方法として、層間絶縁膜に２種類の
深さの異なる開孔パターンを形成し、引き続いて金属を
開孔部に埋め込むことにより、浅い方の開孔部を金属配
線、深い方の開孔部をビアホールとして用い平坦化金属
配線として用いられている。
深さの異なる開孔パターンを形成し、引き続いて金属を
開孔部に埋め込むことにより、浅い方の開孔部を金属配
線、深い方の開孔部をビアホールとして用い平坦化金属
配線として用いられている。
【０００４】従来この深さの異なるパターンを形成する
方法としてそれぞれの開孔をそれぞれフォトリソグラフ
ィー及びエッチングを行う方法がとられていた。
方法としてそれぞれの開孔をそれぞれフォトリソグラフ
ィー及びエッチングを行う方法がとられていた。
【０００５】図３にこの方法について説明する。
【０００６】シリコン基板１１上のシリコン酸化膜１０
上に第１Ａｌ層１を設け、その上の層間ＳｉＯ2 膜２に
第１のフォトレジスト４を形成しフォトリソグラフィー
技術及びエッチング技術を用いてビアホール５を形成す
る（図３の（ａ）〜（ｃ））。さらに層間ＳｉＯ2 膜２
上に第２のフォトレジスト７を形成してフォトリソグラ
フィー技術及びエッチング技術を用いて第２Ａｌ配線溝
６を形成する（図３の（ｄ）〜（ｆ））。
上に第１Ａｌ層１を設け、その上の層間ＳｉＯ2 膜２に
第１のフォトレジスト４を形成しフォトリソグラフィー
技術及びエッチング技術を用いてビアホール５を形成す
る（図３の（ａ）〜（ｃ））。さらに層間ＳｉＯ2 膜２
上に第２のフォトレジスト７を形成してフォトリソグラ
フィー技術及びエッチング技術を用いて第２Ａｌ配線溝
６を形成する（図３の（ｄ）〜（ｆ））。
【０００７】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、図３の（ｄ）で第２のフォトレジスト
７を形成した際、ビアホール５の底部で、第２のフォト
レジスト７と第１Ａｌ層１が接触し、図３の（ｆ）に示
すようにレジスト８が完全には除去されずビアホール５
の抵抗が不安定になったり信頼性試験で不良を発生する
という問題がある。
の製造方法では、図３の（ｄ）で第２のフォトレジスト
７を形成した際、ビアホール５の底部で、第２のフォト
レジスト７と第１Ａｌ層１が接触し、図３の（ｆ）に示
すようにレジスト８が完全には除去されずビアホール５
の抵抗が不安定になったり信頼性試験で不良を発生する
という問題がある。
【０００８】
【課題を解決するための手段】本発明の半導体製造装置
は、半導体基板上に第１の薄膜を形成する工程と第２の
薄膜を形成する工程と、該第２の薄膜をフォトリソグラ
フィー及びエッチングにより所望のパターンを形成する
工程と、前記第１の薄膜に対するエッチング速度が前記
第２の薄膜に対するエッチング速度より大きくなる条件
でエッチングすることにより、前記第１の薄膜に２種類
の深さの異なるパターンを形成する工程を含む。
は、半導体基板上に第１の薄膜を形成する工程と第２の
薄膜を形成する工程と、該第２の薄膜をフォトリソグラ
フィー及びエッチングにより所望のパターンを形成する
工程と、前記第１の薄膜に対するエッチング速度が前記
第２の薄膜に対するエッチング速度より大きくなる条件
でエッチングすることにより、前記第１の薄膜に２種類
の深さの異なるパターンを形成する工程を含む。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は、本発明の第１の実施例の半導体装
置の配線部分の断面図である。シリコン基板１１上のシ
リコン酸化膜１０の上の第１Ａｌ層１上に層間ＳｉＯ2
膜２を１００ｎｍ（ナノメータ）形成し、さらにポリシ
リコン膜３を５０ｎｍ形成する（図１（ａ））。次にフ
ォトリソグラフィー工程とポリシリコン３のエッチング
工程を行って、図１（ｂ）に示すように、所望の位置に
ポリシリコン薄膜３を形成する。さらにフォトレジスト
１７を用いてフォトリソグラフィー技術によりホリシリ
コン膜３を形成した部分と形成しない部分に層間ＳｉＯ
2 膜２の開孔パターンを形成する（図１の（ｃ），
（ｄ））。続いて、たとえばＣＨＦ3 ガスとＯ2 ガスを
用いてドライエッチングにより１２０秒のエッチングを
施す。ポリシリコン膜と酸化膜のエッチング速度はそれ
ぞれ５０ｎｍ／ｍｉｎ，５００ｎｍ／ｍｉｎであるので
ポリシリコン膜３を形成している部分の層間ＳｉＯ2 膜
は、１２０秒のエッチング時間で深さ５００ｎｍのパタ
ーンが形成され、これを第２Ａｌ層の配線溝６として用
いる。一方ポリシリコン膜３を形成していない部分では
同じ１２０秒のエッチング時間中に層間ＳｉＯ2 膜２
は、１μｍエッチングされ第１Ａｌ層１の表面が露出
し、ビアホール５が形成される。フォトレジスト１７が
取り除かれ、層間ＳｉＯ2 膜に１度のフォトリソグラフ
ィー工程とエッチング工程により同時にビアホール５と
第２Ａｌ配線層溝６の２種類の深さの異なる開孔パター
ンが形成される。
置の配線部分の断面図である。シリコン基板１１上のシ
リコン酸化膜１０の上の第１Ａｌ層１上に層間ＳｉＯ2
膜２を１００ｎｍ（ナノメータ）形成し、さらにポリシ
リコン膜３を５０ｎｍ形成する（図１（ａ））。次にフ
ォトリソグラフィー工程とポリシリコン３のエッチング
工程を行って、図１（ｂ）に示すように、所望の位置に
ポリシリコン薄膜３を形成する。さらにフォトレジスト
１７を用いてフォトリソグラフィー技術によりホリシリ
コン膜３を形成した部分と形成しない部分に層間ＳｉＯ
2 膜２の開孔パターンを形成する（図１の（ｃ），
（ｄ））。続いて、たとえばＣＨＦ3 ガスとＯ2 ガスを
用いてドライエッチングにより１２０秒のエッチングを
施す。ポリシリコン膜と酸化膜のエッチング速度はそれ
ぞれ５０ｎｍ／ｍｉｎ，５００ｎｍ／ｍｉｎであるので
ポリシリコン膜３を形成している部分の層間ＳｉＯ2 膜
は、１２０秒のエッチング時間で深さ５００ｎｍのパタ
ーンが形成され、これを第２Ａｌ層の配線溝６として用
いる。一方ポリシリコン膜３を形成していない部分では
同じ１２０秒のエッチング時間中に層間ＳｉＯ2 膜２
は、１μｍエッチングされ第１Ａｌ層１の表面が露出
し、ビアホール５が形成される。フォトレジスト１７が
取り除かれ、層間ＳｉＯ2 膜に１度のフォトリソグラフ
ィー工程とエッチング工程により同時にビアホール５と
第２Ａｌ配線層溝６の２種類の深さの異なる開孔パター
ンが形成される。
【００１１】図２は第２の実施例を示す断面図である。
第１の実施例と同様に層間ＳｉＯ2 膜２にビアホール５
と第２Ａｌ配線溝６を形成する（図３の（ａ）〜
（ｄ））。
第１の実施例と同様に層間ＳｉＯ2 膜２にビアホール５
と第２Ａｌ配線溝６を形成する（図３の（ａ）〜
（ｄ））。
【００１２】さらに例えばＳＦ6 を用いたドライエッチ
ングにより第２Ａｌ配線溝上部周辺に残っているポリシ
リコン膜３を除去すると、Ａｌ薄膜を形成した際図３
（ｅ）に示すように段差の少ない平坦の２層Ａｌの構造
が可能となる。
ングにより第２Ａｌ配線溝上部周辺に残っているポリシ
リコン膜３を除去すると、Ａｌ薄膜を形成した際図３
（ｅ）に示すように段差の少ない平坦の２層Ａｌの構造
が可能となる。
【００１３】
【発明の効果】以上説明したように本発明は、層間Ｓｉ
Ｏ2 膜に異なる２種類の深さの開孔パターンを形成する
際、１度のフォトリソグラフィーとエッチング技術によ
り同時に開孔パターンを形成するため、一方の開孔パタ
ーンの底部がレジストと接触しないのでレジストによる
汚染が低減されるという効果を有する。
Ｏ2 膜に異なる２種類の深さの開孔パターンを形成する
際、１度のフォトリソグラフィーとエッチング技術によ
り同時に開孔パターンを形成するため、一方の開孔パタ
ーンの底部がレジストと接触しないのでレジストによる
汚染が低減されるという効果を有する。
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第２の実施例を示す断面図。
【図３】従来技術を用いた半導体装置の製造方法を示す
断面図。
断面図。
１ 第１Ａｌ層 ２ 層間ＳｉＯ2 膜 ３ ポリシリコン膜 ４，７，１７ フォトレジスト ５ ビアホール ６ 第２Ａｌ配線溝 ８ レジスト汚染 ９ 第２Ａｌ層 １０ シリコン酸化膜 １１ シリコン基板
Claims (1)
- 【請求項１】 半導体基板上に第１の薄膜を形成する工
程と、第２の薄膜を形成する工程と、該第２の薄膜をフ
ォトリソグラフィー及びエッチングにより所望のパター
ンを形成する工程と、フォトレジストに所望のパターン
を形成する工程と、前記第１の薄膜に対するエッチング
速度が前記第２の薄膜に対するエッチング速度より大き
くなる条件でエッチングを行い、前記第１の薄膜に２種
類の深さの異なるパターンを形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26582691A JPH05109719A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26582691A JPH05109719A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109719A true JPH05109719A (ja) | 1993-04-30 |
Family
ID=17422595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26582691A Pending JPH05109719A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109719A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008053308A (ja) * | 2006-08-22 | 2008-03-06 | Nec Electronics Corp | 半導体装置の製造方法およびプラズマ処理装置 |
| JP2009509348A (ja) * | 2005-09-22 | 2009-03-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路及びその形成方法（異なる深さをもつ類似した集積回路デバイス） |
| CN102468239A (zh) * | 2010-11-16 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331121A (ja) * | 1986-07-24 | 1988-02-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1991
- 1991-10-15 JP JP26582691A patent/JPH05109719A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331121A (ja) * | 1986-07-24 | 1988-02-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009509348A (ja) * | 2005-09-22 | 2009-03-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路及びその形成方法（異なる深さをもつ類似した集積回路デバイス） |
| JP2008053308A (ja) * | 2006-08-22 | 2008-03-06 | Nec Electronics Corp | 半導体装置の製造方法およびプラズマ処理装置 |
| CN102468239A (zh) * | 2010-11-16 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980113 |