JP4614522B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ボディコンタクトを有する半導体装置及びその製造方法に係り、特に、ゲート容量を低減し、トランジスタの速度性能劣化を抑えることができる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の大規模高集積化に伴い、半導体集積回路の高性能化・低消費電力化が図られており、ＳＯＩ（Silicon On Insulator）基板を用いることが検討されている。ＳＯＩ基板は、絶縁層上に薄い半導体層が形成された基板であり、絶縁層に達する素子分離膜を形成することにより素子間の完全分離が可能であり、また、絶縁層に至る領域に不純物拡散層を形成することにより接合リーク電流や接合容量を大幅に低減できることから、高速動作が要求される半導体装置に好適である。また、半導体層上に形成される素子が絶縁層によって基板と遮断されるため、α線耐性やラッチアップ耐性が高いなどの利点もある。
【０００３】
一方、ＳＯＩ基板を用いたＭＯＳＦＥＴではボディ領域の電位が浮遊状態となるため、ボディ領域の電位の変化がＭＯＳＦＥＴの動作に影響を与えることになる。すなわち、ピンチオフ領域で生じるインパクトイオン化で生成される２次キャリアのうちチャネル領域と同タイプのキャリア（ＮＭＯＳではホール、ＰＭＯＳでは電子）が、電気的にフローティング状態にあるチャネルの下部領域（ボディ領域）に蓄積され、ボディ電位の変動を引き起こす（フローティングボディ効果）。このフローティングボディ効果は、素子特性のばらつきの原因となり、回路のマージン設計を困難にするという悪影響をもたらす。
【０００４】
フローティングボディ効果に対しては様々な対策が考えられているが、ボディ領域に電極を設けて電位を固定する方法が最も確実であり、一般的に用いられている手法である。
【０００５】
ボディ領域へコンタクトを形成する１つの方法として、ＭＯＳＦＥＴを形成する素子領域と同一の素子領域内にＭＯＳＦＥＴのソース／ドレイン領域とは逆導電型の領域（ボディコンタクト領域）を設け、その境界をＴ字、Ｌ字或いはＨ字に形成されたゲート電極で覆うことで、素子領域とボディコンタクト部とを分離する方法がある。
【０００６】
図３０（ａ）はＴ型と呼ばれる構造であり、Ｔ字型のゲート電極１０８によって、１つの素子領域１００が、ソース領域１０２とドレイン領域１０４とボディコンタクト領域１０６とに分離されている。ゲート電極１０８下の素子領域（ボディ領域）は、ボディコンタクト領域１０６と同一導電型の半導体層によって構成されており、ボディコンタクト領域１０６と電気的に接続されている。
【０００７】
図３０（ｂ）はＬ型と呼ばれる構造であり、Ｌ字型のゲート電極１０８によって、１つの素子領域１００が、ソース領域１０２及びボディコンタクト領域１０６とドレイン領域１０４とに分離されている。ゲート電極１０８下の素子領域（ボディ領域）は、ボディコンタクト領域１０６と同一導電型の半導体層によって構成されており、ボディコンタクト領域と電気的に接続されている。ソース電位とボディ電位とを同一電位に設定しうる半導体装置においては、このような構成をとることができる。
【０００８】
これら半導体装置においてゲート電極１０８を延在してソース領域１０２或いはドレイン拡散層１０４とボディコンタクト領域１０６とを分離しているのは、サリサイド（Self Aligned Silide）プロセスを考慮したものである。すなわち、サリサイドプロセスを適用した場合、ゲート電極１０８及びその側壁に形成されたサイドウォール絶縁膜（図示せず）を形成していない領域の素子領域１００上はシリサイド膜によって覆われるため、ソース領域１０２或いはドレイン領域１０４とボディコンタクト領域１０６とを分離するようにゲート電極１０８を形成しなければ、これら領域がシリサイド膜を介して電気的に接続されるからである。
【０００９】
このようにしてゲート電極を延在することにより、ソース領域或いはドレイン領域からボディコンタクト領域を分離することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図３０に示す従来の半導体装置では、ゲート電極として本質的に機能しない領域の素子領域上にもゲート絶縁膜を介してゲート電極が延在するため、この領域の寄生容量もＭＯＳＦＥＴのゲート容量として追加されることになる。すなわち、図３０（ａ）に示す半導体装置において、ゲート電極１０８をＴ字に見立てた場合に縦線の場所に位置する領域をゲート電極１０８ａとし、横線の場所に位置する領域をダミー電極１０８ｂとすると、図３１に示すように、ダミー電極１０８ｂによって構成される寄生容量ＣpがＭＯＳＦＥＴに並列に接続されることとなり、この寄生容量分だけゲート容量が増加することになる。図３０（ｂ）に示す半導体装置によればダミー電極１０８ｂの面積を狭めて寄生容量Ｃpを減らすことができるが、寄生容量を十分に低減することはできない。
【００１１】
また、ソース領域１０２及びドレイン領域１０４のイオン注入を行う際にはＭＯＳＦＥＴ形成領域１１０を露出するマスクパターンを形成するためのリソグラフィー工程が必要であり、また、ボディコンタクト領域１０６のイオン注入を行う際にはボディコンタクト形成領域１１２を露出するマスクパターンを形成するためのリソグラフィー工程が必要であることから、これらリソグラフィー工程における位置ずれマージンを確保するため、図３０に示すようにダミー電極１０８ｂ上にこれらパターンの端部を位置させていた。このため、ダミー電極１０８ｂの幅は、位置ずれマージンを考慮して太めに設定する必要があり、ゲート容量の増加も大きかった。
【００１２】
したがって、ボディコンタクト領域を有する半導体装置では余分なゲート容量や接合容量が増えることとなり、ＳＯＩ基板を用いるメリットである寄生容量の低減効果を十分に得ることができなかった。
【００１３】
また、図３０に示す半導体装置では、ＭＯＳＦＥＴのゲート幅の一方がゲート電極１０８によって画定され、他方が素子領域１００によって画定されるため、ゲート電極１０８の形成の際のリソグラフィー工程の位置合わせずれによってゲート幅が変動していた。
【００１４】
一方、絶縁幅と絶縁深さとを独立して制御しうる素子分離技術として、浅い溝を形成した後にこの溝内に絶縁膜を埋め込んで素子分離膜を形成する、いわゆるシャロートレンチ（ＳＴＩ：Shallow Trench Isolation）法が用いられている。ＳＴＩ法では、従来のＬＯＣＯＳ法と比較して微細化に有利である反面、ＭＯＳＦＥＴの電気特性、特にサブスレショルド特性のチャネル幅依存性が大きくなる問題がある（狭チャネル効果）。この主な原因は、素子分離膜と素子領域との界面の表面の角の部分に生じる電界集中や不純物分布の不均一性などから、この領域の電気特性がチャネル中央部の本来の電気特性と異なってしまうことにある。この問題に対しては、素子領域境界表面の角部を丸める等の処理を行うことにより効果の軽減が図られているが、必ずしも十分なものではなかった。
【００１５】
本発明の目的は、ボディコンタクトを有する半導体装置及びその製造方法において、ゲート容量を低減し、トランジスタの速度性能劣化を抑えることができる半導体装置及びその製造方法を提供することにある。
【００１６】
また、本発明の他の目的は、ボディコンタクトを有する半導体装置及びその製造方法において、ＳＴＩ法を用いた際の狭チャネル効果を低減しうる半導体装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的は、チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に形成され、前記ゲート電極と同一の導電層により構成され、前記ゲート電極と電気的に絶縁されたダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有することを特徴とする半導体装置によって達成される。
【００１８】
また、上記の半導体装置において、前記前記ゲート電極と前記ダミー電極との間の領域を除く前記半導体層上に形成されたシリサイド膜を更に有するようにしてもよい。
【００１９】
また、上記目的は、チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に形成され、前記ゲート電極と一体をなし、そのパターンが櫛形に成形されたダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有することを特徴とする半導体装置によっても達成される。
【００２０】
また、上記目的は、チャネル領域と、前記チャネル領域を挟んで形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に選択的に形成され、前記ゲート電極と一体をなし、そのパターンの内部が刳り抜かれるように成形されたダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有することを特徴とする半導体装置によっても達成される。
【００２１】
また、上記目的は、チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、ボディコンタクト領域と、前記チャネル領域と前記ボディコンタクト領域とを接続する引き出し領域とを有する半導体層と、前記半導体層の周縁部を囲むように形成された素子分離膜と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁に形成された第１のサイドウォール絶縁膜とを有し、前記引き出し領域の幅が、前記ゲート電極の幅と、前記ゲート電極の側壁に形成された２つの前記第１のサイドウォール絶縁膜の幅との和よりも狭く、前記引き出し領域が、前記ゲート電極及び前記第１のサイドウォール絶縁膜によって覆われていることを特徴とする半導体装置によっても達成される。
【００２２】
また、上記の半導体装置において、前記素子分離膜の側壁部分に形成され、前記半導体層の周縁部上を覆う第２のサイドウォール絶縁膜を更に有し、前記引き出し領域の幅が、前記ゲート電極の幅と、前記ゲート電極の側壁に形成された２つの前記第１のサイドウォール絶縁膜の幅と、前記素子分離膜の側壁部分に形成された２つの前記第２のサイドウォール絶縁膜の幅との和よりも狭く、前記引き出し領域が、前記ゲート電極、前記第１のサイドウォール絶縁膜及び前記第２のサイドウォール絶縁膜によって覆われているようにしてもよい。
【００２３】
また、上記の半導体装置において、前記ソース領域及び前記ドレイン領域は、前記ゲート電極下の領域近傍から離間して形成された第１の不純物拡散領域と、前記ゲート電極下の領域近傍に延在して形成され、前記第１の不純物領域よりも浅い第２の不純物拡散領域とをそれぞれ有し、前記第２の不純物拡散領域は、前記素子分離膜から離間して形成されているようにしてもよい。
【００２４】
また、上記目的は、第１導電型の基板に、第１の領域と、前記第１の領域に隣接する第２の領域とを有する素子領域を画定する素子分離膜を形成する工程と、前記素子領域上にゲート絶縁膜を介して導電膜を形成する工程と、前記導電膜をパターニングし、前記第１の領域内に設けられたゲート電極と、前記第１の領域と前記第２の領域との界面近傍の前記第２の領域上に設けられ、前記ゲート電極と電気的に絶縁されたダミー電極とを形成する工程と、前記ゲート電極をマスクとして、前記第１の領域に前記第１導電型と異なる第２導電型の不純物を導入し、前記ゲート電極の一方の側の前記第１の領域にソース領域を形成し、前記ゲート電極の他方の側の前記第１の領域にドレイン領域を形成する工程と、前記ダミー電極をマスクとして、前記第２の領域に前記第１導電型の不純物を導入し、前記第２の領域内にボディコンタクト領域を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００２５】
また、上記の半導体装置の製造方法において、前記ゲート電極と前記ダミー電極との間の領域を除く、前記ソース領域上、前記ドレイン領域上及び前記ボディコンタクト領域上に選択的にシリサイド膜を形成する工程を更に有するようにしてもよい。
【００２７】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図８を用いて説明する。
【００２８】
図１は本実施形態による半導体装置の構造を示す平面図、図２は本実施形態による半導体装置の構造を示す概略断面図、図３は本実施形態による半導体装置の等価回路を示す回路図、図４は本実施形態による半導体装置及び従来の半導体装置における具体的な装置パラメータの一例を示す平面図、図５乃至図８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２９】
はじめに、本実施形態による半導体装置の構造について図１乃至図４を用いて説明する。なお、図２（ａ）は図１のＡ−Ａ′線に沿った断面図、図２（ｂ）は図１（ａ）のＢ−Ｂ′線に沿った断面図、図２（ｃ）は図１（ａ）のＣ−Ｃ′線に沿った断面図である。
【００３０】
ＳＯＩ基板は、シリコン基板１０上に形成されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１２上に形成された単結晶シリコン層よりなるＳＯＩ層１４によって構成されている。ＳＯＩ層１４には、素子領域を画定する素子分離膜１６が形成されている。素子領域上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。素子領域上には、また、ゲート電極２０と所定間隔離間して形成されたダミー電極２２が形成されている。ゲート電極２０及びダミー電極２２の側壁にはサイドウォール絶縁膜２８が形成されており、ゲート電極２０とダミー電極２２との間の素子領域はサイドウォール絶縁膜２８によって覆われている。図１に点線で示したソース／ドレイン用イオン注入領域２４には、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとしてｎ形不純物が導入されており、ゲート電極２０の両側の素子領域にはｎ+層よりなるソース／ドレイン領域３２が形成されている。図１に２点鎖線で示したボディコンタクト用イオン注入領域３４には、ゲート電極２０、ダミー電極２２及びサイドウォール絶縁膜２８をマスクとしてｐ形不純物が導入されており、この領域の素子領域にはｐ+層よりなるボディコンタクト領域３６が形成されている。ゲート電極２０、ダミー電極２２及びサイドウォール絶縁膜２８が形成されていない領域の素子領域上には、チタンシリサイド膜３８が形成されている。
【００３１】
このように、本実施形態による半導体装置は、トランジスタのゲート電極２０とダミー電極２２とが分離していることに主たる特徴がある。このようにゲート電極２０とダミー電極２２とを分離することにより、ダミー電極２２により構成される寄生容量素子は、図３に示すように、ゲート電極２０により構成される容量素子（ＭＯＳＦＥＴ）と分離されるので、ダミー電極２２の面積分だけゲート容量を低減することができる。なお、図３では、ダミー電極２２とゲート電極２０とが分離されていることを表現するため、回路図中にスイッチの記号を用いている。
【００３２】
例えば、図４に示すように、ゲート電極２０及びダミー電極２２の素子分離膜１６上へのかぶりを０．２６μｍ、ｎ形不純物のイオン注入領域へのダミー電極２２のかぶりを０．２６μｍ、ｐ形不純物のイオン注入領域の幅を０．４０μｍ、ゲート幅を３．００μｍ、ゲート長を０．１６μｍ、ソース／ドレイン領域のゲート長方向の幅を０．３０μｍ、ゲート電極２０とダミー電極２２との間隔を０．１８μｍとすると、従来のＬ型構造（図４（ｂ））ではゲート面積が０．７８３６μｍ2であるのに対し、本実施形態による半導体装置（図４（ａ））ではゲート面積が０．５８５６μｍ2となり、容量面積を約２５％低減することができる。ゲート絶縁膜が膜厚３ｎｍのシリコン酸化膜により構成されていることを考えると、ゲート容量は９．０２ｆＦから６．６７ｆＦに低減することができる。
【００３３】
なお、ゲート電極２０とダミー電極２２との間に層間絶縁膜が埋め込まれることによりゲート電極２０とダミー電極２２との間に寄生容量素子が形成され、ゲート電極２０により構成される容量素子とダミー電極２２により構成される容量素子とが容量結合されるとも考えられる。しかしながら、例えばゲート電極２０及びダミー電極２２の厚さが１００ｎｍでありゲート電極２０とダミー電極２２との間にシリコン酸化膜が埋め込まれていると想定した場合における寄生容量は約０．０１８ｆＦであり、ゲート容量に対してきわめて小さい値である。したがって、ダミー電極２２により構成される容量素子とゲート電極２０により構成される容量素子とが分離されていると考えて問題はない。
【００３４】
次に、本実施形態による半導体装置の製造方法について図５乃至図８を用いて説明する。なお、図５及び図６は図１のＡ−Ａ′線断面に沿った工程断面図、図７及び図８は図１のＢ−Ｂ′線断面に沿った工程断面図である。
【００３５】
まず、シリコン基板１０上に例えばシリコン酸化膜よりなる絶縁層１２を介して単結晶シリコン層よりなるＳＯＩ層１４が形成されたＳＯＩ基板を用意する（図５（ａ）、図７（ａ））。
【００３６】
次いで、ＳＯＩ基板のＳＯＩ層に、例えばシャロートレンチ法により、絶縁層に達する素子分離膜を形成する（図５（ｂ）、図７（ｂ））。こうして、素子分離膜により素子領域を画定する。
【００３７】
次いで、素子領域に、例えばボロンイオンをイオン注入する。このイオン注入は、ＭＯＳＦＥＴのしきい値電圧を制御するためのチャネルイオン注入である。
【００３８】
次いで、例えば熱酸化法によりＳＯＩ層１４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍのゲート絶縁膜１８を形成する。
【００３９】
次いで、例えばＣＶＤ法により、例えば膜厚２００ｎｍの多結晶シリコン膜を形成する。
【００４０】
次いで、通常のリソグラフィー技術及びエッチング技術により多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極２０及びダミー電極２２を形成する（図５（ｃ）、図７（ｃ））。このとき、ゲート電極２０とダミー電極２２との間隔は、例えばゲート加工の最小寸法となるように配置し、後に形成するサイドウォール絶縁膜２８によりゲート電極２０とダミー電極２２との間の素子領域が覆われるように調整する。
【００４１】
次いで、ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず）及びゲート電極２０をマスクとして、例えば砒素イオン注入を行い、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の浅い不純物拡散領域２６（或いは、ＬＤＤ構造の低濃度不純物拡散領域）を形成する（図５（ｄ））。
【００４２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜を堆積する。
【００４３】
次いで、シリコン酸化膜をエッチバックし、ゲート電極２０及びダミー電極２２の側壁にのみシリコン酸化膜を残存させる。こうして、ゲート電極２０及びダミー電極２２の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜２８を形成する。このとき、ゲート電極２０とダミー電極２２との間の領域では、ゲート電極２０の側壁に形成されたサイドウォール絶縁膜２８とダミー電極２２の側壁に形成されたサイドウォール絶縁膜２８とが互いに接し、ＳＯＩ層は表面に露出されない（図６（ａ）、図８（ａ））。
【００４４】
次いで、ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず）、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとして、例えば砒素イオンをイオン注入し、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の深い不純物拡散領域３０（或いは、ＬＤＤ構造の高濃度不純物拡散領域）をそれぞれ形成する。こうして、不純物拡散領域２６、３０により構成されたｎ+層よりなるソース／ドレイン領域３２を形成する（図６（ｂ））。
【００４５】
次いで、ボディコンタクト用イオン注入領域３４を露出するフォトレジスト（図示せず）、ゲート電極２０、ダミー電極２２及びサイドウォール絶縁膜２８をマスクとして、例えばボロンイオンをイオン注入し、ｐ+層よりなるボディコンタクト領域３６を形成する（図８（ｂ））。なお、ゲート電極２０とダミー電極２２との間隔によっては、この間の素子領域に浅いボディコンタクト領域３６が同時に形成される。
【００４６】
次いで、サリサイドプロセスにより、ゲート電極２０上、ダミー電極２２上及び露出するＳＯＩ層１４上に、選択的にチタンシリサイド膜３８を形成する（図６（ｃ）、図８（ｃ））。例えば、全面にチタン膜を堆積した後、短時間熱処理を行いゲート電極２０上、ダミー電極２２上及び露出するＳＯＩ層１４上を選択的にシリサイド化反応し、次いで未反応のチタン膜を除去することにより、ゲート電極２０上、ダミー電極２２上及びＳＯＩ層１４上に選択的にチタンシリサイド膜３８を形成することができる。
【００４７】
このとき、ゲート電極２０とダミー電極２２との間はサイドウォール絶縁膜２８によって覆われており、チタンシリサイド膜３８は形成されない。したがって、ボディコンタクト領域３６とソース／ドレイン領域３２とがチタンシリサイド膜３８により接続されて同電位になることはない。
【００４８】
このように、本実施形態によれば、Ｌ字構造の半導体装置において、ゲート絶縁膜１８を介して素子領域上に形成された電極を、ゲート電極２０とダミー電極２２とに分離し、これらの間にシリサイド膜が形成されないように配置するので、ボディコンタクトを有する半導体装置のゲート容量を大幅に低減することができる。これにより、トランジスタの速度性能劣化を抑えることができる。
【００４９】
なお、上記実施形態では、ゲート電極２０とダミー電極２２との間の領域をサイドウォール絶縁膜２８によって覆うようにしているが、必ずしもサイドウォール絶縁膜２８によって完全に覆う必要はない。すなわち、ゲート電極２０とダミー電極２２との間に露出するＳＯＩ層１４の領域が例えば１００ｎｍと非常に狭くなると、この領域においてシリサイド化反応は生じなくなる。したがって、ゲート電極２０の側壁に形成されたサイドウォール絶縁膜２８とダミー電極２２の側壁に形成されたサイドウォール絶縁膜２８との間隔がシリサイド化反応が生じない間隔になるように設定し、シリサイド化反応を抑制することによってボディコンタクト領域３６とソース／ドレイン領域とが接続されるのを防止してもよい。なお、シリサイド化反応が生じない幅は装置構造やプロセスパラメータに依存する。したがって、ゲート電極２０とダミー電極２２との間隙は、装置構造やプロセスパラメータに応じて適宜選択することが望ましい。
【００５０】
また、上記実施形態では、ドレイン領域側のボディ領域をダミー電極２２によりほぼ完全に覆っているが、少なくともＭＯＳＦＥＴ形成領域２４とボディコンタクト形成領域３４の境界近傍のみを覆うようにしてもよい。
【００５１】
また、ダミー電極２２は必ずしも１つのパターンである必要はなく、２以上のパターンで構成してもよい。例えば、ストライプ状に複数のダミー電極を形成し、ストライプの間隔をシリサイド膜が形成されない間隔に制御するようにしてもよい。
【００５２】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図９を用いて説明する。なお、図１乃至図８に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００５３】
図９は本実施形態による半導体装置の構造を示す平面図である。
【００５４】
本実施形態による半導体装置及びその製造方法は、基本的には第１実施形態による半導体装置及びその製造方法と同様である。本実施形態による半導体装置は、ドレイン領域を共通とするトランジスタが１つの素子領域上に２つ形成されており、１つのダミー電極２２を２つのトランジスタで共用していることに特徴がある。すなわち、素子領域上には、互いに並行に配された２つのゲート電極２０が形成されている。２つのゲート電極２０間の領域の一部には、両方のゲート電２０極から離間して形成されたダミー電極２２が形成されている。ゲート電極２０とダミー電極２２との間隙は、第１実施形態による半導体装置と同様に、その領域にシリサイド膜が形成されることのない間隔に設定されている。このようにして半導体装置を構成することにより、１つのダミー電極２２を２つのトランジスタで共用することができるので、素子面積を大幅に縮小することができる。
【００５５】
このように、本実施形態によれば、ゲート絶縁膜を介して素子領域上に形成された電極を、ゲート電極２０とダミー電極２２とに分離し、これらの間にシリサイド膜が形成されないように配置するので、ボディコンタクトを有する半導体装置の素子容量を大幅に低減することができる。これにより、トランジスタの速度性能劣化を抑えることができる。また、１つのダミー電極を２つのトランジスタで共用することにより、素子面積を大幅に縮小することができる。
【００５６】
また、ダミー電極２２は必ずしも１つのパターンである必要はなく、２以上のパターンで構成してもよい。例えば、ストライプ状に複数のダミー電極を形成し、ストライプの間隔をシリサイド膜が形成されない間隔に制御するようにしてもよい。
【００５７】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１０を用いて説明する。なお、図１乃至図９に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００５８】
図１０は本実施形態による半導体装置の構造を示す平面図及び概略断面図である。なお、図１０（ｂ）は図１０（ａ）のＡ−Ａ′線に沿った断面図である。
【００５９】
本実施形態による半導体装置及びその製造方法は、ゲート電極２０とダミー電極２２との位置関係が異なるほかは、第１実施形態による半導体装置及びその製造方法と同様である。
【００６０】
本実施形態による半導体装置は、図１０に示すように、Ｔ型構造の半導体装置において、ソース／ドレイン領域３２とボディコンタクト領域とを分離するためのダミー電極２２がゲート電極２０と離間していることに特徴がある。すなわち、素子領域上には、ソース／ドレイン領域３２の間に形成されたゲート電極２０と、ゲート電極２０から離間して形成され、ソース／ドレイン領域３２とボディコンタクト領域３６とを分離するダミー電極２２とが形成されている。ゲート電極２０とダミー電極２２との間隙は、第１実施形態による半導体装置と同様に、その領域にシリサイド膜が形成されることのない間隔に設定されている。このようにして半導体装置を構成することにより、ダミー電極２２によって構成される容量素子とゲート電極２０によって構成される容量素子（ＭＯＳＦＥＴ）とを分離することができる。したがって、トランジスタの速度性能劣化を抑えることができる。
【００６１】
このように、本実施形態によれば、Ｔ字構造の半導体装置において、ゲート絶縁膜を介して素子領域上に形成された電極を、ゲート電極２０とダミー電極２２とに分離し、これらの間にシリサイド膜が形成されないように配置するので、ボディコンタクトを有する半導体装置の素子容量を大幅に低減することができる。これにより、トランジスタの速度性能劣化を抑えることができる。
【００６２】
また、ダミー電極２２は必ずしも１つのパターンである必要はなく、２以上のパターンで構成してもよい。例えば、ストライプ状に複数のダミー電極を形成し、ストライプの間隔をシリサイド膜が形成されない間隔に制御するようにしてもよい。
【００６３】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１１を用いて説明する。なお、図１乃至図１０に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００６４】
図１１は本実施形態による半導体装置の構造を示す平面図である。
【００６５】
はじめに、本実施形態による半導体装置の構造について図１１を用いて説明する。
【００６６】
ＳＯＩ基板は、シリコン基板１０上に形成されたシリコン酸化膜よりなる絶縁層１２と、絶縁層上に形成された単結晶シリコン層よりなるＳＯＩ層１４によって構成されている。ＳＯＩ層１４には、素子領域を画定する素子分離膜１６が形成されている。素子領域上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０は、略Ｔ字型のパターンを有しており、素子領域を３つの領域に分断するように配置されている。なお、以下の説明では、ゲート電極２０をＴ字に見立てた場合に縦線の場所に位置する領域のみをゲート電極２０ａと呼び、横線の場所に位置する領域をダミー電極２０ｂと呼ぶこともある。ゲート電極２０の側壁にはサイドウォール絶縁膜２８が形成されている。ゲート電極２０ａの両側の素子領域には、ｎ+層よりなるソース／ドレイン領域３２が形成されている。ダミー電極２０ｂのソース／ドレイン領域３２が形成されていない側の素子領域には、ｐ+層よりなるボディコンタクト領域３６が形成されている。ゲート電極２０ａ、ダミー電極２０ｂ及びサイドウォール絶縁膜２８が形成されていない領域の素子領域上には、シリサイド膜３８が形成されている。
【００６７】
このように、本実施形態による半導体装置は基本的にはＴ型構造の半導体装置である。本実施形態による半導体装置の主たる特徴は、ソース／ドレイン領域３２とボディコンタクト領域３６とを分離するダミー電極２０ｂが、櫛形にパターニングされていることに特徴がある。そして、櫛形構造の抜きパターン部分は、第１乃至第３実施形態による半導体装置におけるゲート電極２０とダミー電極２２との間隙と同様に、その領域にシリサイド膜が形成されることのない間隔に設定されている。このようにして半導体装置を構成することにより、ダミー電極の面積を大幅に減少することができるので、トランジスタの速度性能劣化を抑えることができる。
【００６８】
ここで、ゲート長が０．２５μｍ、ゲート幅が５μｍ、ダミー電極２０ｂの幅が０．５μｍ、ボディコンタクト領域３６の長さが１．５μｍ、ゲート絶縁膜１８の膜厚が５ｎｍである半導体装置を考えた場合、ゲート電極２０ａの面積は１．２５μｍ2である。櫛形でないダミー電極を使用した従来の半導体装置ではダミー電極の面積は０．７５μｍ2であり、ダミー電極による負荷容量の増加は約６０％である。一方、本実施形態による半導体装置のようにダミー電極として櫛形構造を採用し、その面積を例えば３／４倍にすると、ダミー電極２０ｂによる負荷容量の増加は４５％となり、約１０％の性能改善を図ることができる。
【００６９】
なお、本実施形態による半導体装置の製造方法は、各層の平面レイアウトが異なるほかは、第１実施形態による半導体装置の製造方法と同様である。
【００７０】
このように、本実施形態によれば、ダミー電極の面積を減らすことができるので、ボディコンタクトを有する半導体装置の素子容量を大幅に低減することができる。これにより、トランジスタの速度性能劣化を抑えることができる。
【００７１】
なお、上記実施形態では、ダミー電極２０ｂの櫛形の開いた側をソース／ドレイン領域３２側としているが、櫛形の開いた側をボディコンタクト領域３６側としてもよい。ただし、この場合には、ダミー電極２０ｂの櫛形の開いた側をソース／ドレイン領域３２側とする場合よりも接合容量による寄生容量が増加する。寄生容量の観点からは、ボディコンタクト領域３６側よりもソース／ドレイン領域３２側のダミー電極２０ｂの面積を優先的に少なくすることが望ましい。
【００７２】
また、上記実施形態では、ダミー電極２０ｂの形状を櫛形にすることによってダミー電極２０ｂの面積を減少したが、必ずしも櫛形にする必要はない。例えば、図１２に示すように、内側を刳り抜くようにダミー電極２０ｂの面積を減らしてもよい。この場合、寄生容量の観点からは刳り抜いた領域にサイドウォール絶縁膜２８が埋め込まれてシリサイド膜３８が形成されないことが好ましいが、この領域に形成されるシリサイド膜３８によってボディコンタクト領域３６とソース／ドレイン領域３２とが短絡されることにはならない。したがって、刳り抜いた領域の幅は必ずしもシリサイド膜３８が形成されることのない幅とする必要はない。
【００７３】
また、上記実施形態では、図３０（ａ）に示すＴ型の半導体装置のダミー電極を櫛形としたが、図３０（ｂ）に示すＬ型の半導体装置のダミー電極を櫛形としてもよい。また、第１乃至第３実施形態と同様にして、ゲート電極とダミー電極とを分離してもよい。
【００７４】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図１３及び図１４を用いて説明する。なお、図１乃至図１２に示す第１乃至第４実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００７５】
図１３は本実施形態による半導体装置の構造を示す平面図及び概略断面図、図１４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７６】
はじめに、本実施形態による半導体装置の構造について図１３を用いて説明する。なお、図１３（ｂ）は、図１３（ａ）のＡ−Ａ′線に沿った断面図である。
【００７７】
ＳＯＩ基板は、シリコン基板１０上に形成されたシリコン酸化膜よりなる絶縁層１２と、絶縁層上に形成された単結晶シリコン層よりなるＳＯＩ層１４によって構成されている。ＳＯＩ層１４には、素子領域を画定する素子分離膜１６が形成されている。素子領域上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０は、Ｔ字型のパターンを有しており、素子領域を３つの領域に分断するように配置されている。なお、以下の説明では、ゲート電極２０をＴ字に見立てた場合に縦線の場所に位置する領域のみをゲート電極２０ａと呼び、横線の場所に位置する領域をダミー電極２０ｂと呼ぶこともある。また、ゲート電極２０ａ下のゲート絶縁膜１８をゲート絶縁膜１８ａと呼び、ダミー電極２０ｂ下のゲート絶縁膜１８をゲート絶縁膜１８ｂと呼ぶ。ゲート電極２０の側壁にはサイドウォール絶縁膜２８が形成されている。ゲート電極２０ａの両側の素子領域には、ｎ+層よりなるソース／ドレイン領域３２が形成されている。ダミー電極２０ｂのソース／ドレイン領域３２が形成されていない側の素子領域には、ｐ+層よりなるボディコンタクト領域３６が形成されている。ゲート電極２０ａ、ダミー電極２０ｂ及びサイドウォール絶縁膜２８が形成されていない領域の素子領域上には、シリサイド膜３８が形成されている。
【００７８】
このように、本実施形態による半導体装置は、基本的な構造は図３０（ａ）に示すＴ型構造の半導体装置である。本実施形態による半導体装置は、ダミー電極２０ｂによって構成される容量素子の単位面積あたりの容量が、ゲート電極２０ａによって構成される容量素子の単位面積あたりの容量よりも小さくなっていることに特徴がある。このようにして半導体装置を構成することにより、ダミー電極２０ｂによって構成される容量素子の素子容量を低減することができるので、トランジスタの速度性能劣化を抑えることができる。
【００７９】
ダミー電極２０ｂによって構成される容量素子の単位面積あたりの容量をゲート電極２０ａによって構成される容量素子の単位面積あたりの容量よりも小さくする手段としては、ダミー電極２０ｂ下のゲート絶縁膜の膜厚を選択的に厚くする、ダミー電極２０ｂ下のゲート絶縁膜の誘電率を選択的に低くする、等が考えられる。
【００８０】
次に、本実施形態による半導体装置の製造方法について図１４を用いて説明する。
【００８１】
まず、ＳＯＩ基板のＳＯＩ層１４に、例えばシャロートレンチ法により、絶縁層１２に達する素子分離膜１６を形成する（図１４（ａ））。こうして、素子分離膜１６により素子領域を画定する。
【００８２】
次いで、例えば熱酸化法によりＳＯＩ層１４を熱酸化し、例えば膜厚９ｎｍのシリコン酸化膜４０を形成する。
【００８３】
次いで、通常のリソグラフィー技術及びエッチング技術により、ゲート電極２０ａの形成予定領域のシリコン酸化膜４０を選択的に除去する（図１４（ｂ））。
【００８４】
次いで、例えば熱酸化法により、例えば膜厚３ｎｍのシリコン酸化膜４２を形成する。
【００８５】
次いで、例えばＣＶＤ法により、シリコン酸化膜４２上に、シリコン窒化膜４４を形成する。
【００８６】
こうして、ゲート電極２０ａの形成予定領域にシリコン酸化膜４２及びシリコン窒化膜４４よりなるゲート絶縁膜１８ａを、ダミー電極２０ｂの形成予定領域にシリコン酸化膜４０、４２及びシリコン窒化膜４４よりなるゲート絶縁膜１８ｂを形成する（図１４（ｃ））。
【００８７】
次いで、例えばＣＶＤ法により、例えば膜厚２００ｎｍの多結晶シリコン膜を形成する。
【００８８】
次いで、通常のリソグラフィー技術及びエッチング技術により多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極１０ａ及びダミー電極２０ｂを形成する（図１４（ｄ））。
【００８９】
次いで、例えば図５（ｄ）乃至図６（ｃ）、図８（ａ）乃至図８（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ソース／ドレイン領域３２、ボディコンタクト領域３６等を形成する。
【００９０】
このように、本実施形態によれば、ダミー電極２０ｂ下に形成される容量素子の単位面積あたりの容量が、ゲート電極２０ａ下に形成される容量素子の単位面積あたりの容量よりも小さいので、ゲート容量を低減することができ、トランジスタの速度性能劣化を抑えることができる。
【００９１】
なお、上記実施形態では、ゲート電極２０ａ下のゲート絶縁膜１８ａをシリコン酸化膜４２及びシリコン窒化膜４４により構成し、ダミー電極２０ｂ下のゲート絶縁膜１８ｂをシリコン酸化膜４０，４２及びシリコン窒化膜４４により構成したが、ゲート絶縁膜１８を構成する材料はこれに限定されるものではない。ダミー電極２０ｂ下に形成される容量素子の単位面積あたりの容量が、ゲート電極２０ａ下に形成される容量素子の単位面積あたりの容量よりも小さくなるように、適宜構成材料を選択することができる。
【００９２】
高耐圧系のトランジスタを有する半導体装置においては、高耐圧系トランジスタのゲート絶縁膜をダミー電極下に形成することにより、製造工程数を増大することなく本実施形態による効果を得ることができる。
【００９３】
また、上記実施形態ではＴ型の半導体装置に適用した場合を示したが、Ｌ型の半導体装置に適用してもよい。また、第１乃至第３実施形態と同様にして、ゲート電極とダミー電極とを分離してもよい。
【００９４】
［第６実施形態］
本発明の第６実施形態による半導体装置及びその製造方法について図１５乃至図１７を用いて説明する。なお、図１乃至図１４に示す第１乃至第５実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００９５】
図１５は本実施形態による半導体装置の構造を示す平面図及び概略断面図、図１６は本実施形態による半導体装置の等価回路を示す回路図、図１７は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００９６】
はじめに、本実施形態による半導体装置の構造について図１５及び図１６を用いて説明する。なお、図１５（ｂ）は図１５（ａ）のＡ−Ａ′線に沿った断面図である。
【００９７】
ＳＯＩ基板は、シリコン基板１０上に形成されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１２上に形成された単結晶シリコン層よりなるＳＯＩ層１４によって構成されている。ＳＯＩ層１４には、素子領域を画定する素子分離膜１６が形成されている。素子領域上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０上には、絶縁膜４６が形成されている。絶縁膜４６上には、その一部がゲート電極２０の上方に延在するダミー電極２２が形成されている。ゲート電極２０の両側の素子領域には、ｎ+層よりなるソース／ドレイン領域３２が形成されている。ダミー電極２２のソース／ドレイン領域３２が形成されていない側の素子領域には、ｐ+層よりなるボディコンタクト領域３６
が形成されている。ゲート電極２０、ダミー電極２２及びサイドウォール絶縁膜２８が形成されていない領域の素子領域上には、シリサイド膜３８が形成されている。
【００９８】
このように、本実施形態による半導体装置は、平面的にみるとＴ型構造の半導体装置と同様であるが、ゲート電極２０とダミー電極２２とが別々の導電層により形成されており、互いに電気的に接続されていない点に主たる特徴がある。このようにして半導体装置を構成することにより、図１６に示すように、ゲート電極２０によって構成される容量素子（ＭＯＳＦＥＴ）に、ダミー電極２２によって構成される容量素子Ｃ1とゲート電極２０とダミー電極２２との間に絶縁膜４６を介して形成される容量素子Ｃ2とが直列接続されてなる容量が、並列に接続された状態となる。したがって、ゲート電極２０によって構成される容量素子に並列接続される容量素子の容量値は、ダミー電極２２によって構成される容量素子Ｃ1のみが形成される場合と比較して低減することができる。また、ダミー電極２２によって構成される容量素子Ｃ1の誘電体膜は絶縁膜４６の厚さ分だけ厚くなるので、それ自体の容量値を低減することもできる。
【００９９】
次に、本実施形態による半導体装置の製造方法について図１７を用いて説明する。なお、図１７は図１５のＡ−Ａ′線断面に沿った工程断面図である。
【０１００】
まず、ＳＯＩ基板のＳＯＩ層１４に、例えばシャロートレンチ法により、絶縁層に達する素子分離膜１６を形成する（図１７（ａ））。
【０１０１】
次いで、例えば熱酸化法によりＳＯＩ層１４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍのゲート絶縁膜１８を形成する。
【０１０２】
次いで、例えばＣＶＤ法により例えば膜厚２００ｎｍの多結晶シリコン膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこの多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極２０を形成する（図１７（ｂ））。
【０１０３】
次いで、ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず）及びゲート電極２０をマスクとして、例えば砒素イオン注入を行い、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の浅い不純物拡散領域（図示せず）を形成する。
【０１０４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる絶縁膜４６を形成する。
【０１０５】
次いで、例えばＣＶＤ法により例えば膜厚２００ｎｍの多結晶シリコン膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこの多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるダミー電極２２を形成する（図１７（ｃ））。
【０１０６】
次いで、ダミー電極２２をマスクとして、絶縁膜４６をエッチバックし、ダミー電極下及びゲート電極２０の側壁のみに絶縁膜４６を残存させる。こうして、ゲート電極２０の側壁に、絶縁膜４６を構成するシリコン酸化膜よりなるサイドウォール絶縁膜２８を形成する（図１７（ｄ））。
【０１０７】
次いで、例えば図６（ｂ）乃至図６（ｃ）、図８（ｂ）乃至図８（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ソース／ドレイン領域３２、ボディコンタクト領域３６等を形成する。
【０１０８】
このように、本実施形態によれば、ゲート電極とダミー電極とを別々の導電層によって構成し、ゲート電極によって構成される容量素子に、ダミー電極によって構成される容量素子を、ゲート電極とダミー電極との間の容量を介して並列接続するので、ゲート容量を低減することができ、トランジスタの速度性能劣化を抑えることができる。
【０１０９】
［第７実施形態］
本発明の第７実施形態による半導体装置及びその製造方法について図１８及び図１９を用いて説明する。なお、図１乃至図１７に示す第１乃至第６実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１１０】
図１８は本実施形態による半導体装置の構造を示す概略断面図、図１９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１１１】
本実施形態による半導体装置は、図１８に示すように、ゲート電極２０とダミー電極２２の位置関係が逆である点を除き、第６実施形態による半導体装置と同様である。このようにして半導体装置を構成することにより、ゲート電極２０によって構成される容量素子に、ダミー電極２２によって構成される容量素子Ｃ1とゲート電極２０とダミー電極２２との間に絶縁膜を介して形成される容量素子Ｃ2とが直列接続されてなる容量が、並列に接続された状態となる。したがって、ゲート電極２０によって構成される容量素子に並列接続される容量素子の容量値は、ダミー電極２２によって構成される容量素子Ｃ1のみが形成される場合と比較して低減することができる。
【０１１２】
次に、本実施形態による半導体装置の製造方法について図１９を用いて説明する。なお、図１９は図１５のＡ−Ａ′線断面に沿った工程断面図である。
【０１１３】
まず、ＳＯＩ基板のＳＯＩ層１４に、例えばシャロートレンチ法により、絶縁層に達する素子分離膜１６を形成する（図１９（ａ））。
【０１１４】
次いで、例えば熱酸化法によりＳＯＩ層１４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍのゲート絶縁膜１８を形成する。
【０１１５】
次いで、例えばＣＶＤ法により、例えば膜厚２００ｎｍの多結晶シリコン膜と、例えば膜厚１５０ｎｍのシリコン酸化膜とを堆積する。
【０１１６】
次いで、通常のリソグラフィー技術及びエッチング技術によりこのシリコン酸化膜及び多結晶シリコン膜をパターニングし、上面がシリコン酸化膜よりなる絶縁膜４８により覆われた、多結晶シリコン膜よりなるダミー電極２２を形成する（図１９（ｂ））。
【０１１７】
次いで、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのシリコン酸化膜を堆積してエッチバックし、ダミー電極２２及び絶縁膜４８の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜５０を形成する。
【０１１８】
次いで、例えば熱酸化法によりＳＯＩ層１４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍのゲート絶縁膜１８を再度形成する（図１９（ｃ））。
【０１１９】
次いで、例えばＣＶＤ法により例えば膜厚２００ｎｍの多結晶シリコン膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこの多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極２０を形成する（図１９（ｄ））。
【０１２０】
次いで、例えば図５（ｄ）乃至図６（ｃ）、図８（ａ）乃至図８（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ソース／ドレイン領域３２、ボディコンタクト領域３６等を形成する。
【０１２１】
このように、本実施形態によれば、ゲート電極とダミー電極とを別々の導電層によって構成し、ゲート電極によって構成される容量素子に、ダミー電極によって構成される容量素子を、ゲート電極とダミー電極との間の容量を介して並列接続するので、ゲート容量を低減することができ、トランジスタの速度性能劣化を抑えることができる。
【０１２２】
なお、本実施形態による半導体装置では、ゲート電極下のゲート絶縁膜とダミー電極下のゲート絶縁膜とを同一の絶縁層により形成したが、例えば第５実施形態と同様にして、これら電極下のゲート絶縁膜を異なる膜により構成してもよい。
【０１２３】
［第８実施形態］
本発明の第８実施形態による半導体装置及びその製造方法について図２０乃至図２４を用いて説明する。なお、図１乃至図１９に示す第１乃至第７実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１２４】
図２０は本実施形態による半導体装置の構造を示す平面図、図２１は本実施形態による半導体装置の構造を示す概略断面図、図２２乃至図２４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２５】
はじめに、本実施形態による半導体装置の構造について図２０及び図２１を用いて説明する。なお、図２１（ａ）は図２０のＡ−Ａ′線に沿った断面図であり、図２１（ｂ）は図２０のＢ−Ｂ′線に沿った断面図であり、図２１（ｃ）は図２０のＣ−Ｃ′線に沿った断面図である。
【０１２６】
ＳＯＩ基板は、シリコン基板１０上に形成されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１２上に形成された単結晶シリコン層よりなるＳＯＩ層１４によって構成されている。ＳＯＩ層１４には、素子領域を画定する素子分離膜１６が形成されている。素子領域は、ＭＯＳＦＥＴ形成領域５２と、ボディコンタクト形成領域５４と、ＭＯＳＦＥＴ形成領域５２からボディコンタクト形成領域５４を引き出すための引き出し領域５６とを有する。素子領域上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０の側壁にはサイドウォール絶縁膜２８が形成されている。図２０に点線で示したエクステンション用イオン注入領域５８には、ゲート電極２０をマスクとして浅くｎ形不純物が導入されており、ゲート電極２０の両側の素子領域にはｎ+層よりなる不純物拡散領域２６が形成されている。図２０に点線で示したソース／ドレイン用イオン注入領域２４には、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとして深くｎ形不純物が導入されており、ゲート電極２０の両側の素子領域にはｎ+層よりなる不純物拡散領域３０が形成されている。こうして、不純物拡散領域２６、３０によりソース／ドレイン領域３２が形成されている。図２０に２点鎖線で示したボディコンタクト用イオン注入領域３４には、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとしてｐ形不純物が導入されており、ｐ+層よりなるボディコンタクト領域３６が形成されている。ゲート電極２０及びサイドウォール絶縁膜２８が形成されていない領域の素子領域上には、シリサイド膜３８が形成されている。
【０１２７】
ここで、本実施形態による半導体装置は、エクステンション用イオン注入領域５８のゲート電極２０の延在する方向に沿った幅が、ＭＯＳＦＥＴ形成領域５２の幅よりも狭くなっていることに特徴がある。このようにエクステンション用イオン注入領域５８のゲート電極２０の延在する方向に沿った幅をＭＯＳＦＥＴ形成領域５２の幅よりも狭くすることにより、図２１（ｂ）に示すように素子分離膜１６の近傍では不純物拡散領域２６が形成されない。したがって、この領域のトランジスタのしきい値電圧が選択的に高くなり、素子分離膜１６端部近傍での電界集中によるサブスレショルド特性の劣化を抑制することができる。
【０１２８】
また、本実施形態による半導体装置は、引き出し領域５６の幅が、ゲート電極２０及びその両側に形成されたサイドウォール絶縁膜２８の幅よりも狭くなっていることにも特徴がある。このように引き出し領域５６の幅を設定することにより、引き出し領域５４上はゲート電極２０及びサイドウォール絶縁膜２８により覆われるため、サリサイドプロセスにより素子領域上にシリサイド膜３８を形成した場合であっても、ソース／ドレイン領域３２とボディコンタクト領域３６とが短絡することはない。
【０１２９】
また、ゲート幅がゲート電極のパターニングの際の位置合わせずれに依存しないので、位置合わせによるゲート幅の変動を防止することができる。
【０１３０】
また、Ｔ形、Ｌ形の半導体装置の場合と比較して寄生容量として作用するゲート電極の面積が小さいので、ゲート容量を大幅に低減することができる。
【０１３１】
また、本実施形態による半導体装置は、引き出し領域５６の幅が、ゲート電極２０及びサイドウォール絶縁膜２８、６６の幅よりも狭くなっていることにも特徴がある。このように引き出し領域５６の幅を設定することにより、引き出し領域５６上はゲート電極２０及びサイドウォール絶縁膜２８、６６により覆われるため、サリサイドプロセスにより素子領域上にシリサイド膜３８を形成した場合であっても、ソース／ドレイン領域３２とボディコンタクト領域３６とが短絡することはない。また、第８実施形態による半導体装置と比較すると、サイドウォール絶縁膜６６の分だけ引き出し領域５６の幅を広げることができるので、寄生抵抗を低減することができる。
【０１３２】
次に、本実施形態による半導体装置の製造方法を図２２乃至図２４を用いて説明する。なお、なお、図２２は図２０のＡ−Ａ′線に沿った工程断面図であり、図２３は図２０のＢ−Ｂ′線に沿った工程断面図であり、図２４は図２０のＣ−Ｃ′線に沿った工程断面図である。
【０１３３】
まず、ＳＯＩ基板のＳＯＩ層１４に、例えばシャロートレンチ法により、絶縁層に達する素子分離膜１６を形成する（図２２（ａ）、図２４（ａ））。こうして、素子分離膜１６によって画定され、ＭＯＳＦＥＴ形成領域５２、ボディコンタクト形成領域５４、引き出し領域５６を有する素子領域を形成する。
【０１３４】
次いで、素子領域に、例えばボロンイオンをイオン注入する。このイオン注入は、ＭＯＳＦＥＴのしきい値電圧を制御するためのチャネルイオン注入である。
【０１３５】
次いで、例えば熱酸化法によりＳＯＩ層１４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍのゲート絶縁膜１８を形成する。
【０１３６】
次いで、例えばＣＶＤ法により例えば膜厚２００ｎｍの多結晶シリコン膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこの多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極２０を形成する（図２２（ｂ）、図２４（ｂ））。
【０１３７】
次いで、エクステンション用イオン注入領域５８を露出するフォトレジスト（図示せず）及びゲート電極２０をマスクとして、例えば砒素イオン注入を行い、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の浅い不純物拡散領域２６（或いは、ＬＤＤ構造の低濃度不純物拡散領域）を形成する（図２２（ｃ））。この際、エクステンション用イオン注入領域５８のゲート電極２０の延在する方向に沿った幅はＭＯＳＦＥＴ形成領域５２の幅よりも狭いので、素子分離膜１６近傍では不純物拡散領域２６は形成されない（図２３（ａ））。
【０１３８】
次いで、ＣＶＤ法により例えば膜厚１５０ｎｍのシリコン酸化膜を堆積した後にエッチバックし、ゲート電極２０の側壁にのみシリコン酸化膜を残存させる。こうして、ゲート電極２０の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜２８を形成する。
【０１３９】
次いで、ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず）、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとして、例えば砒素イオンをイオン注入し、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の深い不純物拡散領域３０（或いは、ＬＤＤ構造の高濃度不純物拡散領域）を形成する。こうして、不純物拡散層２６、３０により構成されたｎ+層よりなるソース／ドレイン領域３２を形成する（図２２（ｄ））。この際、素子分離膜１６近傍には不純物拡散領域２６は形成されていないので、素子分離膜１６近傍では不純物拡散領域３０のみが形成される（図２３（ｂ））。
【０１４０】
次いで、ボディコンタクト用イオン注入領域３４を露出するフォトレジスト（図示せず）、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとして、例えばボロンイオンをイオン注入し、ｐ+層よりなるボディコンタクト領域３６を形成する（図２４（ｃ））。
【０１４１】
次いで、サリサイドプロセスにより、ゲート電極２０上及び露出するＳＯＩ層１４上に、選択的にチタンシリサイド膜３８を形成する（図２１（ａ）、（ｂ）、（ｃ））。このとき、引き出し領域５６はゲート電極２０及びサイドウォール絶縁膜２８により覆われているので、引き出し領域５６にシリサイド膜３８が形成されてソース／ドレイン領域３２とボディコンタクト領域３６とが短絡することはない。
【０１４２】
このように、本実施形態によれば、ゲート幅がゲート電極のパターニングの際の位置合わせずれに依存しないので、位置合わせによるゲート幅の変動を防止することができる。
【０１４３】
また、ボディコンタクト領域を、幅の狭い引き出し領域を介してチャネル領域から引き出すので、ボディ領域を覆う大面積のダミー電極を設ける必要がない。
したがって、ゲート容量を大幅に低減することができる。
【０１４４】
また、エクステンション用イオン注入領域のゲート電極の延在する方向に沿った幅を、ＭＯＳＦＥＴ形成領域の幅よりも狭くすることにより、素子分離膜の端部近傍のゲート電極下にはエクステンションソース／ドレイン構造の浅い不純物拡散層が形成されないので、この領域のしきい値電圧を選択的に高めることができる。したがって、素子分離膜の端部近傍における電界集中によるサブスレショルド特性の劣化を抑制することができる。
【０１４５】
また、引き出し領域をゲート電極及びその両側に形成されたサイドウォール絶縁膜によって覆うので、サリサイドプロセスにより素子領域上にシリサイド膜を形成した場合であっても、ソース／ドレイン領域とボディコンタクト領域とが短絡することはない。
【０１４６】
なお、上記実施形態では、サリサイドプロセスを考慮して引き出し領域の幅をゲート電極及びサイドウォール絶縁膜の幅よりも狭く設定したが、サリサイドプロセスを用いない場合には、必ずしも引き出し領域の幅をこのように設定する必要はない。引き出し領域の幅を広げることにより、寄生抵抗を低減することができる。
【０１４７】
また、上記実施形態では、ボディコンタクトを有する半導体装置について説明したが、狭チャネル効果によるサブスレドショルド特性の劣化を抑止する効果は、ソース／ドレイン領域の形成方法のみに起因するものである。したがって、ＳＴＩ法により形成した素子分離膜を有する半導体装置に本発明を適用することにより、ボディコンタクトを有するか否かに関わらず、上記効果を得ることができる。第１乃至第７実施形態による半導体装置及びその製造方法に、本実施形態によるソース／ドレイン領域の形成方法を適用するようにしてもよい。
【０１４８】
［第９実施形態］
本発明の第９実施形態による半導体装置及びその製造方法について図２５乃至図２９を用いて説明する。なお、図１乃至図２４に示す第１乃至第８実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１４９】
図２５は本実施形態による半導体装置の構造を示す平面図、図２６は本実施形態による半導体装置の構造を示す概略断面図、図２７乃至図２９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１５０】
はじめに本実施形態による半導体装置の構造について図２５及び図２６をもちいて説明する。なお、図２６（ａ）は図２５のＡ−Ａ′線に沿った断面図であり、図２６（ｂ）は図２５のＢ−Ｂ′線に沿った断面図であり、図２６（ｃ）は図２５のＣ−Ｃ′線に沿った断面図である。
【０１５１】
ＳＯＩ基板は、シリコン基板１０上に形成されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１２上に形成された単結晶シリコン層よりなるＳＯＩ層１４によって構成されている。ＳＯＩ層１４には、素子領域を画定する素子分離膜１６が形成されている。素子領域は、ＭＯＳＦＥＴ形成領域５２と、ボディコンタクト形成領域５４と、ＭＯＳＦＥＴ形成領域５２からボディコンタクト形成領域５４を引き出すための引き出し領域５６とを有する。素子分離膜１６の側面部には、サイドウォール絶縁膜６６が形成されている。素子領域の周縁上には、サイドウォール絶縁膜６６によって覆われている。素子領域上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０の側壁にはサイドウォール絶縁膜２８が形成されている。図２５に点線で示したソース／ドレイン用イオン注入領域２４には、ゲート電極２０及びサイドウォール絶縁膜６６並びにゲート電極２０及びサイドウォール絶縁膜２８、６６をマスクとしてｎ形不純物が導入されており、ゲート電極２０の両側の素子領域にはｎ+層よりなるソース／ドレイン領域３２が形成されている。図２５に２点鎖線で示したボディコンタクト用イオン注入領域３４には、ゲート電極２０及びサイドウォール絶縁膜２８、６６をマスクとしてｐ形不純物が導入されており、ｐ+層よりなるボディコンタクト領域３６が形成されている。ゲート電極２０及びサイドウォール絶縁膜２８、６６が形成されていない領域の素子領域上には、シリサイド膜３８が形成されている。
【０１５２】
ここで、本実施形態による半導体装置は、素子分離膜１６の側壁部分にサイドウォール絶縁膜６６が形成されており、素子領域の周縁部には不純物拡散領域２６が形成されていないことに特徴がある（図２６（ｂ））。このようにして半導体装置を構成することにより、素子領域の周縁部のしきい値電圧を選択的に高めることができる。したがって、素子分離膜の端部近傍における電界集中によるサブスレショルド特性の劣化を抑制することができる。
【０１５３】
また、第８実施形態による半導体装置と同様に、ゲート幅はゲート電極２０のパターンに依存しないため、ゲート電極２０のパターニングの際に位置合わせずれが生じてもゲート幅が変動することはない。
【０１５４】
また、本実施形態による半導体装置は、引き出し領域５６の幅が、ゲート電極２０及びサイドウォール絶縁膜２８、６６の幅よりも狭くなっていることにも特徴がある。このように引き出し領域５６の幅を設定することにより、引き出し領域５６上はゲート電極２０及びサイドウォール絶縁膜２８、６６により覆われるため、サリサイドプロセスにより素子領域上にシリサイド膜３８を形成した場合であっても、ソース／ドレイン領域３２とボディコンタクト領域３６とが短絡することはない。また、第８実施形態による半導体装置と比較すると、サイドウォール絶縁膜６６の分だけ引き出し領域５６の幅を広げることができるので、寄生抵抗を低減することができる。
【０１５５】
また、Ｔ形、Ｌ形の半導体装置の場合と比較して寄生容量として作用するゲート電極の面積が小さいので、ゲート容量を大幅に低減することができる。
【０１５６】
次に、本実施形態による半導体装置の製造方法について図２７乃至図２９を用いて説明する。なお、図２７及び図２８は図２５のＡ−Ａ′線に沿った工程断面図、図２９は図２５のＣ−Ｃ′線に沿った工程断面図である。
【０１５７】
まず、熱酸化法により、ＳＯＩ層１４上に、シリコン酸化膜６０を形成する。
【０１５８】
次いで、シリコン酸化膜６０上に、例えばＣＶＤ法により、膜厚１５０ｎｍのシリコン窒化膜６２を形成する。なお、シリコン窒化膜６２の膜厚は、後述するように、不純物拡散領域２６、３０のイオン注入条件に応じて適宜設定する。
【０１５９】
次いで、通常のリソグラフィー技術及びエッチング技術によりシリコン窒化膜６２をパターニングし、素子領域となる領域に選択的にシリコン窒化膜６２を残存させる（図２７（ａ））。
【０１６０】
次いで、シリコン窒化膜６２をマスクとして、ＳＯＩ層１４に、絶縁層１２に達する素子分離溝６４を形成する（図２７（ｂ））。
【０１６１】
次いで、例えばＣＶＤ法により、ＳＯＩ層１４の膜厚に例えば３００ｎｍの厚さを加えた膜厚のシリコン酸化膜を堆積した後、シリコン窒化膜６２の表面が露出するまでこのシリコン酸化膜を例えばＣＭＰ法により研磨し、素子分離溝６４に埋め込まれたシリコン酸化膜よりなる素子分離膜１６を形成する（図２７（ｃ））。なお、シリコン酸化膜の堆積に先立ち、素子分離溝６４内壁に熱酸化膜を形成しておいてもよい。
【０１６２】
このようにして、いわゆるシャロートレンチ法により素子分離膜１６を形成した後、素子領域となる領域上に残存するシリコン窒化膜６２を選択的に除去する。このとき、素子分離膜１６の表面高さは、シリコン窒化膜６２の膜厚分だけ、素子領域の表面高さよりも高くなっている（図２７（ｄ））。
【０１６３】
次いで、例えばＣＶＤ法により膜厚１５０ｎｍのシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックし、素子分離膜１６の側壁部にシリコン酸化膜よりなるサイドウォール絶縁膜６６を形成する。サイドウォール絶縁膜６６は、素子領域の周縁部上を覆うように形成される（図２８（ａ）、図２９（ａ））。
【０１６４】
次いで、例えば熱酸化法によりＳＯＩ層１４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍのゲート絶縁膜１８を形成する。
【０１６５】
次いで、例えばＣＶＤ法により例えば膜厚２００ｎｍの多結晶シリコン膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこの多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極２０を形成する（図２８（ｂ）、図２９（ｂ））。
【０１６６】
次いで、ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず）及びゲート電極２０をマスクとして、例えば砒素イオン注入を行い、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の浅い不純物拡散領域２６（或いは、ＬＤＤ構造の低濃度不純物拡散領域）を形成する。この際、素子分離膜１６の側壁部には素子領域の周縁部上を覆うサイドウォール絶縁膜６６が形成されているので、素子分離膜１６近傍の素子領域には不純物拡散領域２６は形成されない（図２８（ｃ））。
【０１６７】
なお、サイドウォール絶縁膜６６の膜厚は、エクステンションソース／ドレイン構造の浅い不純物拡散領域２６を形成する際のイオン注入工程において、注入イオンがサイドウォール絶縁膜６６を貫通してその下の素子領域に注入されない膜厚に設定する必要がある。サイドウォール絶縁膜６６下の素子領域の導電型がｐ形からｎ形に十分に反転しなければ、必ずしもすべての注入イオンが阻止されなくてもよい。
【０１６８】
サイドウォール絶縁膜６６の厚さ及び幅は、素子分離膜１６を形成する際に用いるシリコン窒化膜６２の膜厚に依存する。したがって、不純物拡散領域２６を形成する際のイオン注入条件に応じて、シリコン窒化膜６２の膜厚を制御し、注入イオンがサイドウォール絶縁膜６６を貫通しないようにすればよい。
【０１６９】
次いで、ＣＶＤ法により例えば膜厚１５０ｎｍのシリコン酸化膜を堆積した後にエッチバックし、ゲート電極２０の側壁にのみシリコン酸化膜を残存させる。こうして、ゲート電極２０の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜２８を形成する。
【０１７０】
次いで、ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず）、ゲート電極２０及びサイドウォール絶縁膜２８、６６をマスクとして、例えば砒素イオンをイオン注入し、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の深い不純物拡散領域３０（或いは、ＬＤＤ構造の高濃度不純物拡散領域）を形成する。こうして、不純物拡散層２６、３０により構成されたｎ+層よりなるソース／ドレイン領域３２を形成する（図２８（ｄ））。
【０１７１】
なお、サイドウォール絶縁膜６６の膜厚は、エクステンションソース／ドレイン構造の深い不純物拡散領域３０を形成する際のイオン注入工程において、注入イオンがサイドウォール絶縁膜６６を貫通してその下の素子領域に注入される膜厚に設定することが望ましい。
【０１７２】
次いで、ボディコンタクト用イオン注入領域３４を露出するフォトレジスト（図示せず）、ゲート電極２０及びサイドウォール絶縁膜２８、６６をマスクとして、例えばボロンイオンをイオン注入し、ｐ+層よりなるボディコンタクト領域３６を形成する（図２９（ｃ））。
【０１７３】
次いで、サリサイドプロセスにより、ゲート電極２０上及び露出するＳＯＩ層１４上に、選択的にチタンシリサイド膜３８を形成する（図２６（ａ）、（ｂ）、（ｃ））。このとき、引き出し領域５６はゲート電極２０及びサイドウォール絶縁膜２８により覆われているので、引き出し領域５６にシリサイド膜３８が形成されてソース／ドレイン領域３２とボディコンタクト領域３６とが短絡することはない。
【０１７４】
このように、本実施形態によれば、ゲート幅がゲート電極のパターニングの際の位置合わせずれに依存しないので、位置合わせによるゲート幅の変動を防止することができる。
【０１７５】
また、ボディコンタクト領域を、幅の狭い引き出し領域を介してチャネル領域から引き出すので、ボディ領域を覆う大面積のダミー電極を設ける必要がない。
したがって、ゲート容量を大幅に低減することができる。
【０１７６】
また、素子分離膜の側壁部分にサイドウォール絶縁膜を形成することにより、素子分離膜の端部近傍のゲート電極下にはエクステンションソース／ドレイン構造の浅い不純物拡散領域が形成されないので、この領域のしきい値電圧を選択的に高めることができる。したがって、素子分離膜の端部近傍における電界集中によるサブスレショルド特性の劣化を抑制することができる。
【０１７７】
特に、本実施形態による本実施形態による半導体装置の製造方法では、不純物拡散領域２６を形成する際に用いるマスクと不純物拡散領域３０を形成する際に用いるマスクとを兼用することができる。したがって、第８実施形態による半導体装置の製造方法のように、不純物拡散領域２６を形成する際に別途マスクを形成する必要がない。
【０１７８】
また、引き出し領域をゲート電極及びその両側に形成されたサイドウォール絶縁膜並びに素子分離膜の側壁部分に形成されたサイドウォール絶縁膜によって覆うので、サリサイドプロセスにより素子領域上にシリサイド膜を形成した場合であっても、ソース／ドレイン領域とボディコンタクト領域とが短絡することはない。
【０１７９】
なお、上記実施形態では、サリサイドプロセスを考慮して引き出し領域の幅をゲート電極及びサイドウォール絶縁膜の幅よりも狭く設定したが、サリサイドプロセスを用いない場合には、必ずしも引き出し領域の幅をこのように設定する必要はない。引き出し領域の幅を広げることにより、寄生抵抗を低減することができる。
【０１８０】
また、上記実施形態では、ボディコンタクトを有する半導体装置について説明したが、狭チャネル効果によるサブスレドショルド特性の劣化を抑止する効果は、ソース／ドレイン領域の形成方法のみに起因するものである。したがって、ＳＴＩ法により形成した素子分離膜を有する半導体装置に本発明を適用することにより、ボディコンタクトを有するか否かに関わらず、上記効果を得ることができる。第１乃至第７実施形態による半導体装置及びその製造方法に、本実施形態によるソース／ドレイン領域の形成方法を適用するようにしてもよい。
【０１８１】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１８２】
例えば、上記実施形態では、ＳＯＩ基板に形成したＭＯＳＦＥＴのボディコンタクトを例に説明したが、バルク基板上に形成したＭＯＳＦＥＴのボディコンタクトに適用してもよい。本発明は、バルク基板と比較してボディコンタクトの取りにくいＳＯＩ基板を用いた半導体装置に適用することにより顕著な効果を得ることができるが、バルク基板を用いた半導体装置に適用するうえで何ら障害はない。
【０１８３】
また、上記実施形態では、ゲート電極上及びＳＯＩ層上にシリサイド膜を形成する場合を示したが、ＳＯＩ層上のみにシリサイド膜を形成するようにしてもよい。この場合、サリサイド工程に至る前に、ゲート電極上に、シリサイドとなる金属膜とゲート電極との反応を防止する膜、例えばシリコン酸化膜やシリコン窒化膜などの絶縁膜を形成しておけばよい。
【０１８４】
また、上記実施形態では、Ｎ型ＭＯＳＦＥＴに適用した場合を例にして本発明を説明したが、Ｐ型ＭＯＳＦＥＴの場合においても本発明を同様に適用することができる。また、上記実施形態ではＭＩＳＦＥＴの典型的なデバイスとしてＭＯＳＦＥＴを挙げたものであり、ＭＯＳＦＥＴに限られるものではない。本発明は、ボディコンタクトを必要とする電界効果型トランジスタに広く適用することができる。
【０１８５】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【０１８６】
なお、本明細書において、チャネル領域とはソース領域とドレイン領域との間のＳＯＩ層の領域をいい、ボディ領域とはチャネル領域に接続されソース領域或いはドレイン領域と隣接するＳＯＩ層の領域をいい、ボディコンタクト領域とはボディ領域のうち高濃度に不純物が導入された領域をいうものとする。チャネル領域の下部領域は本質的にボディ領域であるが、説明の便宜上、本明細書ではこの領域をも含めてチャネル領域と表現することもある。
【０１８７】
（付記１） チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に形成され、前記ゲート電極と電気的に絶縁されたダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有することを特徴とする半導体装置。
【０１８８】
（付記２） 付記１記載の半導体装置において、前記ダミー電極は、前記ソース領域と前記ボディ領域との界面近傍の前記ボディ領域上に延在して形成されていることを特徴とする半導体装置。
【０１８９】
（付記３） 付記１又は２記載の半導体装置において、前記ゲート電極と前記ダミー電極とは、同一の導電層により構成されていることを特徴とする半導体装置。
【０１９０】
（付記４） 付記１乃至３のいずれか１項に記載の半導体装置において、前記前記ゲート電極と前記ダミー電極との間の領域を除く前記半導体層上に形成されたシリサイド膜を更に有することを特徴とする半導体装置。
【０１９１】
（付記５） 付記１又は２記載の半導体装置において、前記ゲート電極及び前記ダミー電極は、別々の導電層により構成されていることを特徴とする半導体装置。
【０１９２】
（付記６） チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に形成され、前記ゲート電極と一体をなし、そのパターンが櫛形に成形されたダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有することを特徴とする半導体装置。
【０１９３】
（付記７） チャネル領域と、前記チャネル領域を挟んで形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に選択的に形成され、前記ゲート電極と一体をなし、そのパターンの内部が刳り抜かれるように成形されたダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有することを特徴とする半導体装置。
【０１９４】
（付記８） 付記６又は７記載の半導体装置において、前記ダミー電極の櫛形の間隙部分又は刳り抜き部分を除く前記半導体層上に選択的に形成されたシリサイド膜を更に有することを特徴とする半導体装置。
【０１９５】
（付記９） チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に形成され、前記ゲート電極と一体をなすダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有し、前記ゲート電極によって構成される容量素子の単位面積あたりの容量が、前記ダミー電極によって構成される容量素子の単位面積あたりの容量よりも小さいことを特徴とする半導体装置。
【０１９６】
（付記１０） チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、ボディコンタクト領域と、前記チャネル領域と前記ボディコンタクト領域とを接続する引き出し領域とを有する半導体層と、前記半導体層の周縁部を囲むように形成された素子分離膜と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁に形成された第１のサイドウォール絶縁膜とを有し、前記引き出し領域の幅が、前記ゲート電極の幅と、前記ゲート電極の側壁に形成された２つの前記第１のサイドウォール絶縁膜の幅との和よりも狭く、前記引き出し領域が、前記ゲート電極及び前記第１のサイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。
【０１９７】
（付記１１） 付記１０記載の半導体装置において、前記素子分離膜の側壁部分に形成され、前記半導体層の周縁部上を覆う第２のサイドウォール絶縁膜を更に有し、前記引き出し領域の幅が、前記ゲート電極の幅と、前記ゲート電極の側壁に形成された２つの前記第１のサイドウォール絶縁膜の幅と、前記素子分離膜の側壁部分に形成された２つの前記第２のサイドウォール絶縁膜の幅との和よりも狭く、前記引き出し領域が、前記ゲート電極、前記第１のサイドウォール絶縁膜及び前記第２のサイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。
【０１９８】
（付記１２） 付記１乃至１１のいずれか１項に記載の半導体装置において、前記ソース領域及び前記ドレイン領域は、前記ゲート電極下の領域近傍から離間して形成された第１の不純物拡散領域と、前記ゲート電極下の領域近傍に延在して形成され、前記第１の不純物領域よりも浅い第２の不純物拡散領域とをそれぞれ有し、前記第２の不純物拡散領域は、前記素子分離膜から離間して形成されていることを特徴とする半導体装置。
【０１９９】
（付記１３） 第１導電型の基板に、第１の領域と、前記第１の領域に隣接する第２の領域とを有する素子領域を画定する素子分離膜を形成する工程と、前記素子領域上にゲート絶縁膜を介して導電膜を形成する工程と、前記導電膜をパターニングし、前記第１の領域内に設けられたゲート電極と、前記第１の領域と前記第２の領域との界面近傍の前記第２の領域上に設けられ、前記ゲート電極と電気的に絶縁されたダミー電極とを形成する工程と、前記ゲート電極をマスクとして、前記第１の領域に前記第１導電型と異なる第２導電型の不純物を導入し、前記ゲート電極の一方の側の前記第１の領域にソース領域を形成し、前記ゲート電極の他方の側の前記第１の領域にドレイン領域を形成する工程と、前記ダミー電極をマスクとして、前記第２の領域に前記第１導電型の不純物を導入し、前記第２の領域内にボディコンタクト領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２００】
（付記１４） 付記１３記載の半導体装置の製造方法において、前記ゲート電極と前記ダミー電極との間の領域を除く、前記ソース領域上、前記ドレイン領域上及び前記ボディコンタクト領域上に選択的にシリサイド膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【０２０１】
（付記１５） 付記１４記載の半導体装置の製造方法において、前記ゲート電極及び前記ダミー電極を形成する工程の後に、前記ゲート電極及び前記ダミー電極の側壁にサイドウォール絶縁膜を形成する工程を更に有し、前記ゲート電極の側壁に形成された前記サイドウォール絶縁膜と前記ダミー電極の側壁に形成された前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されない間隔となるように、前記ゲート電極と前記ダミー電極との間隙及び前記サイドウォール絶縁膜の幅を制御することを特徴とする半導体装置の製造方法。
【０２０２】
（付記１６） 第１導電型の基板に、第１の領域と、前記第１の領域に隣接する第２の領域とを有する素子領域を画定する素子分離膜を形成する工程と、第１の導電膜を堆積してパターニングし、前記第１の領域内に、前記第１の導電膜よりなるゲート電極を形成する工程と、第２の導電膜を堆積してパターニングし、前記第１の領域と前記第２の領域の界面近傍の前記第２の領域上に、前記第２の導電膜よりなるダミー電極を形成する工程と、前記ゲート電極をマスクとして、前記第１の領域に前記第１導電型と異なる第２導電型の不純物を導入し、前記ゲート電極の一方の側の前記第１の領域にソース領域を形成し、前記ゲート電極の他方の側の前記第１の領域にドレイン領域を形成する工程と、前記ダミー電極をマスクとして、前記第２の領域に前記第１導電型の不純物を導入し、前記第２の領域内にボディコンタクト領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２０３】
（付記１７） 第１導電型の基板に、第１の領域と、前記第１の領域に隣接する第２の領域とを有する素子領域を画定する素子分離膜を形成する工程と、前記素子領域上にゲート絶縁膜を介して導電膜を形成する工程と、前記導電膜をパターニングし、前記第１の領域内に設けられたゲート電極と、前記第１の領域と前記第２の領域の界面近傍の前記第２の領域上に設けられ、前記ゲート電極と一体をなし、そのパターンが櫛形に成形されたダミー電極とを形成する工程と、前記ゲート電極をマスクとして、前記第１の領域に前記第１導電型と異なる第２導電型の不純物を導入し、前記ゲート電極の一方の側の前記第１の領域にソース領域を形成し、前記ゲート電極の他方の側の前記第１の領域にドレイン領域を形成する工程と、前記ダミー電極をマスクとして、前記第２の領域に前記第１導電型の不純物を導入し、前記第２の領域内にボディコンタクト領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２０４】
（付記１８） 第１導電型の基板に、第１の領域と、前記第１の領域に隣接する第２の領域とを有する素子領域を画定する素子分離膜を形成する工程と、前記素子領域上にゲート絶縁膜を介して導電膜を形成する工程と、前記導電膜をパターニングし、前記第１の領域内に設けられたゲート電極と、前記第１の領域と前記第２の領域の界面近傍の前記第２の領域上に設けられ、前記ゲート電極と一体をなし、そのパターンの内部が刳り抜かれるように成形されたダミー電極とを形成する工程と、前記ゲート電極をマスクとして、前記第１の領域に前記第１導電型と異なる第２導電型の不純物を導入し、前記ゲート電極の一方の側の前記第１の領域にソース領域を形成し、前記ゲート電極の他方の側の前記第１の領域にドレイン領域を形成する工程と、前記ダミー電極をマスクとして、前記第２の領域に前記第１導電型の不純物を導入し、前記第２の領域内にボディコンタクト領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２０５】
（付記１９） 付記１７又は１８記載の半導体装置において、前記ダミー電極の櫛形の間隙部分又は刳り抜き部分を除く前記半導体層上に、選択的にシリサイド膜を形成する工程を更に有することを特徴とする半導体装置。
【０２０６】
（付記２０） 第１導電型の基板に、素子領域を画定する素子分離膜を形成する工程と、前記素子領域内に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記素子領域に、前記素子分離膜から離間して形成された前記第１導電型と異なる第２導電型の第１の不純物拡散領域を形成する工程と、前記ゲート電極の側壁に第１のサイドウォール絶縁膜を形成する工程と、前記ゲート電極及び前記第１のサイドウォール絶縁膜をマスクとして、前記素子領域に前記第２導電型の不純物を導入し、前記ゲート電極の両側の前記素子領域に、前記第１の不純物拡散領域よりも深い前記第２導電型の第２の不純物拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２０７】
（付記２１） 付記２０記載の半導体装置の製造方法において、前記第１の不純物拡散領域を形成する工程では、前記ゲート電極が延在する方向の幅が前記素子領域の幅よりも狭い開口幅を有するマスクパターンと、前記ゲート電極とをマスクとして、前記第２導電型の不純物を導入することにより、前記素子分離膜から離間した前記第１の不純物拡散領域を形成することを特徴とする半導体装置の製造方法。
【０２０８】
（付記２２） 付記２０記載の半導体装置の製造方法において、前記素子分離膜を形成する工程の後に、前記素子分離膜の側壁部分に形成され、前記素子領域の周縁部上を覆う第２のサイドウォール絶縁膜を形成する工程を更に有し、前記第１の不純物拡散領域を形成する工程では、前記ゲート電極及び前記第２のサイドウォール絶縁膜をマスクとして、前記第２導電型の不純物を導入することにより、前記素子分離膜から離間した前記第１の不純物拡散領域を形成することを特徴とする半導体装置の製造方法。
【０２０９】
（付記２３） 付記２０又は２１記載の半導体装置の製造方法において、前記素子分離膜を形成する工程では、ボディコンタクト領域と、前記ゲート電極下の領域と前記ボディコンタクト領域とを接続する引き出し領域とを有する前記素子領域を形成し、前記ゲート電極及び前記第１のサイドウォール絶縁膜により、前記引き出し領域上を覆うことを特徴とする半導体装置の製造方法。
【０２１０】
（付記２４） 付記２０又は２２記載の半導体装置の製造方法において、前記素子分離膜を形成する工程では、ボディコンタクト領域と、前記ゲート電極下の領域と前記ボディコンタクト領域とを接続する引き出し領域とを有する前記素子領域を形成し、前記ゲート電極、前記第１のサイドウォール絶縁膜及び前記第２のサイドウォール絶縁膜により、前記引き出し領域上を覆うことを特徴とする半導体装置の製造方法。
【０２１１】
【発明の効果】
以上の通り、本発明によれば、ダミー電極により構成される寄生容量をＭＯＳＦＥＴから切り離し、或いは、この寄生容量値を低減するので、ボディコンタクトを有する半導体装置のゲート容量を大幅に低減することができる。これにより、トランジスタの速度性能劣化を抑えることができる。
【０２１２】
また、エクステンションソース／ドレイン構造の浅い不純物拡散領域或いはＬＤＤ構造の低濃度不純物拡散領域を、素子分離膜から離間して形成することにより、素子領域周縁部におけるしきい値電圧を選択的に高めることができる。したがって、素子分離膜の端部近傍における電界集中によるサブスレショルド特性の劣化を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の等価回路を示す回路図である。
【図４】本発明の第１実施形態による半導体装置及び従来の半導体装置における具体的な装置パラメータの一例を示す平面図である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】本発明の第２実施形態による半導体装置の構造を示す平面図である。
【図１０】本発明の第３実施形態による半導体装置の構造を示す平面図及び概略断面図である。
【図１１】本発明の第４実施形態による半導体装置の構造を示す平面図である。
【図１２】第４実施形態の変形例による半導体装置の構造を示す平面図である。
【図１３】本発明の第５実施形態による半導体装置の構造を示す平面図及び概略断面図である。
【図１４】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図である。
【図１５】本発明の第６実施形態による半導体装置の構造を示す平面図及び概略断面図である。
【図１６】本発明の第６実施形態による半導体装置の等価回路を示す回路図である。
【図１７】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図である。
【図１８】本発明の第７実施形態による半導体装置の構造を示す概略断面図である。
【図１９】本発明の第７実施形態による半導体装置の製造方法を示す工程断面図である。
【図２０】本発明の第８実施形態による半導体装置の構造を示す平面図である。
【図２１】本発明の第８実施形態による半導体装置の構造を示す概略断面図である。
【図２２】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２３】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２４】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２５】本発明の第９実施形態による半導体装置の構造を示す平面図である。
【図２６】本発明の第９実施形態による半導体装置の構造を示す概略断面図である。
【図２７】本発明の第９実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２８】本発明の第９実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２９】本発明の第９実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３０】従来の半導体装置の構造を示す平面図である。
【図３１】従来の半導体装置の等価回路を示す回路図である。
【符号の説明】
１０…シリコン基板
１２…絶縁層
１４…ＳＯＩ層
１６…素子分離膜
１８…ゲート絶縁膜
２０、２０ａ…ゲート電極
２０ｂ、２２…ダミー電極
２４…ソース／ドレイン用イオン注入領域
２６、３０…不純物拡散領域
２８、５０、６６…サイドウォール絶縁膜
３２…ソース／ドレイン領域
３４…ボディコンタクト用イオン注入領域
３６…ボディコンタクト領域
３８…シリサイド膜
４０、４２…シリコン酸化膜
４４…シリコン窒化膜
４６、４８…絶縁膜
５２…ＭＯＳＦＥＴ形成領域
５４…ボディコンタクト形成領域
５６…引き出し領域
５８…エクステンション用イオン注入領域
６０…シリコン酸化膜
６２…シリコン窒化膜
６４…素子分離溝
１００…素子領域
１０２…ソース領域
１０４…ドレイン領域
１０６…ボディコンタクト領域
１０８…ゲート電極
１１０…ＭＯＳＦＥＴ形成領域
１１２…ボディコンタクト領域
【発明の属する技術分野】
本発明は、ボディコンタクトを有する半導体装置及びその製造方法に係り、特に、ゲート容量を低減し、トランジスタの速度性能劣化を抑えることができる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の大規模高集積化に伴い、半導体集積回路の高性能化・低消費電力化が図られており、ＳＯＩ（Silicon On Insulator）基板を用いることが検討されている。ＳＯＩ基板は、絶縁層上に薄い半導体層が形成された基板であり、絶縁層に達する素子分離膜を形成することにより素子間の完全分離が可能であり、また、絶縁層に至る領域に不純物拡散層を形成することにより接合リーク電流や接合容量を大幅に低減できることから、高速動作が要求される半導体装置に好適である。また、半導体層上に形成される素子が絶縁層によって基板と遮断されるため、α線耐性やラッチアップ耐性が高いなどの利点もある。
【０００３】
一方、ＳＯＩ基板を用いたＭＯＳＦＥＴではボディ領域の電位が浮遊状態となるため、ボディ領域の電位の変化がＭＯＳＦＥＴの動作に影響を与えることになる。すなわち、ピンチオフ領域で生じるインパクトイオン化で生成される２次キャリアのうちチャネル領域と同タイプのキャリア（ＮＭＯＳではホール、ＰＭＯＳでは電子）が、電気的にフローティング状態にあるチャネルの下部領域（ボディ領域）に蓄積され、ボディ電位の変動を引き起こす（フローティングボディ効果）。このフローティングボディ効果は、素子特性のばらつきの原因となり、回路のマージン設計を困難にするという悪影響をもたらす。
【０００４】
フローティングボディ効果に対しては様々な対策が考えられているが、ボディ領域に電極を設けて電位を固定する方法が最も確実であり、一般的に用いられている手法である。
【０００５】
ボディ領域へコンタクトを形成する１つの方法として、ＭＯＳＦＥＴを形成する素子領域と同一の素子領域内にＭＯＳＦＥＴのソース／ドレイン領域とは逆導電型の領域（ボディコンタクト領域）を設け、その境界をＴ字、Ｌ字或いはＨ字に形成されたゲート電極で覆うことで、素子領域とボディコンタクト部とを分離する方法がある。
【０００６】
図３０（ａ）はＴ型と呼ばれる構造であり、Ｔ字型のゲート電極１０８によって、１つの素子領域１００が、ソース領域１０２とドレイン領域１０４とボディコンタクト領域１０６とに分離されている。ゲート電極１０８下の素子領域（ボディ領域）は、ボディコンタクト領域１０６と同一導電型の半導体層によって構成されており、ボディコンタクト領域１０６と電気的に接続されている。
【０００７】
図３０（ｂ）はＬ型と呼ばれる構造であり、Ｌ字型のゲート電極１０８によって、１つの素子領域１００が、ソース領域１０２及びボディコンタクト領域１０６とドレイン領域１０４とに分離されている。ゲート電極１０８下の素子領域（ボディ領域）は、ボディコンタクト領域１０６と同一導電型の半導体層によって構成されており、ボディコンタクト領域と電気的に接続されている。ソース電位とボディ電位とを同一電位に設定しうる半導体装置においては、このような構成をとることができる。
【０００８】
これら半導体装置においてゲート電極１０８を延在してソース領域１０２或いはドレイン拡散層１０４とボディコンタクト領域１０６とを分離しているのは、サリサイド（Self Aligned Silide）プロセスを考慮したものである。すなわち、サリサイドプロセスを適用した場合、ゲート電極１０８及びその側壁に形成されたサイドウォール絶縁膜（図示せず）を形成していない領域の素子領域１００上はシリサイド膜によって覆われるため、ソース領域１０２或いはドレイン領域１０４とボディコンタクト領域１０６とを分離するようにゲート電極１０８を形成しなければ、これら領域がシリサイド膜を介して電気的に接続されるからである。
【０００９】
このようにしてゲート電極を延在することにより、ソース領域或いはドレイン領域からボディコンタクト領域を分離することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図３０に示す従来の半導体装置では、ゲート電極として本質的に機能しない領域の素子領域上にもゲート絶縁膜を介してゲート電極が延在するため、この領域の寄生容量もＭＯＳＦＥＴのゲート容量として追加されることになる。すなわち、図３０（ａ）に示す半導体装置において、ゲート電極１０８をＴ字に見立てた場合に縦線の場所に位置する領域をゲート電極１０８ａとし、横線の場所に位置する領域をダミー電極１０８ｂとすると、図３１に示すように、ダミー電極１０８ｂによって構成される寄生容量ＣpがＭＯＳＦＥＴに並列に接続されることとなり、この寄生容量分だけゲート容量が増加することになる。図３０（ｂ）に示す半導体装置によればダミー電極１０８ｂの面積を狭めて寄生容量Ｃpを減らすことができるが、寄生容量を十分に低減することはできない。
【００１１】
また、ソース領域１０２及びドレイン領域１０４のイオン注入を行う際にはＭＯＳＦＥＴ形成領域１１０を露出するマスクパターンを形成するためのリソグラフィー工程が必要であり、また、ボディコンタクト領域１０６のイオン注入を行う際にはボディコンタクト形成領域１１２を露出するマスクパターンを形成するためのリソグラフィー工程が必要であることから、これらリソグラフィー工程における位置ずれマージンを確保するため、図３０に示すようにダミー電極１０８ｂ上にこれらパターンの端部を位置させていた。このため、ダミー電極１０８ｂの幅は、位置ずれマージンを考慮して太めに設定する必要があり、ゲート容量の増加も大きかった。
【００１２】
したがって、ボディコンタクト領域を有する半導体装置では余分なゲート容量や接合容量が増えることとなり、ＳＯＩ基板を用いるメリットである寄生容量の低減効果を十分に得ることができなかった。
【００１３】
また、図３０に示す半導体装置では、ＭＯＳＦＥＴのゲート幅の一方がゲート電極１０８によって画定され、他方が素子領域１００によって画定されるため、ゲート電極１０８の形成の際のリソグラフィー工程の位置合わせずれによってゲート幅が変動していた。
【００１４】
一方、絶縁幅と絶縁深さとを独立して制御しうる素子分離技術として、浅い溝を形成した後にこの溝内に絶縁膜を埋め込んで素子分離膜を形成する、いわゆるシャロートレンチ（ＳＴＩ：Shallow Trench Isolation）法が用いられている。ＳＴＩ法では、従来のＬＯＣＯＳ法と比較して微細化に有利である反面、ＭＯＳＦＥＴの電気特性、特にサブスレショルド特性のチャネル幅依存性が大きくなる問題がある（狭チャネル効果）。この主な原因は、素子分離膜と素子領域との界面の表面の角の部分に生じる電界集中や不純物分布の不均一性などから、この領域の電気特性がチャネル中央部の本来の電気特性と異なってしまうことにある。この問題に対しては、素子領域境界表面の角部を丸める等の処理を行うことにより効果の軽減が図られているが、必ずしも十分なものではなかった。
【００１５】
本発明の目的は、ボディコンタクトを有する半導体装置及びその製造方法において、ゲート容量を低減し、トランジスタの速度性能劣化を抑えることができる半導体装置及びその製造方法を提供することにある。
【００１６】
また、本発明の他の目的は、ボディコンタクトを有する半導体装置及びその製造方法において、ＳＴＩ法を用いた際の狭チャネル効果を低減しうる半導体装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的は、チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に形成され、前記ゲート電極と同一の導電層により構成され、前記ゲート電極と電気的に絶縁されたダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有することを特徴とする半導体装置によって達成される。
【００１８】
また、上記の半導体装置において、前記前記ゲート電極と前記ダミー電極との間の領域を除く前記半導体層上に形成されたシリサイド膜を更に有するようにしてもよい。
【００１９】
また、上記目的は、チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に形成され、前記ゲート電極と一体をなし、そのパターンが櫛形に成形されたダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有することを特徴とする半導体装置によっても達成される。
【００２０】
また、上記目的は、チャネル領域と、前記チャネル領域を挟んで形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に選択的に形成され、前記ゲート電極と一体をなし、そのパターンの内部が刳り抜かれるように成形されたダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有することを特徴とする半導体装置によっても達成される。
【００２１】
また、上記目的は、チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、ボディコンタクト領域と、前記チャネル領域と前記ボディコンタクト領域とを接続する引き出し領域とを有する半導体層と、前記半導体層の周縁部を囲むように形成された素子分離膜と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁に形成された第１のサイドウォール絶縁膜とを有し、前記引き出し領域の幅が、前記ゲート電極の幅と、前記ゲート電極の側壁に形成された２つの前記第１のサイドウォール絶縁膜の幅との和よりも狭く、前記引き出し領域が、前記ゲート電極及び前記第１のサイドウォール絶縁膜によって覆われていることを特徴とする半導体装置によっても達成される。
【００２２】
また、上記の半導体装置において、前記素子分離膜の側壁部分に形成され、前記半導体層の周縁部上を覆う第２のサイドウォール絶縁膜を更に有し、前記引き出し領域の幅が、前記ゲート電極の幅と、前記ゲート電極の側壁に形成された２つの前記第１のサイドウォール絶縁膜の幅と、前記素子分離膜の側壁部分に形成された２つの前記第２のサイドウォール絶縁膜の幅との和よりも狭く、前記引き出し領域が、前記ゲート電極、前記第１のサイドウォール絶縁膜及び前記第２のサイドウォール絶縁膜によって覆われているようにしてもよい。
【００２３】
また、上記の半導体装置において、前記ソース領域及び前記ドレイン領域は、前記ゲート電極下の領域近傍から離間して形成された第１の不純物拡散領域と、前記ゲート電極下の領域近傍に延在して形成され、前記第１の不純物領域よりも浅い第２の不純物拡散領域とをそれぞれ有し、前記第２の不純物拡散領域は、前記素子分離膜から離間して形成されているようにしてもよい。
【００２４】
また、上記目的は、第１導電型の基板に、第１の領域と、前記第１の領域に隣接する第２の領域とを有する素子領域を画定する素子分離膜を形成する工程と、前記素子領域上にゲート絶縁膜を介して導電膜を形成する工程と、前記導電膜をパターニングし、前記第１の領域内に設けられたゲート電極と、前記第１の領域と前記第２の領域との界面近傍の前記第２の領域上に設けられ、前記ゲート電極と電気的に絶縁されたダミー電極とを形成する工程と、前記ゲート電極をマスクとして、前記第１の領域に前記第１導電型と異なる第２導電型の不純物を導入し、前記ゲート電極の一方の側の前記第１の領域にソース領域を形成し、前記ゲート電極の他方の側の前記第１の領域にドレイン領域を形成する工程と、前記ダミー電極をマスクとして、前記第２の領域に前記第１導電型の不純物を導入し、前記第２の領域内にボディコンタクト領域を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００２５】
また、上記の半導体装置の製造方法において、前記ゲート電極と前記ダミー電極との間の領域を除く、前記ソース領域上、前記ドレイン領域上及び前記ボディコンタクト領域上に選択的にシリサイド膜を形成する工程を更に有するようにしてもよい。
【００２７】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図８を用いて説明する。
【００２８】
図１は本実施形態による半導体装置の構造を示す平面図、図２は本実施形態による半導体装置の構造を示す概略断面図、図３は本実施形態による半導体装置の等価回路を示す回路図、図４は本実施形態による半導体装置及び従来の半導体装置における具体的な装置パラメータの一例を示す平面図、図５乃至図８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２９】
はじめに、本実施形態による半導体装置の構造について図１乃至図４を用いて説明する。なお、図２（ａ）は図１のＡ−Ａ′線に沿った断面図、図２（ｂ）は図１（ａ）のＢ−Ｂ′線に沿った断面図、図２（ｃ）は図１（ａ）のＣ−Ｃ′線に沿った断面図である。
【００３０】
ＳＯＩ基板は、シリコン基板１０上に形成されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１２上に形成された単結晶シリコン層よりなるＳＯＩ層１４によって構成されている。ＳＯＩ層１４には、素子領域を画定する素子分離膜１６が形成されている。素子領域上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。素子領域上には、また、ゲート電極２０と所定間隔離間して形成されたダミー電極２２が形成されている。ゲート電極２０及びダミー電極２２の側壁にはサイドウォール絶縁膜２８が形成されており、ゲート電極２０とダミー電極２２との間の素子領域はサイドウォール絶縁膜２８によって覆われている。図１に点線で示したソース／ドレイン用イオン注入領域２４には、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとしてｎ形不純物が導入されており、ゲート電極２０の両側の素子領域にはｎ+層よりなるソース／ドレイン領域３２が形成されている。図１に２点鎖線で示したボディコンタクト用イオン注入領域３４には、ゲート電極２０、ダミー電極２２及びサイドウォール絶縁膜２８をマスクとしてｐ形不純物が導入されており、この領域の素子領域にはｐ+層よりなるボディコンタクト領域３６が形成されている。ゲート電極２０、ダミー電極２２及びサイドウォール絶縁膜２８が形成されていない領域の素子領域上には、チタンシリサイド膜３８が形成されている。
【００３１】
このように、本実施形態による半導体装置は、トランジスタのゲート電極２０とダミー電極２２とが分離していることに主たる特徴がある。このようにゲート電極２０とダミー電極２２とを分離することにより、ダミー電極２２により構成される寄生容量素子は、図３に示すように、ゲート電極２０により構成される容量素子（ＭＯＳＦＥＴ）と分離されるので、ダミー電極２２の面積分だけゲート容量を低減することができる。なお、図３では、ダミー電極２２とゲート電極２０とが分離されていることを表現するため、回路図中にスイッチの記号を用いている。
【００３２】
例えば、図４に示すように、ゲート電極２０及びダミー電極２２の素子分離膜１６上へのかぶりを０．２６μｍ、ｎ形不純物のイオン注入領域へのダミー電極２２のかぶりを０．２６μｍ、ｐ形不純物のイオン注入領域の幅を０．４０μｍ、ゲート幅を３．００μｍ、ゲート長を０．１６μｍ、ソース／ドレイン領域のゲート長方向の幅を０．３０μｍ、ゲート電極２０とダミー電極２２との間隔を０．１８μｍとすると、従来のＬ型構造（図４（ｂ））ではゲート面積が０．７８３６μｍ2であるのに対し、本実施形態による半導体装置（図４（ａ））ではゲート面積が０．５８５６μｍ2となり、容量面積を約２５％低減することができる。ゲート絶縁膜が膜厚３ｎｍのシリコン酸化膜により構成されていることを考えると、ゲート容量は９．０２ｆＦから６．６７ｆＦに低減することができる。
【００３３】
なお、ゲート電極２０とダミー電極２２との間に層間絶縁膜が埋め込まれることによりゲート電極２０とダミー電極２２との間に寄生容量素子が形成され、ゲート電極２０により構成される容量素子とダミー電極２２により構成される容量素子とが容量結合されるとも考えられる。しかしながら、例えばゲート電極２０及びダミー電極２２の厚さが１００ｎｍでありゲート電極２０とダミー電極２２との間にシリコン酸化膜が埋め込まれていると想定した場合における寄生容量は約０．０１８ｆＦであり、ゲート容量に対してきわめて小さい値である。したがって、ダミー電極２２により構成される容量素子とゲート電極２０により構成される容量素子とが分離されていると考えて問題はない。
【００３４】
次に、本実施形態による半導体装置の製造方法について図５乃至図８を用いて説明する。なお、図５及び図６は図１のＡ−Ａ′線断面に沿った工程断面図、図７及び図８は図１のＢ−Ｂ′線断面に沿った工程断面図である。
【００３５】
まず、シリコン基板１０上に例えばシリコン酸化膜よりなる絶縁層１２を介して単結晶シリコン層よりなるＳＯＩ層１４が形成されたＳＯＩ基板を用意する（図５（ａ）、図７（ａ））。
【００３６】
次いで、ＳＯＩ基板のＳＯＩ層に、例えばシャロートレンチ法により、絶縁層に達する素子分離膜を形成する（図５（ｂ）、図７（ｂ））。こうして、素子分離膜により素子領域を画定する。
【００３７】
次いで、素子領域に、例えばボロンイオンをイオン注入する。このイオン注入は、ＭＯＳＦＥＴのしきい値電圧を制御するためのチャネルイオン注入である。
【００３８】
次いで、例えば熱酸化法によりＳＯＩ層１４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍのゲート絶縁膜１８を形成する。
【００３９】
次いで、例えばＣＶＤ法により、例えば膜厚２００ｎｍの多結晶シリコン膜を形成する。
【００４０】
次いで、通常のリソグラフィー技術及びエッチング技術により多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極２０及びダミー電極２２を形成する（図５（ｃ）、図７（ｃ））。このとき、ゲート電極２０とダミー電極２２との間隔は、例えばゲート加工の最小寸法となるように配置し、後に形成するサイドウォール絶縁膜２８によりゲート電極２０とダミー電極２２との間の素子領域が覆われるように調整する。
【００４１】
次いで、ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず）及びゲート電極２０をマスクとして、例えば砒素イオン注入を行い、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の浅い不純物拡散領域２６（或いは、ＬＤＤ構造の低濃度不純物拡散領域）を形成する（図５（ｄ））。
【００４２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜を堆積する。
【００４３】
次いで、シリコン酸化膜をエッチバックし、ゲート電極２０及びダミー電極２２の側壁にのみシリコン酸化膜を残存させる。こうして、ゲート電極２０及びダミー電極２２の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜２８を形成する。このとき、ゲート電極２０とダミー電極２２との間の領域では、ゲート電極２０の側壁に形成されたサイドウォール絶縁膜２８とダミー電極２２の側壁に形成されたサイドウォール絶縁膜２８とが互いに接し、ＳＯＩ層は表面に露出されない（図６（ａ）、図８（ａ））。
【００４４】
次いで、ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず）、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとして、例えば砒素イオンをイオン注入し、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の深い不純物拡散領域３０（或いは、ＬＤＤ構造の高濃度不純物拡散領域）をそれぞれ形成する。こうして、不純物拡散領域２６、３０により構成されたｎ+層よりなるソース／ドレイン領域３２を形成する（図６（ｂ））。
【００４５】
次いで、ボディコンタクト用イオン注入領域３４を露出するフォトレジスト（図示せず）、ゲート電極２０、ダミー電極２２及びサイドウォール絶縁膜２８をマスクとして、例えばボロンイオンをイオン注入し、ｐ+層よりなるボディコンタクト領域３６を形成する（図８（ｂ））。なお、ゲート電極２０とダミー電極２２との間隔によっては、この間の素子領域に浅いボディコンタクト領域３６が同時に形成される。
【００４６】
次いで、サリサイドプロセスにより、ゲート電極２０上、ダミー電極２２上及び露出するＳＯＩ層１４上に、選択的にチタンシリサイド膜３８を形成する（図６（ｃ）、図８（ｃ））。例えば、全面にチタン膜を堆積した後、短時間熱処理を行いゲート電極２０上、ダミー電極２２上及び露出するＳＯＩ層１４上を選択的にシリサイド化反応し、次いで未反応のチタン膜を除去することにより、ゲート電極２０上、ダミー電極２２上及びＳＯＩ層１４上に選択的にチタンシリサイド膜３８を形成することができる。
【００４７】
このとき、ゲート電極２０とダミー電極２２との間はサイドウォール絶縁膜２８によって覆われており、チタンシリサイド膜３８は形成されない。したがって、ボディコンタクト領域３６とソース／ドレイン領域３２とがチタンシリサイド膜３８により接続されて同電位になることはない。
【００４８】
このように、本実施形態によれば、Ｌ字構造の半導体装置において、ゲート絶縁膜１８を介して素子領域上に形成された電極を、ゲート電極２０とダミー電極２２とに分離し、これらの間にシリサイド膜が形成されないように配置するので、ボディコンタクトを有する半導体装置のゲート容量を大幅に低減することができる。これにより、トランジスタの速度性能劣化を抑えることができる。
【００４９】
なお、上記実施形態では、ゲート電極２０とダミー電極２２との間の領域をサイドウォール絶縁膜２８によって覆うようにしているが、必ずしもサイドウォール絶縁膜２８によって完全に覆う必要はない。すなわち、ゲート電極２０とダミー電極２２との間に露出するＳＯＩ層１４の領域が例えば１００ｎｍと非常に狭くなると、この領域においてシリサイド化反応は生じなくなる。したがって、ゲート電極２０の側壁に形成されたサイドウォール絶縁膜２８とダミー電極２２の側壁に形成されたサイドウォール絶縁膜２８との間隔がシリサイド化反応が生じない間隔になるように設定し、シリサイド化反応を抑制することによってボディコンタクト領域３６とソース／ドレイン領域とが接続されるのを防止してもよい。なお、シリサイド化反応が生じない幅は装置構造やプロセスパラメータに依存する。したがって、ゲート電極２０とダミー電極２２との間隙は、装置構造やプロセスパラメータに応じて適宜選択することが望ましい。
【００５０】
また、上記実施形態では、ドレイン領域側のボディ領域をダミー電極２２によりほぼ完全に覆っているが、少なくともＭＯＳＦＥＴ形成領域２４とボディコンタクト形成領域３４の境界近傍のみを覆うようにしてもよい。
【００５１】
また、ダミー電極２２は必ずしも１つのパターンである必要はなく、２以上のパターンで構成してもよい。例えば、ストライプ状に複数のダミー電極を形成し、ストライプの間隔をシリサイド膜が形成されない間隔に制御するようにしてもよい。
【００５２】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図９を用いて説明する。なお、図１乃至図８に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００５３】
図９は本実施形態による半導体装置の構造を示す平面図である。
【００５４】
本実施形態による半導体装置及びその製造方法は、基本的には第１実施形態による半導体装置及びその製造方法と同様である。本実施形態による半導体装置は、ドレイン領域を共通とするトランジスタが１つの素子領域上に２つ形成されており、１つのダミー電極２２を２つのトランジスタで共用していることに特徴がある。すなわち、素子領域上には、互いに並行に配された２つのゲート電極２０が形成されている。２つのゲート電極２０間の領域の一部には、両方のゲート電２０極から離間して形成されたダミー電極２２が形成されている。ゲート電極２０とダミー電極２２との間隙は、第１実施形態による半導体装置と同様に、その領域にシリサイド膜が形成されることのない間隔に設定されている。このようにして半導体装置を構成することにより、１つのダミー電極２２を２つのトランジスタで共用することができるので、素子面積を大幅に縮小することができる。
【００５５】
このように、本実施形態によれば、ゲート絶縁膜を介して素子領域上に形成された電極を、ゲート電極２０とダミー電極２２とに分離し、これらの間にシリサイド膜が形成されないように配置するので、ボディコンタクトを有する半導体装置の素子容量を大幅に低減することができる。これにより、トランジスタの速度性能劣化を抑えることができる。また、１つのダミー電極を２つのトランジスタで共用することにより、素子面積を大幅に縮小することができる。
【００５６】
また、ダミー電極２２は必ずしも１つのパターンである必要はなく、２以上のパターンで構成してもよい。例えば、ストライプ状に複数のダミー電極を形成し、ストライプの間隔をシリサイド膜が形成されない間隔に制御するようにしてもよい。
【００５７】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１０を用いて説明する。なお、図１乃至図９に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００５８】
図１０は本実施形態による半導体装置の構造を示す平面図及び概略断面図である。なお、図１０（ｂ）は図１０（ａ）のＡ−Ａ′線に沿った断面図である。
【００５９】
本実施形態による半導体装置及びその製造方法は、ゲート電極２０とダミー電極２２との位置関係が異なるほかは、第１実施形態による半導体装置及びその製造方法と同様である。
【００６０】
本実施形態による半導体装置は、図１０に示すように、Ｔ型構造の半導体装置において、ソース／ドレイン領域３２とボディコンタクト領域とを分離するためのダミー電極２２がゲート電極２０と離間していることに特徴がある。すなわち、素子領域上には、ソース／ドレイン領域３２の間に形成されたゲート電極２０と、ゲート電極２０から離間して形成され、ソース／ドレイン領域３２とボディコンタクト領域３６とを分離するダミー電極２２とが形成されている。ゲート電極２０とダミー電極２２との間隙は、第１実施形態による半導体装置と同様に、その領域にシリサイド膜が形成されることのない間隔に設定されている。このようにして半導体装置を構成することにより、ダミー電極２２によって構成される容量素子とゲート電極２０によって構成される容量素子（ＭＯＳＦＥＴ）とを分離することができる。したがって、トランジスタの速度性能劣化を抑えることができる。
【００６１】
このように、本実施形態によれば、Ｔ字構造の半導体装置において、ゲート絶縁膜を介して素子領域上に形成された電極を、ゲート電極２０とダミー電極２２とに分離し、これらの間にシリサイド膜が形成されないように配置するので、ボディコンタクトを有する半導体装置の素子容量を大幅に低減することができる。これにより、トランジスタの速度性能劣化を抑えることができる。
【００６２】
また、ダミー電極２２は必ずしも１つのパターンである必要はなく、２以上のパターンで構成してもよい。例えば、ストライプ状に複数のダミー電極を形成し、ストライプの間隔をシリサイド膜が形成されない間隔に制御するようにしてもよい。
【００６３】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１１を用いて説明する。なお、図１乃至図１０に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００６４】
図１１は本実施形態による半導体装置の構造を示す平面図である。
【００６５】
はじめに、本実施形態による半導体装置の構造について図１１を用いて説明する。
【００６６】
ＳＯＩ基板は、シリコン基板１０上に形成されたシリコン酸化膜よりなる絶縁層１２と、絶縁層上に形成された単結晶シリコン層よりなるＳＯＩ層１４によって構成されている。ＳＯＩ層１４には、素子領域を画定する素子分離膜１６が形成されている。素子領域上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０は、略Ｔ字型のパターンを有しており、素子領域を３つの領域に分断するように配置されている。なお、以下の説明では、ゲート電極２０をＴ字に見立てた場合に縦線の場所に位置する領域のみをゲート電極２０ａと呼び、横線の場所に位置する領域をダミー電極２０ｂと呼ぶこともある。ゲート電極２０の側壁にはサイドウォール絶縁膜２８が形成されている。ゲート電極２０ａの両側の素子領域には、ｎ+層よりなるソース／ドレイン領域３２が形成されている。ダミー電極２０ｂのソース／ドレイン領域３２が形成されていない側の素子領域には、ｐ+層よりなるボディコンタクト領域３６が形成されている。ゲート電極２０ａ、ダミー電極２０ｂ及びサイドウォール絶縁膜２８が形成されていない領域の素子領域上には、シリサイド膜３８が形成されている。
【００６７】
このように、本実施形態による半導体装置は基本的にはＴ型構造の半導体装置である。本実施形態による半導体装置の主たる特徴は、ソース／ドレイン領域３２とボディコンタクト領域３６とを分離するダミー電極２０ｂが、櫛形にパターニングされていることに特徴がある。そして、櫛形構造の抜きパターン部分は、第１乃至第３実施形態による半導体装置におけるゲート電極２０とダミー電極２２との間隙と同様に、その領域にシリサイド膜が形成されることのない間隔に設定されている。このようにして半導体装置を構成することにより、ダミー電極の面積を大幅に減少することができるので、トランジスタの速度性能劣化を抑えることができる。
【００６８】
ここで、ゲート長が０．２５μｍ、ゲート幅が５μｍ、ダミー電極２０ｂの幅が０．５μｍ、ボディコンタクト領域３６の長さが１．５μｍ、ゲート絶縁膜１８の膜厚が５ｎｍである半導体装置を考えた場合、ゲート電極２０ａの面積は１．２５μｍ2である。櫛形でないダミー電極を使用した従来の半導体装置ではダミー電極の面積は０．７５μｍ2であり、ダミー電極による負荷容量の増加は約６０％である。一方、本実施形態による半導体装置のようにダミー電極として櫛形構造を採用し、その面積を例えば３／４倍にすると、ダミー電極２０ｂによる負荷容量の増加は４５％となり、約１０％の性能改善を図ることができる。
【００６９】
なお、本実施形態による半導体装置の製造方法は、各層の平面レイアウトが異なるほかは、第１実施形態による半導体装置の製造方法と同様である。
【００７０】
このように、本実施形態によれば、ダミー電極の面積を減らすことができるので、ボディコンタクトを有する半導体装置の素子容量を大幅に低減することができる。これにより、トランジスタの速度性能劣化を抑えることができる。
【００７１】
なお、上記実施形態では、ダミー電極２０ｂの櫛形の開いた側をソース／ドレイン領域３２側としているが、櫛形の開いた側をボディコンタクト領域３６側としてもよい。ただし、この場合には、ダミー電極２０ｂの櫛形の開いた側をソース／ドレイン領域３２側とする場合よりも接合容量による寄生容量が増加する。寄生容量の観点からは、ボディコンタクト領域３６側よりもソース／ドレイン領域３２側のダミー電極２０ｂの面積を優先的に少なくすることが望ましい。
【００７２】
また、上記実施形態では、ダミー電極２０ｂの形状を櫛形にすることによってダミー電極２０ｂの面積を減少したが、必ずしも櫛形にする必要はない。例えば、図１２に示すように、内側を刳り抜くようにダミー電極２０ｂの面積を減らしてもよい。この場合、寄生容量の観点からは刳り抜いた領域にサイドウォール絶縁膜２８が埋め込まれてシリサイド膜３８が形成されないことが好ましいが、この領域に形成されるシリサイド膜３８によってボディコンタクト領域３６とソース／ドレイン領域３２とが短絡されることにはならない。したがって、刳り抜いた領域の幅は必ずしもシリサイド膜３８が形成されることのない幅とする必要はない。
【００７３】
また、上記実施形態では、図３０（ａ）に示すＴ型の半導体装置のダミー電極を櫛形としたが、図３０（ｂ）に示すＬ型の半導体装置のダミー電極を櫛形としてもよい。また、第１乃至第３実施形態と同様にして、ゲート電極とダミー電極とを分離してもよい。
【００７４】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図１３及び図１４を用いて説明する。なお、図１乃至図１２に示す第１乃至第４実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００７５】
図１３は本実施形態による半導体装置の構造を示す平面図及び概略断面図、図１４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７６】
はじめに、本実施形態による半導体装置の構造について図１３を用いて説明する。なお、図１３（ｂ）は、図１３（ａ）のＡ−Ａ′線に沿った断面図である。
【００７７】
ＳＯＩ基板は、シリコン基板１０上に形成されたシリコン酸化膜よりなる絶縁層１２と、絶縁層上に形成された単結晶シリコン層よりなるＳＯＩ層１４によって構成されている。ＳＯＩ層１４には、素子領域を画定する素子分離膜１６が形成されている。素子領域上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０は、Ｔ字型のパターンを有しており、素子領域を３つの領域に分断するように配置されている。なお、以下の説明では、ゲート電極２０をＴ字に見立てた場合に縦線の場所に位置する領域のみをゲート電極２０ａと呼び、横線の場所に位置する領域をダミー電極２０ｂと呼ぶこともある。また、ゲート電極２０ａ下のゲート絶縁膜１８をゲート絶縁膜１８ａと呼び、ダミー電極２０ｂ下のゲート絶縁膜１８をゲート絶縁膜１８ｂと呼ぶ。ゲート電極２０の側壁にはサイドウォール絶縁膜２８が形成されている。ゲート電極２０ａの両側の素子領域には、ｎ+層よりなるソース／ドレイン領域３２が形成されている。ダミー電極２０ｂのソース／ドレイン領域３２が形成されていない側の素子領域には、ｐ+層よりなるボディコンタクト領域３６が形成されている。ゲート電極２０ａ、ダミー電極２０ｂ及びサイドウォール絶縁膜２８が形成されていない領域の素子領域上には、シリサイド膜３８が形成されている。
【００７８】
このように、本実施形態による半導体装置は、基本的な構造は図３０（ａ）に示すＴ型構造の半導体装置である。本実施形態による半導体装置は、ダミー電極２０ｂによって構成される容量素子の単位面積あたりの容量が、ゲート電極２０ａによって構成される容量素子の単位面積あたりの容量よりも小さくなっていることに特徴がある。このようにして半導体装置を構成することにより、ダミー電極２０ｂによって構成される容量素子の素子容量を低減することができるので、トランジスタの速度性能劣化を抑えることができる。
【００７９】
ダミー電極２０ｂによって構成される容量素子の単位面積あたりの容量をゲート電極２０ａによって構成される容量素子の単位面積あたりの容量よりも小さくする手段としては、ダミー電極２０ｂ下のゲート絶縁膜の膜厚を選択的に厚くする、ダミー電極２０ｂ下のゲート絶縁膜の誘電率を選択的に低くする、等が考えられる。
【００８０】
次に、本実施形態による半導体装置の製造方法について図１４を用いて説明する。
【００８１】
まず、ＳＯＩ基板のＳＯＩ層１４に、例えばシャロートレンチ法により、絶縁層１２に達する素子分離膜１６を形成する（図１４（ａ））。こうして、素子分離膜１６により素子領域を画定する。
【００８２】
次いで、例えば熱酸化法によりＳＯＩ層１４を熱酸化し、例えば膜厚９ｎｍのシリコン酸化膜４０を形成する。
【００８３】
次いで、通常のリソグラフィー技術及びエッチング技術により、ゲート電極２０ａの形成予定領域のシリコン酸化膜４０を選択的に除去する（図１４（ｂ））。
【００８４】
次いで、例えば熱酸化法により、例えば膜厚３ｎｍのシリコン酸化膜４２を形成する。
【００８５】
次いで、例えばＣＶＤ法により、シリコン酸化膜４２上に、シリコン窒化膜４４を形成する。
【００８６】
こうして、ゲート電極２０ａの形成予定領域にシリコン酸化膜４２及びシリコン窒化膜４４よりなるゲート絶縁膜１８ａを、ダミー電極２０ｂの形成予定領域にシリコン酸化膜４０、４２及びシリコン窒化膜４４よりなるゲート絶縁膜１８ｂを形成する（図１４（ｃ））。
【００８７】
次いで、例えばＣＶＤ法により、例えば膜厚２００ｎｍの多結晶シリコン膜を形成する。
【００８８】
次いで、通常のリソグラフィー技術及びエッチング技術により多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極１０ａ及びダミー電極２０ｂを形成する（図１４（ｄ））。
【００８９】
次いで、例えば図５（ｄ）乃至図６（ｃ）、図８（ａ）乃至図８（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ソース／ドレイン領域３２、ボディコンタクト領域３６等を形成する。
【００９０】
このように、本実施形態によれば、ダミー電極２０ｂ下に形成される容量素子の単位面積あたりの容量が、ゲート電極２０ａ下に形成される容量素子の単位面積あたりの容量よりも小さいので、ゲート容量を低減することができ、トランジスタの速度性能劣化を抑えることができる。
【００９１】
なお、上記実施形態では、ゲート電極２０ａ下のゲート絶縁膜１８ａをシリコン酸化膜４２及びシリコン窒化膜４４により構成し、ダミー電極２０ｂ下のゲート絶縁膜１８ｂをシリコン酸化膜４０，４２及びシリコン窒化膜４４により構成したが、ゲート絶縁膜１８を構成する材料はこれに限定されるものではない。ダミー電極２０ｂ下に形成される容量素子の単位面積あたりの容量が、ゲート電極２０ａ下に形成される容量素子の単位面積あたりの容量よりも小さくなるように、適宜構成材料を選択することができる。
【００９２】
高耐圧系のトランジスタを有する半導体装置においては、高耐圧系トランジスタのゲート絶縁膜をダミー電極下に形成することにより、製造工程数を増大することなく本実施形態による効果を得ることができる。
【００９３】
また、上記実施形態ではＴ型の半導体装置に適用した場合を示したが、Ｌ型の半導体装置に適用してもよい。また、第１乃至第３実施形態と同様にして、ゲート電極とダミー電極とを分離してもよい。
【００９４】
［第６実施形態］
本発明の第６実施形態による半導体装置及びその製造方法について図１５乃至図１７を用いて説明する。なお、図１乃至図１４に示す第１乃至第５実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００９５】
図１５は本実施形態による半導体装置の構造を示す平面図及び概略断面図、図１６は本実施形態による半導体装置の等価回路を示す回路図、図１７は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００９６】
はじめに、本実施形態による半導体装置の構造について図１５及び図１６を用いて説明する。なお、図１５（ｂ）は図１５（ａ）のＡ−Ａ′線に沿った断面図である。
【００９７】
ＳＯＩ基板は、シリコン基板１０上に形成されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１２上に形成された単結晶シリコン層よりなるＳＯＩ層１４によって構成されている。ＳＯＩ層１４には、素子領域を画定する素子分離膜１６が形成されている。素子領域上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０上には、絶縁膜４６が形成されている。絶縁膜４６上には、その一部がゲート電極２０の上方に延在するダミー電極２２が形成されている。ゲート電極２０の両側の素子領域には、ｎ+層よりなるソース／ドレイン領域３２が形成されている。ダミー電極２２のソース／ドレイン領域３２が形成されていない側の素子領域には、ｐ+層よりなるボディコンタクト領域３６
が形成されている。ゲート電極２０、ダミー電極２２及びサイドウォール絶縁膜２８が形成されていない領域の素子領域上には、シリサイド膜３８が形成されている。
【００９８】
このように、本実施形態による半導体装置は、平面的にみるとＴ型構造の半導体装置と同様であるが、ゲート電極２０とダミー電極２２とが別々の導電層により形成されており、互いに電気的に接続されていない点に主たる特徴がある。このようにして半導体装置を構成することにより、図１６に示すように、ゲート電極２０によって構成される容量素子（ＭＯＳＦＥＴ）に、ダミー電極２２によって構成される容量素子Ｃ1とゲート電極２０とダミー電極２２との間に絶縁膜４６を介して形成される容量素子Ｃ2とが直列接続されてなる容量が、並列に接続された状態となる。したがって、ゲート電極２０によって構成される容量素子に並列接続される容量素子の容量値は、ダミー電極２２によって構成される容量素子Ｃ1のみが形成される場合と比較して低減することができる。また、ダミー電極２２によって構成される容量素子Ｃ1の誘電体膜は絶縁膜４６の厚さ分だけ厚くなるので、それ自体の容量値を低減することもできる。
【００９９】
次に、本実施形態による半導体装置の製造方法について図１７を用いて説明する。なお、図１７は図１５のＡ−Ａ′線断面に沿った工程断面図である。
【０１００】
まず、ＳＯＩ基板のＳＯＩ層１４に、例えばシャロートレンチ法により、絶縁層に達する素子分離膜１６を形成する（図１７（ａ））。
【０１０１】
次いで、例えば熱酸化法によりＳＯＩ層１４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍのゲート絶縁膜１８を形成する。
【０１０２】
次いで、例えばＣＶＤ法により例えば膜厚２００ｎｍの多結晶シリコン膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこの多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極２０を形成する（図１７（ｂ））。
【０１０３】
次いで、ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず）及びゲート電極２０をマスクとして、例えば砒素イオン注入を行い、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の浅い不純物拡散領域（図示せず）を形成する。
【０１０４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる絶縁膜４６を形成する。
【０１０５】
次いで、例えばＣＶＤ法により例えば膜厚２００ｎｍの多結晶シリコン膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこの多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるダミー電極２２を形成する（図１７（ｃ））。
【０１０６】
次いで、ダミー電極２２をマスクとして、絶縁膜４６をエッチバックし、ダミー電極下及びゲート電極２０の側壁のみに絶縁膜４６を残存させる。こうして、ゲート電極２０の側壁に、絶縁膜４６を構成するシリコン酸化膜よりなるサイドウォール絶縁膜２８を形成する（図１７（ｄ））。
【０１０７】
次いで、例えば図６（ｂ）乃至図６（ｃ）、図８（ｂ）乃至図８（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ソース／ドレイン領域３２、ボディコンタクト領域３６等を形成する。
【０１０８】
このように、本実施形態によれば、ゲート電極とダミー電極とを別々の導電層によって構成し、ゲート電極によって構成される容量素子に、ダミー電極によって構成される容量素子を、ゲート電極とダミー電極との間の容量を介して並列接続するので、ゲート容量を低減することができ、トランジスタの速度性能劣化を抑えることができる。
【０１０９】
［第７実施形態］
本発明の第７実施形態による半導体装置及びその製造方法について図１８及び図１９を用いて説明する。なお、図１乃至図１７に示す第１乃至第６実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１１０】
図１８は本実施形態による半導体装置の構造を示す概略断面図、図１９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１１１】
本実施形態による半導体装置は、図１８に示すように、ゲート電極２０とダミー電極２２の位置関係が逆である点を除き、第６実施形態による半導体装置と同様である。このようにして半導体装置を構成することにより、ゲート電極２０によって構成される容量素子に、ダミー電極２２によって構成される容量素子Ｃ1とゲート電極２０とダミー電極２２との間に絶縁膜を介して形成される容量素子Ｃ2とが直列接続されてなる容量が、並列に接続された状態となる。したがって、ゲート電極２０によって構成される容量素子に並列接続される容量素子の容量値は、ダミー電極２２によって構成される容量素子Ｃ1のみが形成される場合と比較して低減することができる。
【０１１２】
次に、本実施形態による半導体装置の製造方法について図１９を用いて説明する。なお、図１９は図１５のＡ−Ａ′線断面に沿った工程断面図である。
【０１１３】
まず、ＳＯＩ基板のＳＯＩ層１４に、例えばシャロートレンチ法により、絶縁層に達する素子分離膜１６を形成する（図１９（ａ））。
【０１１４】
次いで、例えば熱酸化法によりＳＯＩ層１４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍのゲート絶縁膜１８を形成する。
【０１１５】
次いで、例えばＣＶＤ法により、例えば膜厚２００ｎｍの多結晶シリコン膜と、例えば膜厚１５０ｎｍのシリコン酸化膜とを堆積する。
【０１１６】
次いで、通常のリソグラフィー技術及びエッチング技術によりこのシリコン酸化膜及び多結晶シリコン膜をパターニングし、上面がシリコン酸化膜よりなる絶縁膜４８により覆われた、多結晶シリコン膜よりなるダミー電極２２を形成する（図１９（ｂ））。
【０１１７】
次いで、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのシリコン酸化膜を堆積してエッチバックし、ダミー電極２２及び絶縁膜４８の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜５０を形成する。
【０１１８】
次いで、例えば熱酸化法によりＳＯＩ層１４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍのゲート絶縁膜１８を再度形成する（図１９（ｃ））。
【０１１９】
次いで、例えばＣＶＤ法により例えば膜厚２００ｎｍの多結晶シリコン膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこの多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極２０を形成する（図１９（ｄ））。
【０１２０】
次いで、例えば図５（ｄ）乃至図６（ｃ）、図８（ａ）乃至図８（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ソース／ドレイン領域３２、ボディコンタクト領域３６等を形成する。
【０１２１】
このように、本実施形態によれば、ゲート電極とダミー電極とを別々の導電層によって構成し、ゲート電極によって構成される容量素子に、ダミー電極によって構成される容量素子を、ゲート電極とダミー電極との間の容量を介して並列接続するので、ゲート容量を低減することができ、トランジスタの速度性能劣化を抑えることができる。
【０１２２】
なお、本実施形態による半導体装置では、ゲート電極下のゲート絶縁膜とダミー電極下のゲート絶縁膜とを同一の絶縁層により形成したが、例えば第５実施形態と同様にして、これら電極下のゲート絶縁膜を異なる膜により構成してもよい。
【０１２３】
［第８実施形態］
本発明の第８実施形態による半導体装置及びその製造方法について図２０乃至図２４を用いて説明する。なお、図１乃至図１９に示す第１乃至第７実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１２４】
図２０は本実施形態による半導体装置の構造を示す平面図、図２１は本実施形態による半導体装置の構造を示す概略断面図、図２２乃至図２４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２５】
はじめに、本実施形態による半導体装置の構造について図２０及び図２１を用いて説明する。なお、図２１（ａ）は図２０のＡ−Ａ′線に沿った断面図であり、図２１（ｂ）は図２０のＢ−Ｂ′線に沿った断面図であり、図２１（ｃ）は図２０のＣ−Ｃ′線に沿った断面図である。
【０１２６】
ＳＯＩ基板は、シリコン基板１０上に形成されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１２上に形成された単結晶シリコン層よりなるＳＯＩ層１４によって構成されている。ＳＯＩ層１４には、素子領域を画定する素子分離膜１６が形成されている。素子領域は、ＭＯＳＦＥＴ形成領域５２と、ボディコンタクト形成領域５４と、ＭＯＳＦＥＴ形成領域５２からボディコンタクト形成領域５４を引き出すための引き出し領域５６とを有する。素子領域上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０の側壁にはサイドウォール絶縁膜２８が形成されている。図２０に点線で示したエクステンション用イオン注入領域５８には、ゲート電極２０をマスクとして浅くｎ形不純物が導入されており、ゲート電極２０の両側の素子領域にはｎ+層よりなる不純物拡散領域２６が形成されている。図２０に点線で示したソース／ドレイン用イオン注入領域２４には、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとして深くｎ形不純物が導入されており、ゲート電極２０の両側の素子領域にはｎ+層よりなる不純物拡散領域３０が形成されている。こうして、不純物拡散領域２６、３０によりソース／ドレイン領域３２が形成されている。図２０に２点鎖線で示したボディコンタクト用イオン注入領域３４には、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとしてｐ形不純物が導入されており、ｐ+層よりなるボディコンタクト領域３６が形成されている。ゲート電極２０及びサイドウォール絶縁膜２８が形成されていない領域の素子領域上には、シリサイド膜３８が形成されている。
【０１２７】
ここで、本実施形態による半導体装置は、エクステンション用イオン注入領域５８のゲート電極２０の延在する方向に沿った幅が、ＭＯＳＦＥＴ形成領域５２の幅よりも狭くなっていることに特徴がある。このようにエクステンション用イオン注入領域５８のゲート電極２０の延在する方向に沿った幅をＭＯＳＦＥＴ形成領域５２の幅よりも狭くすることにより、図２１（ｂ）に示すように素子分離膜１６の近傍では不純物拡散領域２６が形成されない。したがって、この領域のトランジスタのしきい値電圧が選択的に高くなり、素子分離膜１６端部近傍での電界集中によるサブスレショルド特性の劣化を抑制することができる。
【０１２８】
また、本実施形態による半導体装置は、引き出し領域５６の幅が、ゲート電極２０及びその両側に形成されたサイドウォール絶縁膜２８の幅よりも狭くなっていることにも特徴がある。このように引き出し領域５６の幅を設定することにより、引き出し領域５４上はゲート電極２０及びサイドウォール絶縁膜２８により覆われるため、サリサイドプロセスにより素子領域上にシリサイド膜３８を形成した場合であっても、ソース／ドレイン領域３２とボディコンタクト領域３６とが短絡することはない。
【０１２９】
また、ゲート幅がゲート電極のパターニングの際の位置合わせずれに依存しないので、位置合わせによるゲート幅の変動を防止することができる。
【０１３０】
また、Ｔ形、Ｌ形の半導体装置の場合と比較して寄生容量として作用するゲート電極の面積が小さいので、ゲート容量を大幅に低減することができる。
【０１３１】
また、本実施形態による半導体装置は、引き出し領域５６の幅が、ゲート電極２０及びサイドウォール絶縁膜２８、６６の幅よりも狭くなっていることにも特徴がある。このように引き出し領域５６の幅を設定することにより、引き出し領域５６上はゲート電極２０及びサイドウォール絶縁膜２８、６６により覆われるため、サリサイドプロセスにより素子領域上にシリサイド膜３８を形成した場合であっても、ソース／ドレイン領域３２とボディコンタクト領域３６とが短絡することはない。また、第８実施形態による半導体装置と比較すると、サイドウォール絶縁膜６６の分だけ引き出し領域５６の幅を広げることができるので、寄生抵抗を低減することができる。
【０１３２】
次に、本実施形態による半導体装置の製造方法を図２２乃至図２４を用いて説明する。なお、なお、図２２は図２０のＡ−Ａ′線に沿った工程断面図であり、図２３は図２０のＢ−Ｂ′線に沿った工程断面図であり、図２４は図２０のＣ−Ｃ′線に沿った工程断面図である。
【０１３３】
まず、ＳＯＩ基板のＳＯＩ層１４に、例えばシャロートレンチ法により、絶縁層に達する素子分離膜１６を形成する（図２２（ａ）、図２４（ａ））。こうして、素子分離膜１６によって画定され、ＭＯＳＦＥＴ形成領域５２、ボディコンタクト形成領域５４、引き出し領域５６を有する素子領域を形成する。
【０１３４】
次いで、素子領域に、例えばボロンイオンをイオン注入する。このイオン注入は、ＭＯＳＦＥＴのしきい値電圧を制御するためのチャネルイオン注入である。
【０１３５】
次いで、例えば熱酸化法によりＳＯＩ層１４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍのゲート絶縁膜１８を形成する。
【０１３６】
次いで、例えばＣＶＤ法により例えば膜厚２００ｎｍの多結晶シリコン膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこの多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極２０を形成する（図２２（ｂ）、図２４（ｂ））。
【０１３７】
次いで、エクステンション用イオン注入領域５８を露出するフォトレジスト（図示せず）及びゲート電極２０をマスクとして、例えば砒素イオン注入を行い、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の浅い不純物拡散領域２６（或いは、ＬＤＤ構造の低濃度不純物拡散領域）を形成する（図２２（ｃ））。この際、エクステンション用イオン注入領域５８のゲート電極２０の延在する方向に沿った幅はＭＯＳＦＥＴ形成領域５２の幅よりも狭いので、素子分離膜１６近傍では不純物拡散領域２６は形成されない（図２３（ａ））。
【０１３８】
次いで、ＣＶＤ法により例えば膜厚１５０ｎｍのシリコン酸化膜を堆積した後にエッチバックし、ゲート電極２０の側壁にのみシリコン酸化膜を残存させる。こうして、ゲート電極２０の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜２８を形成する。
【０１３９】
次いで、ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず）、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとして、例えば砒素イオンをイオン注入し、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の深い不純物拡散領域３０（或いは、ＬＤＤ構造の高濃度不純物拡散領域）を形成する。こうして、不純物拡散層２６、３０により構成されたｎ+層よりなるソース／ドレイン領域３２を形成する（図２２（ｄ））。この際、素子分離膜１６近傍には不純物拡散領域２６は形成されていないので、素子分離膜１６近傍では不純物拡散領域３０のみが形成される（図２３（ｂ））。
【０１４０】
次いで、ボディコンタクト用イオン注入領域３４を露出するフォトレジスト（図示せず）、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとして、例えばボロンイオンをイオン注入し、ｐ+層よりなるボディコンタクト領域３６を形成する（図２４（ｃ））。
【０１４１】
次いで、サリサイドプロセスにより、ゲート電極２０上及び露出するＳＯＩ層１４上に、選択的にチタンシリサイド膜３８を形成する（図２１（ａ）、（ｂ）、（ｃ））。このとき、引き出し領域５６はゲート電極２０及びサイドウォール絶縁膜２８により覆われているので、引き出し領域５６にシリサイド膜３８が形成されてソース／ドレイン領域３２とボディコンタクト領域３６とが短絡することはない。
【０１４２】
このように、本実施形態によれば、ゲート幅がゲート電極のパターニングの際の位置合わせずれに依存しないので、位置合わせによるゲート幅の変動を防止することができる。
【０１４３】
また、ボディコンタクト領域を、幅の狭い引き出し領域を介してチャネル領域から引き出すので、ボディ領域を覆う大面積のダミー電極を設ける必要がない。
したがって、ゲート容量を大幅に低減することができる。
【０１４４】
また、エクステンション用イオン注入領域のゲート電極の延在する方向に沿った幅を、ＭＯＳＦＥＴ形成領域の幅よりも狭くすることにより、素子分離膜の端部近傍のゲート電極下にはエクステンションソース／ドレイン構造の浅い不純物拡散層が形成されないので、この領域のしきい値電圧を選択的に高めることができる。したがって、素子分離膜の端部近傍における電界集中によるサブスレショルド特性の劣化を抑制することができる。
【０１４５】
また、引き出し領域をゲート電極及びその両側に形成されたサイドウォール絶縁膜によって覆うので、サリサイドプロセスにより素子領域上にシリサイド膜を形成した場合であっても、ソース／ドレイン領域とボディコンタクト領域とが短絡することはない。
【０１４６】
なお、上記実施形態では、サリサイドプロセスを考慮して引き出し領域の幅をゲート電極及びサイドウォール絶縁膜の幅よりも狭く設定したが、サリサイドプロセスを用いない場合には、必ずしも引き出し領域の幅をこのように設定する必要はない。引き出し領域の幅を広げることにより、寄生抵抗を低減することができる。
【０１４７】
また、上記実施形態では、ボディコンタクトを有する半導体装置について説明したが、狭チャネル効果によるサブスレドショルド特性の劣化を抑止する効果は、ソース／ドレイン領域の形成方法のみに起因するものである。したがって、ＳＴＩ法により形成した素子分離膜を有する半導体装置に本発明を適用することにより、ボディコンタクトを有するか否かに関わらず、上記効果を得ることができる。第１乃至第７実施形態による半導体装置及びその製造方法に、本実施形態によるソース／ドレイン領域の形成方法を適用するようにしてもよい。
【０１４８】
［第９実施形態］
本発明の第９実施形態による半導体装置及びその製造方法について図２５乃至図２９を用いて説明する。なお、図１乃至図２４に示す第１乃至第８実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１４９】
図２５は本実施形態による半導体装置の構造を示す平面図、図２６は本実施形態による半導体装置の構造を示す概略断面図、図２７乃至図２９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１５０】
はじめに本実施形態による半導体装置の構造について図２５及び図２６をもちいて説明する。なお、図２６（ａ）は図２５のＡ−Ａ′線に沿った断面図であり、図２６（ｂ）は図２５のＢ−Ｂ′線に沿った断面図であり、図２６（ｃ）は図２５のＣ−Ｃ′線に沿った断面図である。
【０１５１】
ＳＯＩ基板は、シリコン基板１０上に形成されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１２上に形成された単結晶シリコン層よりなるＳＯＩ層１４によって構成されている。ＳＯＩ層１４には、素子領域を画定する素子分離膜１６が形成されている。素子領域は、ＭＯＳＦＥＴ形成領域５２と、ボディコンタクト形成領域５４と、ＭＯＳＦＥＴ形成領域５２からボディコンタクト形成領域５４を引き出すための引き出し領域５６とを有する。素子分離膜１６の側面部には、サイドウォール絶縁膜６６が形成されている。素子領域の周縁上には、サイドウォール絶縁膜６６によって覆われている。素子領域上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０の側壁にはサイドウォール絶縁膜２８が形成されている。図２５に点線で示したソース／ドレイン用イオン注入領域２４には、ゲート電極２０及びサイドウォール絶縁膜６６並びにゲート電極２０及びサイドウォール絶縁膜２８、６６をマスクとしてｎ形不純物が導入されており、ゲート電極２０の両側の素子領域にはｎ+層よりなるソース／ドレイン領域３２が形成されている。図２５に２点鎖線で示したボディコンタクト用イオン注入領域３４には、ゲート電極２０及びサイドウォール絶縁膜２８、６６をマスクとしてｐ形不純物が導入されており、ｐ+層よりなるボディコンタクト領域３６が形成されている。ゲート電極２０及びサイドウォール絶縁膜２８、６６が形成されていない領域の素子領域上には、シリサイド膜３８が形成されている。
【０１５２】
ここで、本実施形態による半導体装置は、素子分離膜１６の側壁部分にサイドウォール絶縁膜６６が形成されており、素子領域の周縁部には不純物拡散領域２６が形成されていないことに特徴がある（図２６（ｂ））。このようにして半導体装置を構成することにより、素子領域の周縁部のしきい値電圧を選択的に高めることができる。したがって、素子分離膜の端部近傍における電界集中によるサブスレショルド特性の劣化を抑制することができる。
【０１５３】
また、第８実施形態による半導体装置と同様に、ゲート幅はゲート電極２０のパターンに依存しないため、ゲート電極２０のパターニングの際に位置合わせずれが生じてもゲート幅が変動することはない。
【０１５４】
また、本実施形態による半導体装置は、引き出し領域５６の幅が、ゲート電極２０及びサイドウォール絶縁膜２８、６６の幅よりも狭くなっていることにも特徴がある。このように引き出し領域５６の幅を設定することにより、引き出し領域５６上はゲート電極２０及びサイドウォール絶縁膜２８、６６により覆われるため、サリサイドプロセスにより素子領域上にシリサイド膜３８を形成した場合であっても、ソース／ドレイン領域３２とボディコンタクト領域３６とが短絡することはない。また、第８実施形態による半導体装置と比較すると、サイドウォール絶縁膜６６の分だけ引き出し領域５６の幅を広げることができるので、寄生抵抗を低減することができる。
【０１５５】
また、Ｔ形、Ｌ形の半導体装置の場合と比較して寄生容量として作用するゲート電極の面積が小さいので、ゲート容量を大幅に低減することができる。
【０１５６】
次に、本実施形態による半導体装置の製造方法について図２７乃至図２９を用いて説明する。なお、図２７及び図２８は図２５のＡ−Ａ′線に沿った工程断面図、図２９は図２５のＣ−Ｃ′線に沿った工程断面図である。
【０１５７】
まず、熱酸化法により、ＳＯＩ層１４上に、シリコン酸化膜６０を形成する。
【０１５８】
次いで、シリコン酸化膜６０上に、例えばＣＶＤ法により、膜厚１５０ｎｍのシリコン窒化膜６２を形成する。なお、シリコン窒化膜６２の膜厚は、後述するように、不純物拡散領域２６、３０のイオン注入条件に応じて適宜設定する。
【０１５９】
次いで、通常のリソグラフィー技術及びエッチング技術によりシリコン窒化膜６２をパターニングし、素子領域となる領域に選択的にシリコン窒化膜６２を残存させる（図２７（ａ））。
【０１６０】
次いで、シリコン窒化膜６２をマスクとして、ＳＯＩ層１４に、絶縁層１２に達する素子分離溝６４を形成する（図２７（ｂ））。
【０１６１】
次いで、例えばＣＶＤ法により、ＳＯＩ層１４の膜厚に例えば３００ｎｍの厚さを加えた膜厚のシリコン酸化膜を堆積した後、シリコン窒化膜６２の表面が露出するまでこのシリコン酸化膜を例えばＣＭＰ法により研磨し、素子分離溝６４に埋め込まれたシリコン酸化膜よりなる素子分離膜１６を形成する（図２７（ｃ））。なお、シリコン酸化膜の堆積に先立ち、素子分離溝６４内壁に熱酸化膜を形成しておいてもよい。
【０１６２】
このようにして、いわゆるシャロートレンチ法により素子分離膜１６を形成した後、素子領域となる領域上に残存するシリコン窒化膜６２を選択的に除去する。このとき、素子分離膜１６の表面高さは、シリコン窒化膜６２の膜厚分だけ、素子領域の表面高さよりも高くなっている（図２７（ｄ））。
【０１６３】
次いで、例えばＣＶＤ法により膜厚１５０ｎｍのシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックし、素子分離膜１６の側壁部にシリコン酸化膜よりなるサイドウォール絶縁膜６６を形成する。サイドウォール絶縁膜６６は、素子領域の周縁部上を覆うように形成される（図２８（ａ）、図２９（ａ））。
【０１６４】
次いで、例えば熱酸化法によりＳＯＩ層１４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍのゲート絶縁膜１８を形成する。
【０１６５】
次いで、例えばＣＶＤ法により例えば膜厚２００ｎｍの多結晶シリコン膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこの多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極２０を形成する（図２８（ｂ）、図２９（ｂ））。
【０１６６】
次いで、ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず）及びゲート電極２０をマスクとして、例えば砒素イオン注入を行い、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の浅い不純物拡散領域２６（或いは、ＬＤＤ構造の低濃度不純物拡散領域）を形成する。この際、素子分離膜１６の側壁部には素子領域の周縁部上を覆うサイドウォール絶縁膜６６が形成されているので、素子分離膜１６近傍の素子領域には不純物拡散領域２６は形成されない（図２８（ｃ））。
【０１６７】
なお、サイドウォール絶縁膜６６の膜厚は、エクステンションソース／ドレイン構造の浅い不純物拡散領域２６を形成する際のイオン注入工程において、注入イオンがサイドウォール絶縁膜６６を貫通してその下の素子領域に注入されない膜厚に設定する必要がある。サイドウォール絶縁膜６６下の素子領域の導電型がｐ形からｎ形に十分に反転しなければ、必ずしもすべての注入イオンが阻止されなくてもよい。
【０１６８】
サイドウォール絶縁膜６６の厚さ及び幅は、素子分離膜１６を形成する際に用いるシリコン窒化膜６２の膜厚に依存する。したがって、不純物拡散領域２６を形成する際のイオン注入条件に応じて、シリコン窒化膜６２の膜厚を制御し、注入イオンがサイドウォール絶縁膜６６を貫通しないようにすればよい。
【０１６９】
次いで、ＣＶＤ法により例えば膜厚１５０ｎｍのシリコン酸化膜を堆積した後にエッチバックし、ゲート電極２０の側壁にのみシリコン酸化膜を残存させる。こうして、ゲート電極２０の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜２８を形成する。
【０１７０】
次いで、ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず）、ゲート電極２０及びサイドウォール絶縁膜２８、６６をマスクとして、例えば砒素イオンをイオン注入し、ゲート電極２０の両側の素子領域に、エクステンションソース／ドレイン構造の深い不純物拡散領域３０（或いは、ＬＤＤ構造の高濃度不純物拡散領域）を形成する。こうして、不純物拡散層２６、３０により構成されたｎ+層よりなるソース／ドレイン領域３２を形成する（図２８（ｄ））。
【０１７１】
なお、サイドウォール絶縁膜６６の膜厚は、エクステンションソース／ドレイン構造の深い不純物拡散領域３０を形成する際のイオン注入工程において、注入イオンがサイドウォール絶縁膜６６を貫通してその下の素子領域に注入される膜厚に設定することが望ましい。
【０１７２】
次いで、ボディコンタクト用イオン注入領域３４を露出するフォトレジスト（図示せず）、ゲート電極２０及びサイドウォール絶縁膜２８、６６をマスクとして、例えばボロンイオンをイオン注入し、ｐ+層よりなるボディコンタクト領域３６を形成する（図２９（ｃ））。
【０１７３】
次いで、サリサイドプロセスにより、ゲート電極２０上及び露出するＳＯＩ層１４上に、選択的にチタンシリサイド膜３８を形成する（図２６（ａ）、（ｂ）、（ｃ））。このとき、引き出し領域５６はゲート電極２０及びサイドウォール絶縁膜２８により覆われているので、引き出し領域５６にシリサイド膜３８が形成されてソース／ドレイン領域３２とボディコンタクト領域３６とが短絡することはない。
【０１７４】
このように、本実施形態によれば、ゲート幅がゲート電極のパターニングの際の位置合わせずれに依存しないので、位置合わせによるゲート幅の変動を防止することができる。
【０１７５】
また、ボディコンタクト領域を、幅の狭い引き出し領域を介してチャネル領域から引き出すので、ボディ領域を覆う大面積のダミー電極を設ける必要がない。
したがって、ゲート容量を大幅に低減することができる。
【０１７６】
また、素子分離膜の側壁部分にサイドウォール絶縁膜を形成することにより、素子分離膜の端部近傍のゲート電極下にはエクステンションソース／ドレイン構造の浅い不純物拡散領域が形成されないので、この領域のしきい値電圧を選択的に高めることができる。したがって、素子分離膜の端部近傍における電界集中によるサブスレショルド特性の劣化を抑制することができる。
【０１７７】
特に、本実施形態による本実施形態による半導体装置の製造方法では、不純物拡散領域２６を形成する際に用いるマスクと不純物拡散領域３０を形成する際に用いるマスクとを兼用することができる。したがって、第８実施形態による半導体装置の製造方法のように、不純物拡散領域２６を形成する際に別途マスクを形成する必要がない。
【０１７８】
また、引き出し領域をゲート電極及びその両側に形成されたサイドウォール絶縁膜並びに素子分離膜の側壁部分に形成されたサイドウォール絶縁膜によって覆うので、サリサイドプロセスにより素子領域上にシリサイド膜を形成した場合であっても、ソース／ドレイン領域とボディコンタクト領域とが短絡することはない。
【０１７９】
なお、上記実施形態では、サリサイドプロセスを考慮して引き出し領域の幅をゲート電極及びサイドウォール絶縁膜の幅よりも狭く設定したが、サリサイドプロセスを用いない場合には、必ずしも引き出し領域の幅をこのように設定する必要はない。引き出し領域の幅を広げることにより、寄生抵抗を低減することができる。
【０１８０】
また、上記実施形態では、ボディコンタクトを有する半導体装置について説明したが、狭チャネル効果によるサブスレドショルド特性の劣化を抑止する効果は、ソース／ドレイン領域の形成方法のみに起因するものである。したがって、ＳＴＩ法により形成した素子分離膜を有する半導体装置に本発明を適用することにより、ボディコンタクトを有するか否かに関わらず、上記効果を得ることができる。第１乃至第７実施形態による半導体装置及びその製造方法に、本実施形態によるソース／ドレイン領域の形成方法を適用するようにしてもよい。
【０１８１】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１８２】
例えば、上記実施形態では、ＳＯＩ基板に形成したＭＯＳＦＥＴのボディコンタクトを例に説明したが、バルク基板上に形成したＭＯＳＦＥＴのボディコンタクトに適用してもよい。本発明は、バルク基板と比較してボディコンタクトの取りにくいＳＯＩ基板を用いた半導体装置に適用することにより顕著な効果を得ることができるが、バルク基板を用いた半導体装置に適用するうえで何ら障害はない。
【０１８３】
また、上記実施形態では、ゲート電極上及びＳＯＩ層上にシリサイド膜を形成する場合を示したが、ＳＯＩ層上のみにシリサイド膜を形成するようにしてもよい。この場合、サリサイド工程に至る前に、ゲート電極上に、シリサイドとなる金属膜とゲート電極との反応を防止する膜、例えばシリコン酸化膜やシリコン窒化膜などの絶縁膜を形成しておけばよい。
【０１８４】
また、上記実施形態では、Ｎ型ＭＯＳＦＥＴに適用した場合を例にして本発明を説明したが、Ｐ型ＭＯＳＦＥＴの場合においても本発明を同様に適用することができる。また、上記実施形態ではＭＩＳＦＥＴの典型的なデバイスとしてＭＯＳＦＥＴを挙げたものであり、ＭＯＳＦＥＴに限られるものではない。本発明は、ボディコンタクトを必要とする電界効果型トランジスタに広く適用することができる。
【０１８５】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【０１８６】
なお、本明細書において、チャネル領域とはソース領域とドレイン領域との間のＳＯＩ層の領域をいい、ボディ領域とはチャネル領域に接続されソース領域或いはドレイン領域と隣接するＳＯＩ層の領域をいい、ボディコンタクト領域とはボディ領域のうち高濃度に不純物が導入された領域をいうものとする。チャネル領域の下部領域は本質的にボディ領域であるが、説明の便宜上、本明細書ではこの領域をも含めてチャネル領域と表現することもある。
【０１８７】
（付記１） チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に形成され、前記ゲート電極と電気的に絶縁されたダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有することを特徴とする半導体装置。
【０１８８】
（付記２） 付記１記載の半導体装置において、前記ダミー電極は、前記ソース領域と前記ボディ領域との界面近傍の前記ボディ領域上に延在して形成されていることを特徴とする半導体装置。
【０１８９】
（付記３） 付記１又は２記載の半導体装置において、前記ゲート電極と前記ダミー電極とは、同一の導電層により構成されていることを特徴とする半導体装置。
【０１９０】
（付記４） 付記１乃至３のいずれか１項に記載の半導体装置において、前記前記ゲート電極と前記ダミー電極との間の領域を除く前記半導体層上に形成されたシリサイド膜を更に有することを特徴とする半導体装置。
【０１９１】
（付記５） 付記１又は２記載の半導体装置において、前記ゲート電極及び前記ダミー電極は、別々の導電層により構成されていることを特徴とする半導体装置。
【０１９２】
（付記６） チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に形成され、前記ゲート電極と一体をなし、そのパターンが櫛形に成形されたダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有することを特徴とする半導体装置。
【０１９３】
（付記７） チャネル領域と、前記チャネル領域を挟んで形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に選択的に形成され、前記ゲート電極と一体をなし、そのパターンの内部が刳り抜かれるように成形されたダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有することを特徴とする半導体装置。
【０１９４】
（付記８） 付記６又は７記載の半導体装置において、前記ダミー電極の櫛形の間隙部分又は刳り抜き部分を除く前記半導体層上に選択的に形成されたシリサイド膜を更に有することを特徴とする半導体装置。
【０１９５】
（付記９） チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に形成され、前記ゲート電極と一体をなすダミー電極と、前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域とを有し、前記ゲート電極によって構成される容量素子の単位面積あたりの容量が、前記ダミー電極によって構成される容量素子の単位面積あたりの容量よりも小さいことを特徴とする半導体装置。
【０１９６】
（付記１０） チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、ボディコンタクト領域と、前記チャネル領域と前記ボディコンタクト領域とを接続する引き出し領域とを有する半導体層と、前記半導体層の周縁部を囲むように形成された素子分離膜と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁に形成された第１のサイドウォール絶縁膜とを有し、前記引き出し領域の幅が、前記ゲート電極の幅と、前記ゲート電極の側壁に形成された２つの前記第１のサイドウォール絶縁膜の幅との和よりも狭く、前記引き出し領域が、前記ゲート電極及び前記第１のサイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。
【０１９７】
（付記１１） 付記１０記載の半導体装置において、前記素子分離膜の側壁部分に形成され、前記半導体層の周縁部上を覆う第２のサイドウォール絶縁膜を更に有し、前記引き出し領域の幅が、前記ゲート電極の幅と、前記ゲート電極の側壁に形成された２つの前記第１のサイドウォール絶縁膜の幅と、前記素子分離膜の側壁部分に形成された２つの前記第２のサイドウォール絶縁膜の幅との和よりも狭く、前記引き出し領域が、前記ゲート電極、前記第１のサイドウォール絶縁膜及び前記第２のサイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。
【０１９８】
（付記１２） 付記１乃至１１のいずれか１項に記載の半導体装置において、前記ソース領域及び前記ドレイン領域は、前記ゲート電極下の領域近傍から離間して形成された第１の不純物拡散領域と、前記ゲート電極下の領域近傍に延在して形成され、前記第１の不純物領域よりも浅い第２の不純物拡散領域とをそれぞれ有し、前記第２の不純物拡散領域は、前記素子分離膜から離間して形成されていることを特徴とする半導体装置。
【０１９９】
（付記１３） 第１導電型の基板に、第１の領域と、前記第１の領域に隣接する第２の領域とを有する素子領域を画定する素子分離膜を形成する工程と、前記素子領域上にゲート絶縁膜を介して導電膜を形成する工程と、前記導電膜をパターニングし、前記第１の領域内に設けられたゲート電極と、前記第１の領域と前記第２の領域との界面近傍の前記第２の領域上に設けられ、前記ゲート電極と電気的に絶縁されたダミー電極とを形成する工程と、前記ゲート電極をマスクとして、前記第１の領域に前記第１導電型と異なる第２導電型の不純物を導入し、前記ゲート電極の一方の側の前記第１の領域にソース領域を形成し、前記ゲート電極の他方の側の前記第１の領域にドレイン領域を形成する工程と、前記ダミー電極をマスクとして、前記第２の領域に前記第１導電型の不純物を導入し、前記第２の領域内にボディコンタクト領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２００】
（付記１４） 付記１３記載の半導体装置の製造方法において、前記ゲート電極と前記ダミー電極との間の領域を除く、前記ソース領域上、前記ドレイン領域上及び前記ボディコンタクト領域上に選択的にシリサイド膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【０２０１】
（付記１５） 付記１４記載の半導体装置の製造方法において、前記ゲート電極及び前記ダミー電極を形成する工程の後に、前記ゲート電極及び前記ダミー電極の側壁にサイドウォール絶縁膜を形成する工程を更に有し、前記ゲート電極の側壁に形成された前記サイドウォール絶縁膜と前記ダミー電極の側壁に形成された前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されない間隔となるように、前記ゲート電極と前記ダミー電極との間隙及び前記サイドウォール絶縁膜の幅を制御することを特徴とする半導体装置の製造方法。
【０２０２】
（付記１６） 第１導電型の基板に、第１の領域と、前記第１の領域に隣接する第２の領域とを有する素子領域を画定する素子分離膜を形成する工程と、第１の導電膜を堆積してパターニングし、前記第１の領域内に、前記第１の導電膜よりなるゲート電極を形成する工程と、第２の導電膜を堆積してパターニングし、前記第１の領域と前記第２の領域の界面近傍の前記第２の領域上に、前記第２の導電膜よりなるダミー電極を形成する工程と、前記ゲート電極をマスクとして、前記第１の領域に前記第１導電型と異なる第２導電型の不純物を導入し、前記ゲート電極の一方の側の前記第１の領域にソース領域を形成し、前記ゲート電極の他方の側の前記第１の領域にドレイン領域を形成する工程と、前記ダミー電極をマスクとして、前記第２の領域に前記第１導電型の不純物を導入し、前記第２の領域内にボディコンタクト領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２０３】
（付記１７） 第１導電型の基板に、第１の領域と、前記第１の領域に隣接する第２の領域とを有する素子領域を画定する素子分離膜を形成する工程と、前記素子領域上にゲート絶縁膜を介して導電膜を形成する工程と、前記導電膜をパターニングし、前記第１の領域内に設けられたゲート電極と、前記第１の領域と前記第２の領域の界面近傍の前記第２の領域上に設けられ、前記ゲート電極と一体をなし、そのパターンが櫛形に成形されたダミー電極とを形成する工程と、前記ゲート電極をマスクとして、前記第１の領域に前記第１導電型と異なる第２導電型の不純物を導入し、前記ゲート電極の一方の側の前記第１の領域にソース領域を形成し、前記ゲート電極の他方の側の前記第１の領域にドレイン領域を形成する工程と、前記ダミー電極をマスクとして、前記第２の領域に前記第１導電型の不純物を導入し、前記第２の領域内にボディコンタクト領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２０４】
（付記１８） 第１導電型の基板に、第１の領域と、前記第１の領域に隣接する第２の領域とを有する素子領域を画定する素子分離膜を形成する工程と、前記素子領域上にゲート絶縁膜を介して導電膜を形成する工程と、前記導電膜をパターニングし、前記第１の領域内に設けられたゲート電極と、前記第１の領域と前記第２の領域の界面近傍の前記第２の領域上に設けられ、前記ゲート電極と一体をなし、そのパターンの内部が刳り抜かれるように成形されたダミー電極とを形成する工程と、前記ゲート電極をマスクとして、前記第１の領域に前記第１導電型と異なる第２導電型の不純物を導入し、前記ゲート電極の一方の側の前記第１の領域にソース領域を形成し、前記ゲート電極の他方の側の前記第１の領域にドレイン領域を形成する工程と、前記ダミー電極をマスクとして、前記第２の領域に前記第１導電型の不純物を導入し、前記第２の領域内にボディコンタクト領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２０５】
（付記１９） 付記１７又は１８記載の半導体装置において、前記ダミー電極の櫛形の間隙部分又は刳り抜き部分を除く前記半導体層上に、選択的にシリサイド膜を形成する工程を更に有することを特徴とする半導体装置。
【０２０６】
（付記２０） 第１導電型の基板に、素子領域を画定する素子分離膜を形成する工程と、前記素子領域内に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記素子領域に、前記素子分離膜から離間して形成された前記第１導電型と異なる第２導電型の第１の不純物拡散領域を形成する工程と、前記ゲート電極の側壁に第１のサイドウォール絶縁膜を形成する工程と、前記ゲート電極及び前記第１のサイドウォール絶縁膜をマスクとして、前記素子領域に前記第２導電型の不純物を導入し、前記ゲート電極の両側の前記素子領域に、前記第１の不純物拡散領域よりも深い前記第２導電型の第２の不純物拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２０７】
（付記２１） 付記２０記載の半導体装置の製造方法において、前記第１の不純物拡散領域を形成する工程では、前記ゲート電極が延在する方向の幅が前記素子領域の幅よりも狭い開口幅を有するマスクパターンと、前記ゲート電極とをマスクとして、前記第２導電型の不純物を導入することにより、前記素子分離膜から離間した前記第１の不純物拡散領域を形成することを特徴とする半導体装置の製造方法。
【０２０８】
（付記２２） 付記２０記載の半導体装置の製造方法において、前記素子分離膜を形成する工程の後に、前記素子分離膜の側壁部分に形成され、前記素子領域の周縁部上を覆う第２のサイドウォール絶縁膜を形成する工程を更に有し、前記第１の不純物拡散領域を形成する工程では、前記ゲート電極及び前記第２のサイドウォール絶縁膜をマスクとして、前記第２導電型の不純物を導入することにより、前記素子分離膜から離間した前記第１の不純物拡散領域を形成することを特徴とする半導体装置の製造方法。
【０２０９】
（付記２３） 付記２０又は２１記載の半導体装置の製造方法において、前記素子分離膜を形成する工程では、ボディコンタクト領域と、前記ゲート電極下の領域と前記ボディコンタクト領域とを接続する引き出し領域とを有する前記素子領域を形成し、前記ゲート電極及び前記第１のサイドウォール絶縁膜により、前記引き出し領域上を覆うことを特徴とする半導体装置の製造方法。
【０２１０】
（付記２４） 付記２０又は２２記載の半導体装置の製造方法において、前記素子分離膜を形成する工程では、ボディコンタクト領域と、前記ゲート電極下の領域と前記ボディコンタクト領域とを接続する引き出し領域とを有する前記素子領域を形成し、前記ゲート電極、前記第１のサイドウォール絶縁膜及び前記第２のサイドウォール絶縁膜により、前記引き出し領域上を覆うことを特徴とする半導体装置の製造方法。
【０２１１】
【発明の効果】
以上の通り、本発明によれば、ダミー電極により構成される寄生容量をＭＯＳＦＥＴから切り離し、或いは、この寄生容量値を低減するので、ボディコンタクトを有する半導体装置のゲート容量を大幅に低減することができる。これにより、トランジスタの速度性能劣化を抑えることができる。
【０２１２】
また、エクステンションソース／ドレイン構造の浅い不純物拡散領域或いはＬＤＤ構造の低濃度不純物拡散領域を、素子分離膜から離間して形成することにより、素子領域周縁部におけるしきい値電圧を選択的に高めることができる。したがって、素子分離膜の端部近傍における電界集中によるサブスレショルド特性の劣化を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の等価回路を示す回路図である。
【図４】本発明の第１実施形態による半導体装置及び従来の半導体装置における具体的な装置パラメータの一例を示す平面図である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】本発明の第２実施形態による半導体装置の構造を示す平面図である。
【図１０】本発明の第３実施形態による半導体装置の構造を示す平面図及び概略断面図である。
【図１１】本発明の第４実施形態による半導体装置の構造を示す平面図である。
【図１２】第４実施形態の変形例による半導体装置の構造を示す平面図である。
【図１３】本発明の第５実施形態による半導体装置の構造を示す平面図及び概略断面図である。
【図１４】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図である。
【図１５】本発明の第６実施形態による半導体装置の構造を示す平面図及び概略断面図である。
【図１６】本発明の第６実施形態による半導体装置の等価回路を示す回路図である。
【図１７】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図である。
【図１８】本発明の第７実施形態による半導体装置の構造を示す概略断面図である。
【図１９】本発明の第７実施形態による半導体装置の製造方法を示す工程断面図である。
【図２０】本発明の第８実施形態による半導体装置の構造を示す平面図である。
【図２１】本発明の第８実施形態による半導体装置の構造を示す概略断面図である。
【図２２】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２３】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２４】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２５】本発明の第９実施形態による半導体装置の構造を示す平面図である。
【図２６】本発明の第９実施形態による半導体装置の構造を示す概略断面図である。
【図２７】本発明の第９実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２８】本発明の第９実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２９】本発明の第９実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３０】従来の半導体装置の構造を示す平面図である。
【図３１】従来の半導体装置の等価回路を示す回路図である。
【符号の説明】
１０…シリコン基板
１２…絶縁層
１４…ＳＯＩ層
１６…素子分離膜
１８…ゲート絶縁膜
２０、２０ａ…ゲート電極
２０ｂ、２２…ダミー電極
２４…ソース／ドレイン用イオン注入領域
２６、３０…不純物拡散領域
２８、５０、６６…サイドウォール絶縁膜
３２…ソース／ドレイン領域
３４…ボディコンタクト用イオン注入領域
３６…ボディコンタクト領域
３８…シリサイド膜
４０、４２…シリコン酸化膜
４４…シリコン窒化膜
４６、４８…絶縁膜
５２…ＭＯＳＦＥＴ形成領域
５４…ボディコンタクト形成領域
５６…引き出し領域
５８…エクステンション用イオン注入領域
６０…シリコン酸化膜
６２…シリコン窒化膜
６４…素子分離溝
１００…素子領域
１０２…ソース領域
１０４…ドレイン領域
１０６…ボディコンタクト領域
１０８…ゲート電極
１１０…ＭＯＳＦＥＴ形成領域
１１２…ボディコンタクト領域
Claims (10)
- チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に形成され、前記ゲート電極と同一の導電層により構成され、前記ゲート電極と電気的に絶縁されたダミー電極と、
前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域と
を有することを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記前記ゲート電極と前記ダミー電極との間の領域を除く前記半導体層上に形成されたシリサイド膜を更に有する
ことを特徴とする半導体装置。 - 請求項１又は２記載の半導体装置において、
前記ゲート電極及び前記ダミー電極の側壁部分に形成されたサイドウォール絶縁膜を更に有する
ことを特徴とする半導体装置。 - チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に形成され、前記ゲート電極と一体をなし、そのパターンが櫛形に成形されたダミー電極と、
前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域と
を有することを特徴とする半導体装置。 - チャネル領域と、前記チャネル領域を挟んで形成されたソース領域及びドレイン領域と、前記チャネル領域に接続され、前記ソース領域及び前記ドレイン領域に隣接するボディ領域とを有する半導体層と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
少なくとも前記ドレイン領域と前記ボディ領域との界面近傍の前記ボディ領域上に選択的に形成され、前記ゲート電極と一体をなし、そのパターンの内部が刳り抜かれるように成形されたダミー電極と、
前記ダミー電極が形成された領域を除く前記ボディ領域内に形成されたボディコンタクト領域と
を有することを特徴とする半導体装置。 - チャネル領域と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域と、ボディコンタクト領域と、前記チャネル領域と前記ボディコンタクト領域とを接続する引き出し領域とを有する半導体層と、
前記半導体層の周縁部を囲むように形成された素子分離膜と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁に形成された第１のサイドウォール絶縁膜とを有し、
前記引き出し領域の幅が、前記ゲート電極の幅と、前記ゲート電極の側壁に形成された２つの前記第１のサイドウォール絶縁膜の幅との和よりも狭く、前記引き出し領域が、前記ゲート電極及び前記第１のサイドウォール絶縁膜によって覆われている
ことを特徴とする半導体装置。 - 請求項６記載の半導体装置において、
前記素子分離膜の側壁部分に形成され、前記半導体層の周縁部上を覆う第２のサイドウォール絶縁膜を更に有し、
前記引き出し領域の幅が、前記ゲート電極の幅と、前記ゲート電極の側壁に形成された２つの前記第１のサイドウォール絶縁膜の幅と、前記素子分離膜の側壁部分に形成された２つの前記第２のサイドウォール絶縁膜の幅との和よりも狭く、前記引き出し領域が、前記ゲート電極、前記第１のサイドウォール絶縁膜及び前記第２のサイドウォール絶縁膜によって覆われている
ことを特徴とする半導体装置。 - 請求項１乃至７のいずれか１項に記載の半導体装置において、
前記ソース領域及び前記ドレイン領域は、前記ゲート電極下の領域近傍から離間して形成された第１の不純物拡散領域と、前記ゲート電極下の領域近傍に延在して形成され、前記第１の不純物領域よりも浅い第２の不純物拡散領域とをそれぞれ有し、
前記第２の不純物拡散領域は、前記素子分離膜から離間して形成されている
ことを特徴とする半導体装置。 - 第１導電型の基板に、第１の領域と、前記第１の領域に隣接する第２の領域とを有する素子領域を画定する素子分離膜を形成する工程と、
前記素子領域上にゲート絶縁膜を介して導電膜を形成する工程と、
前記導電膜をパターニングし、前記第１の領域内に設けられたゲート電極と、前記第１の領域と前記第２の領域との界面近傍の前記第２の領域上に設けられ、前記ゲート電極と電気的に絶縁されたダミー電極とを形成する工程と、
前記ゲート電極をマスクとして、前記第１の領域に前記第１導電型と異なる第２導電型の不純物を導入し、前記ゲート電極の一方の側の前記第１の領域にソース領域を形成し、前記ゲート電極の他方の側の前記第１の領域にドレイン領域を形成する工程と、
前記ダミー電極をマスクとして、前記第２の領域に前記第１導電型の不純物を導入し、前記第２の領域内にボディコンタクト領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項９記載の半導体装置の製造方法において、
前記ゲート電極と前記ダミー電極との間の領域を除く、前記ソース領域上、前記ドレイン領域上及び前記ボディコンタクト領域上に選択的にシリサイド膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
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