TWI392077B - 改良之靜電放電結構 - Google Patents
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Description
且在改良式LOCOS處理中已經有效排除。
一第二缺陷係關於應力(stress)的缺陷。當利用氮化物14的厚度、氧化物12的厚度、與LOCOS的操作條件之某些組合時會發生此種缺陷。概括而言，厚的氮化物14係於氧化期間而引起在鳥嘴部分18的應力。此係將產生在鳥嘴區域18之下方的矽或基板10之錯位(dislocation)，完全移除此種關於應力的缺陷係極為困難。同理，針對於其他型式之元件隔離，諸如：深或淺的溝部，存在與應力有關以及和處理有關的缺陷。
一般相信此等錯位將會引起在鳥嘴部分18與LOCOS 16之下方形成源極與汲極區域的雜質之加速擴散。先前技藝之一種絕緣閘極場效電晶體(IGFET,insulated gate field effect transistor)係說明於第3圖，如為包括一閘極22，其為由氧化物21之一絕緣層而自基板10之表面分開。閘極22係運用作為一擴散遮罩，以形成一自我對準的源極區域24與汲極區域26。如由虛線所示，錯位係引起於鳥嘴部分18與LOCOS 16之下方的源極與汲極區域之擴散。側向擴散係亦為說明於第4圖，顯示自二個汲極26分離出三個源極24之四個不同的閘極。
於IGFET之正常操作，閘極之偏壓係致使通道區域28之一反向，以形成於源極與汲極之間的一導通路徑。概括而言，形成於源極與汲極區域及基板10的未反向部分之間的一寄生雙極性電晶體係將於場效電晶體之正常操作上具有微小的效應。當該場效電晶體係運用作為一ESD保護元件，寄生雙極性電晶體係可利用以建立快速返回(snapback)特性，其為有利於一些型式之ESD保護。然而，位於錯位區域之鳥嘴部分18下方之源極與汲極區域24、26的部分者係具有一較低的臨限值而先導通。此係不欲求的效應。
降低電阻於邊緣之臨限值的另一種情況係金屬矽化物之形成。施加至源極與汲極區域24、26及/或至閘極22，或是金屬閘極之金屬接點係形成金屬矽化物。於某些情形，此係組合於錯位區域而允許源極與汲極區域24、26之部分(其為於錯位面積之鳥嘴部分18的下方)先導通。此係由矽化物處理所引起，其可致使矽化物“修飾”該缺陷。
本發明之IGFET係藉由自開口與錯位的相鄰邊緣而移位源極與汲極區域的側向邊緣，使得於元件區域邊緣之錯位效應為最小。此係使得源極與汲極雜質之側向擴散及金屬矽化物至錯位區域之形成為最小。藉由提供自氧化物層延伸至基板區域的相鄰區域之額外的側向相對第二閘極區域或氧化物障壁層，以及與延伸於其間之第一閘極區域，產生源極與汲極區域的側向邊緣自該開口與錯位區域的相鄰邊緣之間隔。第一閘極區域以及二個第二閘極區域或障壁層係均運用於源極與汲極區域之自我對準處理。第一閘極區域係界定該通道之長度，而二個相對第二閘極區域或障壁層係界定該通道區域之寬度。第二閘極部分或障壁係充分延伸至基板區域，以自於氧化物之開口的相鄰邊緣而間隔該通道之寬度。
本發明之元件係可運用於一積體電路之ESD電路。其源極與汲極區域為可連接於積體電路的供應端子之間。其本身亦可連接至輸入端子或供應端子之一者或是作為一矽控整流器結構之部分。
當結合所附圖式，本發明之此等與其他的層面係由揭示內容之以下詳細說明而成為顯明。
根據本發明，具有如同於第4圖所示者的類似結構之一種IGFET係說明於第5與6圖。複數個第一閘極部分22係置放於元件區域20之一絕緣層21且分開複數個源極24與汲極26。一對相對的第二閘極部分23、25係延伸自LOCOS 16於鳥嘴部分18之上方而至基板10之元件區域20。第一閘極部分22係延伸於第二閘極部分23、25之間。源極區域24與汲極區域26係具有其側向邊緣為移位自元件區域20、LOCOS 16與鳥嘴部分18之邊緣。舉例而言，閘極材料係可為多晶(polycrystalline)矽。
第5與6圖之元件係運用一種自我對準(self－aligned)閘極技術而製造。藉著運用閘極部分22、23、與25於自我對準製程，第一閘極部分22係界定通道區域28之長度，而相對的閘極部分23、25係界定通道區域28之寬度，如由源極與汲極區域24、26之寬度所界定。引入以形成此等源極與汲極區域24、26之雜質係運用閘極部分22、23、與25作為遮罩。第二閘極部分23、25至元件區域20之延伸係充分，俾使雜質引入與後續的處理係降低自源極與汲極區域24、26的雜質之擴散至由LOCOS作業所產生於鳥嘴部分18之下方的受應力面積(stressed area)。此外，對於源極與汲極區域24、26之金屬接點及任何造成的矽化物係移位自該受應力面積。任何少量的擴散或矽化物係將產生極高的電阻路徑，因此，少量(若有任何)的電流係將為於相鄰鳥嘴部分18之錯位面積。
雖然於第4至6圖所述之IGFET與製程係運用另外的閘極部分23、25作為一障壁或遮罩，以形成在鳥嘴部分18之下方的受應力面積之源極與汲極區域，障壁層23、25係可為形成在閘極層之前或之後而在源極與汲極區域之形成前的一個額外的氧化物層。額外的氧化物層係顯示於第14至16圖為27與29且組合於閘極22。額外的氧化物層係不僅是針對於源極與汲極之一遮罩而且亦為針對於金屬化期間的矽化物形成之一障壁層且作為以移位所形成的矽化物之位置。若閘極材料係一金屬，氧化物障壁層27、29係將在金屬障壁層之前而形成。
於第13至16圖，源極接點24C與汲極接點26C係顯示。第13圖係具有閘極材料障壁層23、25之單一個源極與汲極元件，而第14圖係具有氧化物障壁層27、29。第15圖係閘極材料障壁層23、25與氧化物障壁層27、29之一組合。第16圖係類似於第15圖且具有附加一氧化物鎮流部分B為延伸經過閘極22之側向邊緣。
本發明之IGFET係可運用且已經設計為用於一種ESD保護電路。一個典型的實例係說明於第7圖。一串聯連接之二極體34與電阻器36係於端子30、32之間。電阻器36之一閘極部分係連接至端子30。此外，跨於端子30、32所連接者係根據本發明之一IGFET 38，其源極24為連接至端子30，IGFET 38之汲極26為連接至端子32，且IGFET 38之閘極22、23、25係連接於二極體34與電阻器36之間。雖然額外的閘極或障壁部分23、25係僅為顯示於暴露基板之二個邊緣，但是其可延伸於所有的四個邊緣。
第8與9圖係分別顯示其運用於第7圖的電路且響應於傳輸線路脈衝(TLP,transmission line pulse)之一種先前技藝IGFET與本發明揭示的IGFET之電壓－電流曲線或響應。如可看出，本發明之IGFET係具有3.5鉗位之極限。此係重大的改良。於人體模型(HBM,human body model)ESD之對應的改良亦為發生。下列者係於相同的生產線之各者為十個單元的一圖表：
如可看出於圖表，於LOCOS邊緣之第二閘極的附加係已造成顯著改良的HBM結果(即：幾乎為加倍)。此係與第8與9圖之TLP結果一致。
種種的ESD保護元件或鉗位器(clamp)係說明於第10與11圖。核心電路40係包括一輸入端子42。於第10圖，一對之ESD元件44、46係連接於輸入端子42與二個電壓供應端子VS S
與VD D
之間。ESD元件44、46係概括為單極性元件。一供應鉗位器48係連接於供應端子VS S
與VD D
之間。第11圖係顯示一個類似的電路，具有單一個ESD保護單元(cell)45，其為能夠雙極性操作且為連接於輸入端子42與電壓源VS S
之間。
本發明之IGFET結構係可為一矽控二極體SCR之部分者，如於第12圖所示。此係一低觸發電壓SCR，包括：其為形成於基板60之一井(well)區域62。一源極區域64係形成於基板60，且一汲極區域66係形成為跨於基板60與井62。閘極68係藉由一絕緣層70而分開自基板60。陽極區域係形成於井62，如為井接點72。閘極68係顯示為連接至源極64且形成該SCR之一陰極，且陽極區域係連接至井接點72而形成陽極。此等元件亦具有快速返回情形(snapback)，且因此係將裨益自本發明所揭示的結構。
如可自本揭示內容而看出，本發明之IGFET元件係可形成為任何的MOS－CMOS－BICMOS製程之部分者而無需不同於額外閘極部分的形成之諸多修正。亦應注意的是：製程亦可運用側向介電隔離(包括：溝部隔離)之變化、及其將形成相鄰基板之元件形成區域的一錯位區域之任何處理。
本發明之元件係提供實質提高的ESD保護而無需增大面積。基於結果，由於可順應較高的電壓能力，甚至可能減小面積而提供ESD保護。
雖然本發明係已經詳細描述及說明，明確瞭解的是：此係僅作為圖示及舉例而非視為限制。本發明之範疇係僅為由隨附的申請專利範圍所限定。
10．．．基板
12．．．氧化物層
14．．．氮化物遮罩
16．．．LOCOS區域
18．．．鳥嘴部分
20．．．元件區域
21．．．絕緣層
22．．．第一閘極部分
23、25．．．第二閘極部分
24．．．源極區域
24C．．．源極接點
26．．．汲極區域
26C．．．汲極接點
27、29．．．氧化物障壁層
28．．．通道區域
30、32．．．端子
34．．．二極體
36．．．電阻器
38．．．IGFET
40．．．核心電路
42．．．輸入端子
44、46．．．ESD元件
45．．．ESD保護單元
48．．．供應鉗位器
60．．．基板
62．．．井區域
64．．．源極區域
66．．．汲極區域
68．．．閘極
70．．．絕緣層
72．．．井接點
B．．．鎮流部分
D．．．汲極
G．．．閘極
S．．．源極
第1與2圖係顯示先前技藝之形成LOCOS之製程的橫截面立體圖。
第3圖係顯示其運用先前技藝之第1與2圖的製程之一種絕緣閘極場效電晶體(IGFET)。
第4圖係先前技藝之一種多源極汲極IGFET的平面圖。
第5圖係根據本發明之一種IGFET的橫截面立體圖。
第6圖係第5圖之IGFET的平面圖。
第7圖係一種ESD保護電路的電氣概要圖。
第8圖係運用於第7圖的電路之先前技藝的IGFET之電壓－電流特性圖表。
第9圖係運用於第7圖的電路之本發明所揭示的IGFET之電壓－電流圖表。
第10與11圖係不同ESD與供應鉗位電路之示意圖。
第12圖係本發明所揭示的IGFET可納入其中之一種SCR元件的橫截面立體圖。
第13圖係類似於第6圖且具有接點之一種單源極與汲極IGFET的平面圖。
第14圖係具有一障壁層與接點之一種單源極與汲極IGFET的平面圖。
第15圖係結合第13與14圖之保護的一種單源極與汲極IGFET的平面圖。
第16圖係類似於第15圖且具有鎮流之一種單源極與汲極IGFET的平面圖。
10．．．基板
16．．．LOCOS區域
18．．．鳥嘴部分
22．．．第一閘極部分
23．．．第二閘極部分
24．．．源極區域
26．．．汲極區域
D．．．汲極
G．．．閘極
S．．．源極
Claims (10)
- 一種積體電路，包含：一基板；一氧化物層，其延伸至該基板且具有至該基板之表面區域的開口；形成於基板區域之元件；該等元件之一者係一絕緣閘極場效電晶體，其具有一閘極之一源極區域與汲極區域，其間隔於該等基板區域的一者且自我對準於該電晶體；該閘極係包括第一部分與一對第二部分，該第一部分係延伸於該等源極與汲極區域之間的基板區域之上且界定該電晶體之一通道區域的長度，該對第二部分係自該氧化物層跨於該第一部分以延伸至該基板區域之一相對邊緣且界定該通道區域的寬度。
- 如申請專利範圍第1項之積體電路，包括：一第二氧化物層，其並置於第二閘極部分且自該氧化物層延伸超過該基板區域之相鄰邊緣，並且延伸至該源極與汲極區域的側向邊緣。
- 如申請專利範圍第2項之積體電路，其中，該第二氧化物層之至少一部分係低於至少該第二閘極部分。
- 如申請專利範圍第2項之積體電路，其中，該第二氧化物層係高於該第二閘極部分。
- 如申請專利範圍第1項之積體電路，其中，延伸至基板之該氧化物層係局部氧化與氧化物溝部隔離之一者。
- 一種形成積體電路之方法，該種方法係包含：局部氧化一基板之暴露表面，以形成延伸至該基板之一氧化物層及該基板之暴露區域；形成一閘極於暴露基板區域的至少一者之上，該閘極係具有延伸於該暴露基板區域的二個相對邊緣之間的一第一部分；形成一障壁層，其與該閘極同時形成，該障壁層自該氧化物層延伸至於該暴露基板區域的相對相鄰邊緣；及將雜質引入至於該閘極與障壁層之間的暴露基板區域之部分者，以形成至少一個源極區域與一個汲極區域，其相鄰於第一閘極區域的相對邊緣且延伸於障壁層之間。
- 如申請專利範圍第6項之方法，其中，該障壁層係在該閘極之前形成的一第二氧化物層。
- 如申請專利範圍第6項之方法，其中，該障壁層係在該閘極之後而形成的一第二氧化物層。
- 如申請專利範圍第6項之方法，其中，用於局部氧化之暴露表面係該基板之一頂部表面。
- 如申請專利範圍第6項之方法，其中，用於局部氧化之暴露表面係於該基板之一溝部表面。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090273006A1 (en) * | 2008-04-30 | 2009-11-05 | Wen-Yi Chen | Bidirectional silicon-controlled rectifier |
| US7804143B2 (en) * | 2008-08-13 | 2010-09-28 | Intersil Americas, Inc. | Radiation hardened device |
| CN109390338B (zh) * | 2017-08-08 | 2021-06-22 | 联华电子股份有限公司 | 互补式金属氧化物半导体元件及其制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528065A (en) * | 1992-01-17 | 1996-06-18 | U.S. Philips Corporation | Dual-gate insulated gate field effect device |
| US5637899A (en) * | 1995-10-11 | 1997-06-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6121657A (en) * | 1996-08-23 | 2000-09-19 | Rohm Co. Ltd. | Semiconductor integrated circuit device having gates arranged in a lattice |
| US6146978A (en) * | 1998-05-06 | 2000-11-14 | Advanced Micro Devices, Inc. | Integrated circuit having an interlevel interconnect coupled to a source/drain region(s) with source/drain region(s) boundary overlap and reduced parasitic capacitance |
| US20010042894A1 (en) * | 1995-12-11 | 2001-11-22 | Lawrence N. Brigham | Transistor having a deposited dual-layer spacer structure |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4849366A (en) * | 1988-01-15 | 1989-07-18 | Industrial Technology Research Institute | Method of making a gated isolated structure |
| JP4142228B2 (ja) * | 2000-02-01 | 2008-09-03 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP3716406B2 (ja) * | 2000-02-08 | 2005-11-16 | 富士通株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
| JP4614522B2 (ja) * | 2000-10-25 | 2011-01-19 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US7202538B1 (en) * | 2003-08-25 | 2007-04-10 | National Semiconductor Corporation | Ultra low leakage MOSFET transistor |
| JP2005269392A (ja) | 2004-03-19 | 2005-09-29 | Nec Electronics Corp | 受信装置及び受信方法と通信システムと装置 |
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2005
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528065A (en) * | 1992-01-17 | 1996-06-18 | U.S. Philips Corporation | Dual-gate insulated gate field effect device |
| US5637899A (en) * | 1995-10-11 | 1997-06-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US20010042894A1 (en) * | 1995-12-11 | 2001-11-22 | Lawrence N. Brigham | Transistor having a deposited dual-layer spacer structure |
| US6121657A (en) * | 1996-08-23 | 2000-09-19 | Rohm Co. Ltd. | Semiconductor integrated circuit device having gates arranged in a lattice |
| US6146978A (en) * | 1998-05-06 | 2000-11-14 | Advanced Micro Devices, Inc. | Integrated circuit having an interlevel interconnect coupled to a source/drain region(s) with source/drain region(s) boundary overlap and reduced parasitic capacitance |
Also Published As
| Publication number | Publication date |
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| CN1783490A (zh) | 2006-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |