CN1783490A - 改进的esd结构 - Google Patents
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Abstract
一种IGFET，它通过从开口和位错的相邻的边缘处转换(displacing)源极和漏极区的侧边，把在器件区边缘处的位错影响减至最小。这使源极和漏极杂质的横向扩散和进入位错区的金属硅化物的形成减至最小。从开口和位错区的邻近边缘的源极和漏极区侧边的间隙是通过提供从氧化层延伸至衬底区的邻近区中附加的横向对置的第二栅极区，或氧化阻挡层，和在其间延伸的第一栅极区产生的。第一栅极区和两个第二栅极区，或阻挡层，都被用于源极和漏极区的自对准加工中。第一栅极区限定沟道的长度，而两个对置的第二栅极区，即阻挡层，限定沟道区的宽度。把第二栅极部件，或阻挡层，充分地延伸至衬底区中，以使沟道宽度与在氧化物中开口的相邻的边缘隔开。
Description
有关申请的交叉参照
本申请根据于2004年11月8日提交的批号为60/625,584和于2005年6月24日提交的批号为60/693,435的美国临时专利申请通过参考在此合并提出权益保护。
技术领域
本发明一般涉及静电放电保护(ESD)，更具体地说，涉及一种用于ESD电路中的改良的晶体管。这种改良的晶体管当在不直接涉及ESD保护的电路系统中使用时，还能提供更为耐用的ESD性能。
背景技术
对于采用LOCOS(硅局域氧化)，浅或深的沟槽隔离和其它方法来限定有源极器件区域的工艺中，会在隔离边缘处出现缺陷。正如把LOCOS隔离用作示例的图1中所示，衬底10具有一层用氧化层12与衬底10的表面分隔开的氮化物掩膜14。衬底10处在氧化的气氛中，且在氧化层12暴露的表面上生长了局域氧化，以产生如图2所示的LOCOS区16。一种鸟的嘴状物(A bird′s beak)部分18在氮化物掩膜14之下延伸。在LOCOS 16的鸟的嘴状物部分18的边缘之内的范围限定了器件区20。
在LOCOS加工期间产生了一些缺陷。当在靠近鸟的嘴状物18处硅变成氮化物时，出现“白色的带状物”并在后续的加工期间那个区上氧化物的生长中导致缺点。这种缺陷是很好理解的并在改良的LOCOS加工过程中被有效地消除。
第二种缺陷是与应力有关的缺陷。当氮化物14厚度，氧化物12厚度和LOCOS操作条件的某些组合利用时就会出现这种缺陷。一般，在氧化期间，厚的氮化物14在鸟的嘴状物18处引起应力。这种情况会在鸟的嘴状物区18下面的硅或衬底10中产生位错。要完全除去这种与应力有关的缺陷是非常困难的。同样，对诸如深或浅沟槽的其它类型的器件隔离，也有与应力有关的和与加工过程有关的缺陷。
相信，这些位错要造成在鸟的嘴状物区18和LOCOS 16下面形成源极和漏极区的杂质的加速扩散。一种以前的技术的绝缘栅极场效应晶体管(IGFET)示于图3，它包括用氧化物绝缘层21与衬底10的表面分开的栅极22。把栅极22用作扩散掩膜来形成自对准的源极区24和漏极区26。正如由短划线示出的，位错导致在鸟的嘴状物18和LOCOS 16下面的源极和漏极区的扩散。还在图4中示出横向扩散，它表示把三个源极24与两个漏极26分隔开的四个不同的栅极。
在IGFET的正常工作中，栅极上所加的偏压导致沟道区28的反相(inversion)以在源极和漏极之间形成导电通路。一般，在源极和漏极区与衬底10未反相部分之间所形成的寄生双极型晶体管，将对场效应晶体管的正常工作几乎没有影响。当把场效应晶体管用作ESD保护器件时，该寄生双极型晶体管可被利用来产生对某些类型的ESD保护有利的迅速恢复(snapback)的特性。然而，在位错范围中，鸟的嘴状物区18下面的源极和漏极区24、26的部件具有较低的阈值，并首先导通。这是一个不希望有的效应。
在边缘处降低电阻并由此降低阈值的另一种情况是金属硅化物的形成。对源极和漏极区24、26和/或对栅极22或金属栅极的金属触头的操作(application)形成金属硅化物。这样，在某些情况中，与位错区的结合，允许在位错区中鸟的嘴状物18下面的源极和漏极区24、26的部件首先导通。这种情况是由可使硅化物来‘修饰’缺陷的硅化物加工过程所造成的。
发明内容
本发明IGFET通过从开口和位错的相邻边缘转换源极和漏极区的侧边，把在器件区边缘处的位错影响减至最小。这样就把源极和漏极杂质的横向扩散和进入位错区中的金属硅化物的形成减到最小。从开口和位错区相邻的边缘与源极和漏极区的侧边之间空隙极是通过提供附加的侧向对置的第二栅极区和延伸其间的第1栅极区产生的，其中第二栅极区，即氧化物阻挡层，从氧化层延伸到衬底区的邻近区中。第一栅极区和两个第二栅极区，或阻挡层，都被用于源极和漏极区的自对准加工过程中。第一栅极区限定沟道长度，而两个对置的第二栅极区或阻挡层，则限定沟道区宽度。把第二栅极部件，或阻挡层，充分地延伸至衬底区中，以把沟道宽度与在氧化物中开口的邻近的边缘隔开。
本发明器件可用于集成电路中的ESD电路。可把它的源极和漏极区连接在集成电路的电源极供给端之间。也可通过它本身或作为硅可控整流器结构的一部分连接到输入端和电源极供给端中的一端。
当连同附图一起考虑时，从以下公开本发明的详细描述，将使本发明所公开的这些和其它方面内容变得明白理解。
附图说明
图1和图2表示出以前技术形成LOCOS的工艺方法的横截面透视图；
图3表示采用以前技术的图1和图2的工艺方法的绝缘栅极场效应晶体管(IGFET)，
图4是以前技术的多源极漏极IGFET的平面图；
图5是根据本发明IGFET的横截面透视图；
图6是图5IGFET的平面图；
图7是ESD保护电路的电气示意图；
图8是用于图7电路的以前技术IGFET的电压-电流特性曲线图；
图9是用于图7电路的本发明IGFET的电压-电流特性曲线图；
图10和图11是各种ESD和电源极箝位电路的示意图；
图12是在其中可结合本发明IGFET的SCR器件的横截面透视图；
图13是类似于图6带有触头的单个源极和漏极的IGFET的平面图；
图14是具有阻挡层并带有触点的单个源极和漏极的IGFET的平面图；
图15是组合图13和图14的保护的单个源极和漏极的IGFET的平面图；
图16是对图15具有整流作用的单个源极和漏极的IGFET的平面图。
具体实施方式
根据本发明，具有与图4所示相似结构的IGFET示于图5和图6。多个第一栅极部件22位于在器件区20的绝缘层21上，并把多个源极24和漏极26分隔开来。一双对置着的第二栅极部件23、25从在鸟的嘴状物18上面的LOCOS16延伸到衬底10的器件区20上。第一栅极部件22在第二栅极部件23、25之间延伸。源极区24和漏极区26，具有从器件区20的边缘、LOCOS 16和鸟的嘴状物18转换它们的侧边。栅极材料可以是例如多晶硅。
采用自对准栅极技术产生图5和图6的器件。通过利用在自对准工艺中的栅极部件22、23、25，第一栅极部件22限定沟道区28的长度，而对置的栅极区23、25则限定沟道区28的宽度，如源极和漏极区24，26的宽度所限定的一样。为形成这些源极和漏极区24、26而被引入的杂质，把栅极部件22、23、25用作为掩膜。把第二栅极部件23、25充分地延伸到器件区20上，使得杂质的引入和随后的处理减少杂质从源极和漏极区24、26进入到由LOCOS加工产生的，在鸟的嘴状物18下面的受应力范围中的扩散。另外，对源极和漏极区24，25和任何由此引起的硅化物的金属触头从应力范围被转换。任何少数的扩散或硅化物将产生非常高的电阻路径，因而，如果有电流的话，在邻近鸟的嘴状物18的位错区中将少到几乎没有。
虽在图4-6中描述的IGFET和工艺采用附加的栅极部件23、25作为阻挡层或掩膜，来形成与在鸟的嘴状物18下面的应力区隔开的源极和漏极区，阻挡层23、25可以是在栅极层之前或之后，但在源极和漏极区的形成之前形成的附加的氧化层。附加的氧化层示于图14-16，如图27和29与栅极22组合在一起。附加的氧化不仅是用于源极和漏极的掩膜，而且在金属化期间也是用于硅化物形成的阻挡层，并起着转换已形成的硅化物位置的作用。如果栅极材料是金属，则氧化物阻挡层27、29应在金属栅极层之前形成。
在图13-16中，示出源极触头24C和漏极触头26C。图13是具有栅极材料阻挡层23、25的单个源极和漏极的器件，而图14具有氧化物阻挡层27、29。图15是栅极材料阻挡层23、25和氧化物阻挡层2729的组合。图16类似于图15，具有通过栅极22的侧边延伸的氧化物镇注作用B的附加物。
本发明IGFET可用于，并已被设计来供ESD保护电路之用。典型的示例示于图7。在端点30、32之间串联连接着两极管34和电阻器36。电阻器36的栅极部件连接到端点30。另外，IGFET 38跨接于端点30、32，根据本发明，它具有连接到端点30的源极24，连接到端点32的漏极26，以及在两极管34和电阻器36之间连接的栅极22、23、25。虽然附加的栅极或阻挡层部件23、25仅在暴露的衬底的两侧被示出，但它们可在所有的四侧上延伸。
图8和9分别示出电压-电流曲线，即用于图7电路中，受传输线脉冲(TLP)控制的以前技术IGFET和本发明IGFET的响应。正如可看到的，本发明IGFET具有3.5箝位的极限。这是一个显著的改进。相应改进的也出现在人体模型(HBM)ESD中。下面是一张10个单元的表格，各个单元是在相同的生产线中：
| 单元编号 | 宽/栅极＝1.3μ现有技术 | 标准7V箝位宽/多个在LOCOS边缘以及栅极＝1.3μ新技术 |
| 1 | 3.0KV | 5.75KV |
| 2 | 3.0KV | 6.0KV |
| 3 | 3.0KV | 5.75KV |
| 4 | 3.0KV | 5.75KV |
| 5 | 3.25KV | 6.0KV |
| 6 | 3.25KV | 5.75KV |
| 7 | 3.0KV | 5.5KV |
| 8 | 3.25KV | 6.5KV |
| 9 | 3.0KV | 6.0KV |
| 10 | 3.0KV | 5.75KV |
正如在表格中可看到的，在LOCOS边缘上第二栅极的附加物已导致显著地改进HBM的结果(即，几乎是两倍)。这是跟图8和图9的TLP结果是一致的。
各种ESD保护器件或箝位电路示于图10和图11。核心电路40包括输入端42。在图10中，在输入端42和两个电压供给端VSS，VDD之间连接一对ESD器件44、46。ESD器件44、46一般是单极器件。电源极供给箝位电路48连接于电源极供给端VDD、VSS之间。图11示出具有连接在输入端42和电压源极VSS之间、可双极工作的单个ESD保护单元45的类似电路。
本发明IGFET的结构可以是硅可控两极管SCR的一个部分，如图12所示。这是一种低触发电压的SCR。它包括形成于衬底66中的势阱区62。一源极区64形成于衬底60中，漏极区66形成于跨越衬底60和势阱62处。栅极68被绝缘层70与衬底60分隔开。阳极区70形成于势阱62中，如势阱触头72。所示栅极68连接到源极64，并形成SCR的阴极，而区域70被连接到势阱触点72并形成阳极。这些器件还具有迅速恢复之功能，所以，从本发明的结构可得益。
正如从本发明可知，本发明IGFET器件，可形成在没有许多修改而不是附加的栅极部件的形成的情况下作为任何MOS-CMOS-双CMOS工艺的一个部分。还应注意，这工艺也可与横向电介质隔离的变化一起使用，包括沟槽隔离，和形成与邻近衬底的器件形成区的位错区的任何工艺。
本发明器件在不增加面积的情况下提供在ESD保护方面的实质性的增加。根据这些结果，由于可调节较高电压容量，甚至可能减少面积来提供ESD保护。
虽然已详细地描述并说明了本发明、但要清楚地知道，这仅是用图示说明和实例的方法所做的，且不要以此作为限制。本发明的范围只能由所附权利要求书中的诸权项来限制。
Claims (19)
1.一种集成电路，它包括：
衬底；
氧化层，它延伸到所述衬底中并具有朝着所述衬底表面区域的开口；
在所述衬底区域中形成的器件；
所述器件之一是绝缘栅场效应晶体管，它所具有的源极区和漏极区在所述衬底区域之一中被隔开，并与所述晶体管的栅极自对准；
所述栅极包括在所述源极区和漏极区之间延伸到所述衬底区域之上并限定所述晶体管沟道区长度的第一部分，以及从所述氧化层延伸至所述衬底区域的邻近边缘上并限定所述沟道区宽度的第二部分。
2.如权利要求1所述的集成电路，其特征在于，所述集成电路包括与所述第二栅极部分并置且从所述氧化物延伸至所述衬底区域的邻近边缘上同时还延伸到所述源极和漏极区的侧边上的第二氧化层。
3.如权利要求2所述的集成电路，其特征在于，所述第二氧化层的至少一部分至少是在所述第二栅极部分之下。
4.如权利要求2所述的集成电路，其特征在于，所述第二氧化层是在所述第二栅极部分之上。
5.如权利要求1所述的集成电路，其特征在于，延伸至所述衬底中的氧化层是局域氧化层和氧化沟槽隔离之一。
6.一种集成电路，它包括：
衬底；
氧化层，它延伸至所述衬底中并具有朝着所述衬底表面区域的开口；
在所述衬底区域中形成的器件；
所述器件之一是绝缘栅场效应晶体管，它所具有的源极区和漏极区在所述衬底区域之一中被隔开，并且第一栅极部分在所述源极和漏极区之间延伸到所述衬底区域之上；以及
所述源极区和漏极区的侧边缘与所述开口的邻近边缘隔开。
7.如权利要求6所述的集成电路，其特征在于，所述集成电路包括从所述氧化层延伸至所述衬底区域的邻近边上同时还延伸至所述源极区和漏极区的侧边的第二栅极部分。
8.如权利要求6所述的集成电路，其特征在于，所述集成电路包括从所述氧化层延伸至所述衬底区域的邻近边上同时还延伸至所述源极和漏极区的侧边的第二氧化层。
9.如权利要求6所述的集成电路，其特征在于，所述集成电路包括与所述第二栅极部分并置并且从所述氧化层延伸至所述衬底区域的邻近边上同时还延伸至所述源极区和漏极区的侧边的第二氧化层。
10.如权利要求9所述的集成电路，其特征在于，所述第二氧化层的至少一部分是在所述第二栅极部分之下。
11.如权利要求9所述的集成电路，其特征在于，所述第二氧化层的至少一部分是在所述第一和第二栅极部分之下。
12.如权利要求9所述的集成电路，其特征在于，所述第二氧化层是在所述第二栅极部分之上。
13.如权利要求6所述的集成电路，其特征在于，延伸至所述衬底中的氧化层是局域氧化层与氧化沟槽隔离之一。
14.一种形成集成电路的方法，所述方法包括：
局域氧化衬底的暴露表面以形成氧化层，所述氧化层延伸至带有所述衬底暴露区域的衬底中；
在所述暴露衬底区域中的至少一个上形成栅极，所述栅极具有在所述暴露衬底区域的两个对置边缘之间延伸的第一部分；
形成阻挡层，所述阻挡层从所述氧化层延伸至所述暴露衬底区域的对置的邻近边缘上；以及
在栅极和所述阻挡层之间，把杂质引入到所述暴露衬底区域的部分，以形成与所述第一栅极部分的对置边缘相邻并在所述阻挡层之间延伸的至少一个源极区和一个漏极区。
15.如权利要求14所述的方法，其特征在于，所述阻挡层与所述栅极是同时形成的。
16.如权利要求14所述的方法，其特征在于，所述阻挡层是在所述栅极之前先形成的第二氧化层。
17.如权利要求14所述的方法，其特征在于，所述阻挡层是在所述栅极之后才形成的第二氧化层。
18.如权利要求14所述的方法，其特征在于，适于局域氧化的暴露表面是所述衬底的顶部表面。
19.如权利要求14所述的方法，其特征在于，适于局域氧化的暴露表面是在所述衬底中的沟槽表面。
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| JP3364559B2 (ja) * | 1995-10-11 | 2003-01-08 | 三菱電機株式会社 | 半導体装置 |
| US5714413A (en) * | 1995-12-11 | 1998-02-03 | Intel Corporation | Method of making a transistor having a deposited dual-layer spacer structure |
| JPH1065146A (ja) * | 1996-08-23 | 1998-03-06 | Rohm Co Ltd | 半導体集積回路装置 |
| US6146978A (en) * | 1998-05-06 | 2000-11-14 | Advanced Micro Devices, Inc. | Integrated circuit having an interlevel interconnect coupled to a source/drain region(s) with source/drain region(s) boundary overlap and reduced parasitic capacitance |
| JP4142228B2 (ja) * | 2000-02-01 | 2008-09-03 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP3716406B2 (ja) * | 2000-02-08 | 2005-11-16 | 富士通株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
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