CN1113416C - 具有纵向型和横向型双极晶体管的半导体器件 - Google Patents
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Abstract
一种半导体器件，具有P型半导体衬底1、在半导体衬底1上形成的纵向型双极晶体管和横向型和横向型双极晶体管都具有N型基区4，N型集电极区7a、N型发射极区8以及P型绝缘扩散区7b用来隔离纵向型和横向型双极晶体管，横向型双极晶体管的集电区和发射区中的至少一个区的深度与绝缘扩散区7b的深度基本上相同。
Description
技术领域
本发明涉及一种半导体器件，更具体地说，本发明涉及一种具有纵向型双极晶体管和横向型双极晶体管的半导体器件。
背景技术
双极晶体管由于运行速度快，驱动性能高以及模拟特性卓越而广泛应用于几乎所有高速运行的半导体器件领域，以及家用电子设备的半导体集成电路。
有两种双极晶体管，即NPN型双极晶体管和PNP型双极晶体管，在集成电路中，通常使用纵向NPN型晶体管(以下称为“NPN晶体管”)，其具有三个掺杂区，在半导体衬底上沿深度方向依次形成发射区、基区和集电区；以及横向型PNP晶体管，(下文中称之为L-PNP晶体管)，在制造NPN晶体管的过程中，不需要增加任何步骤，就能形成上述L-PNP晶体管。
图4(a)到4(d)是具有NPN晶体和和L-PNP晶体管的传统双极集成电路的截面图，按顺序表示其制造步骤。
首先，如图4(a)所示，在P-型硅衬底1上形成N+型掩埋层2和P+型掩埋层3，然后，其上生长一层N-型外延层4。外延层的杂质浓度和厚度取决于晶体管的击穿电压，通常分别在1×1015～1×1017cm-3和1～1μm的范围内选择。
在形成外延层之后，利用普通的选择氧化法，形成厚氧化膜(以下称为“LOCOS氧化膜”)5，以便使半导体元件之间隔离。此后，进行扩散，一直扩散到N+型掩埋层2，形成N+型扩散层6a和6b，这两个扩散层6a和6b最终分别形成NPN晶体管的集电极引线扩散层和L-PNP晶体管的基极引线扩散层。
然后，扩散P+型绝缘扩散层7，一直扩散到P+型掩埋层3，以便使半导体元件之间隔离。用光致抗蚀剂14作掩模，在最终形成NPN晶体管基极的区域进行硼离子注入，结果形成P型基极扩散层8。硼离子注入的条件取决于晶体管的击穿电压和特性。但注入能量和剂量最好分别在10-60KeV和1～5×1013cm-3的范围内。
接着，如图4(b)所示，NPN晶体管的基极扩散层8表面上的一部分薄氧化膜被去除，其上淀积一层厚度为1000-3000埃的多晶硅层9。在多晶硅层9中以高浓度加入砷化物之类的N型杂质之后，将晶片置于氮气气氛中，以900-1000℃的温度进行10分钟热处理，形成N+型发射极扩散层10。当采用离子注入法将砷化物加入多晶硅层中时，注入条件选择为：砷化物的注入能量和剂量分别在50-90KeV和0.5-2×1016cm-2的范围内。
然后，如图4(c)所示，利用光刻法和各向异性等离子体蚀刻方法，将多晶硅层9蚀刻成所要求的形状，这样使多晶硅层在随后的步骤中起掩模的作用，这里所说的随后的步骤是通过离子注入硼或BF2形成P-型嫁接(graft)基极(外部基极)，正如日本特许公开昭59-147458号文献所公开的那样。也就是说，对多晶硅层进行蚀刻以致于在NPN晶体管的N+型发射极扩散层10上，以及围绕着N+型发射极扩散层10和N-型外延层4的L-PNP晶体管的N+型集电极引线扩散层6a和N+型基极引线扩散层6b上保留多晶硅层，这里的外延层4成为L-PNP晶体管的基区。因此，不需要用光致抗蚀剂进行选择性蚀刻，就能够离子注入硼或BF2，形成P+型嫁接(graft)基极11a。也就是说，由于蚀刻是在半导体晶片的整个表面上完成的，因此，可以减少半导体器件的制造步骤的数量。
L-PNP晶体管的P+型发射极扩散层11b和集电极扩散层11c与P+型嫁接基极11a同时形成，这在日本特许公开昭59-147458号文献中未加以说明。
然而，在一个步骤中形成NPN晶体管的P+型嫁接基极、L-PNP晶体管的P+型集电区和发射区的方法是公知的。嫁接基极的注入条件可以是：当用硼作为离子材料时，注入能量大约为30KeV，剂量为3-5×1015cm-2；当用BF2作为离子材料时，注入能量为50-70KeV，剂量为3-5×1015cm-2。
最后，如图4(d)所示，形成通常的内层绝缘膜如BPSG膜12和铝引线13，结果形成半导体器件。
然而，在上述现有技术中，存在一个问题，即，L-PNP晶体管的电流放大因数(后面称为“hFE”)小。这是因为L-PNP晶体管的P+型集片极扩散层浅的缘故。为了解决这个问题，日本特许公开平1-261865号文献建议，形成更深一些的P+型集电极扩散层来提高hFE。然而，如上所述，由于NPN晶体管的P+型嫁接基极、L-PNP晶体管的P+型集电极是在一个步骤中形成的，因而又会带来下述新的问题，如果L-PNP晶体管的P+型集电极扩散层形成得较深，则NPN晶体管的嫁接(graft)基极也做得较深，并且集电结(基极—集电极)的电容CJC相应增大，降低了高频特性。
为了使P-型嫁接基区更深，损失NPN晶体管的高频特性，因此必须在较高的温度下进行热处理，使注入到晶片内的硼离子扩散，形成更深的嫁接基区。这种高温热处理会影响NPN晶体管的发射极扩散层，使发射极扩散层变得太深。因此，基极变得很薄，集电极和发射极之间的击穿电压因击穿现象而降低。如果为了防止击穿发生，预先形成深的P型基极扩散层，则N-型外延密度区的厚度就会变薄，集电极和基极之间的击穿电压会因击穿而降低。结果，集电极和发射极之间的击穿电压会降低。
相反，如果为了防止击穿发生而预先将N-型外延层做厚，则L-PNP晶体管的P+型集电极扩散层就不能变得相对较深，L-PNP晶体管的衬底电流就会增大。结果，hFE不能按所期望的增加。
而且，在现有技术中，由于在L-PNP晶体管的基区上形成的多晶硅后的电位必须保持最高电位，即电源电压，因此，元件布局十分困难。
如果多晶硅层保持浮接(floating)，则集电极和发射极之间会因容性耦合而流过漏电流。
进一步地，多晶硅层因某些原因变成低电位，在基区表面会产生反向层(inver sion layer)，这也地使集电极和发射极之间流过漏电流。
因此，必须提供一根导线，使L-PNP晶体管的多晶硅层的电位达到最大值，这使得元件布局十分困难。
而且，为了在多晶硅层上提供引线，一部分环形或闭合形的多晶硅层必须延伸到局部硅氧化膜上。这样做就会切断一部分也是环形的或闭合形的P+型集电极扩散层。因此，P+型集电极扩散层不是完整地围绕着发射极扩散层，这会导致hFE降低，而且衬底电流增加。
发明内容
本发明的目的是提供一种包括纵向型双极晶体管和横向型双极晶体管的半导体器件，以及制造这种半导体器件的方法，其中，横向型双极晶体管的导电型不同于纵向型双极晶体管，而且，在不影响纵向型双极晶体管特性的情况下，改善横向型双极晶体管的电流放大因数(hFE)，在制造这种半导体器件的过程中，不增加制造步骤。
为了达到上述目的，根据本发明，半导体器件包括：第一导电型的半导体衬底；在所述半导体衬底上形成的纵向型双极晶体管，其具有第一导电类型的基区；在所述半导体衬底上形成的横向型双极晶体管，其具有与第一导电类型相反的第二导电类型的基区；第一导电类型集电极区，第一导电类型发射极区，和第一导电类型的用于隔绝所述纵向和横向双极晶体管的绝缘扩散区，以及所述横向型双极晶体管的所述集电极区和发射极区中的至少一个的深度与所述绝缘扩散区的深度基本上相同。
另外，本发明还提供了一种半导体器件，包括：第一导电型的半导体衬底；在所述的半导体衬底上形成的纵向型双极晶体管，它具有所述第一导电型的基区；在所述的半导体衬底上形成的横向型双极晶体管，它具有与所述第一导电型相反的第二导电型的基区、所述第一导电型的集电极区和所述第一导电型的发射极区；以及在所述的基区上选择形成的绝缘膜，用来隔离所述横向型双极晶体管的所述集电极区和所述发射极区；其特征在于：所述横向型双极晶体管的所述集电极区和发射极区中的至少一个区的深度比所述的绝缘膜深。
在横向型双极晶体管的基区扩散表面上选择性地生长一层厚的氧化膜，而且，第一导电型集电极区的深度大于氧化膜的深度。
进一步地，根据本发明，提供了一种制造半导体器件的方法，所述的半导体器件包括：第一导电型的半导体衬底、纵向型双极晶体管，其具有第一导电型的基区，并且形成在半导体衬底上；横向型双极晶体管，其具有第二导电型的基区，并且形成在半导体衬底上；制造这种半导体器件的方法的特征在于：在横向型双极晶体管的第二导电型基区的表面上选择性地生长一层厚氧化膜，以这层氧化膜作为至少一部分掩模，用离子注入法注入第一导电型杂质，然后对它进行热处理，由此形成纵向型双极晶体管的第一导电型集电极扩散层，或者形成第一导电型集电极扩散层和发射集扩散层。
因此，在一定范围内，尽可能深地形成横向型双极晶体管的集电极扩散层，使得由发射极注入的少数载流子被有效地俘获；在上述一定的深度范围内，通过将少数载流小转换成集电极电流，而获得合适的击穿电压，并获得高电流放大因数hFE。
由于横向型双极晶体管的集电极扩散层与用来隔离元件的绝缘扩散层是在同一步骤中形成的，因此，能够提高横向型双向晶体管的电流放大因数hFE，而不会增加制造步骤的数量。
而且，由于在形成纵向型双极晶体管的基极和发射极之前，与之无关地形成横向型双极晶体管的集电极扩散层，因此，容易形成较深的集电极扩散层，而不会影响纵向型双极晶体管的特性。
进一步地，由于在横向型双极晶体管的基区表面上具有LOCOS氧化膜，并且其上没有多晶硅，因此，不会因例如面反转(surfaceinversion)而产生漏电流。
附图说明
图1(a)到1(d)是本发明的第一实施例的半导体器件的截面图，表示其制造步骤；
图2是本发明的第二实施例的半导体器件的截面图；
图3是本发明的第三实施例的半导体器件的截面图；以及
图4(a)到4(d)是传统半导体器件的截面图，表示其制造步骤。
具体实施方式
下面结合附图详细说明本发明的最佳实施例。
图1(a)到图1(d)是本发明第一实施例半导体器件的截面图，图示出其制造步骤。
图1(a)到1(d)中，本发明的半导体器件包括第一导电型半导体衬底以及在该半导体衬底上形成的纵向型双极晶体管和横向型极晶体管，纵向型双极晶体管具有第一导电型基区，而横向型双极晶体管具有第二导电型基区；其中，第一导电型的集电极区、或者第一导电型的集电极区和发射极区、以及用于隔离纵向型和横向型双极晶体管的第一导电型绝缘扩散区，具有基本上相同的杂质浓度，并且其形成深度也基本上相同。
横向型双极晶体管的第一导电型集电极扩散层、或者横向型双极晶体管的第一导电型集电极扩散层和发射极扩散层、以及用来隔离两种晶体管的第一导电型的绝缘扩散层，具有相同的深度和杂质浓度。
而且，根据本发明，提供了一种制造半导体器件的方法，所述的半导体器件包括第一导电型的半导体衬底以及在该半导体衬底上形成的纵向型双极晶体管和横向型双极晶体管，纵向型双极晶体管具有第一导电的基区，而横向型双极晶体管具有第二导电型的基区；制造这种半导体器件的的方法的特征在于：在横向型双极晶体管的第二导电型基区的表面上选择性地生长一层厚氧化膜，以这层氧化膜作为至少一部分掩模，用离子注入法注入第一导电型杂质，然后对它进行热处理，由此形成纵向型双极晶体管的第一导电型集电极扩散层，或者形成第一导电型集电极扩散层和发射极扩散层。
现在详细说明第一实施例的半导体器件的制造方法。首先，如图1(a)所示，在杂质浓度为1×1015cm-3的P-型硅衬底1中形成N+型掩埋层2和P+型掩埋层3，N+型掩埋层2成为NPN晶体管的集电区和L-NPN晶体管的基区，P+型掩埋层3将成为元件之间的隔离区。注入砷化物离子，其注入能量为70KeV，剂量为5E15cm-2，然后将该晶片置于氮气气氛中进行4小时热处理，由此形成N+型掩埋层2。再注入硼离子，其注入能量为70KeV，剂量为1E14cm-2，然后将该晶片置于1000℃的氮气气氛进行1小时热处理，由此形成P+型掩埋层3。
然后，在硅衬底的整个表面上生长一层2.1μm厚、杂质浓度为5×1015cm-3的N-型外延层4。这时，N+型掩埋层2在外延层4中上升大约0.7μm，也就是说，外延层4本身的厚度变成大约0.9μm。另一方面，P+型掩埋层3大约上升1.3μm。
接着，通过选择性氧化，形成5000埃厚的LOCOS氧化膜5。这时，在晶片的表面上也形成LOCOS氧化膜，它将成为L-PNP晶体管的基区。
然后，如图1(b)所示，形成NPN晶体管的N+型集电极引线扩散层6a和L-PNP晶体管的N+型基极引线扩散层6b。NPN晶体管的N+型集电极引线扩散层6a和L-PNP晶体管的N+型基极引线扩散层6b的形成方法为：将磷离注入晶片中，其注入能量为70KeV，剂量为5E15cm-2。然后，在1100℃的温度下将晶片进行40分钟热处理，使这些扩散层到达N+掩埋层2。
接着，形成L-PNP晶体管的P+型集电极扩散层7a和P+型绝缘扩散层7b。L-PNP晶体管的P+型集电极扩散层7a和P+型绝缘扩散层7b的形成方法为，将硼离子注入晶片中，其注入能量为30KeV，剂量为2E15cm-2，然后，在1100℃的温度下将晶片进行20分钟热处理，使这些扩散层7a和7b变成大约1.0μm深，并且被掩埋。在这个工艺步骤中，上升的P+型掩埋层3与P+型绝缘扩散层7b变得相互连接，从而使元件之间能够相互隔离。
然后，为了形成NPN晶体管的P型基极扩散层8，采用离子注入法在晶片的整个表面上注入硼，其注入能量为20KeV，剂量为2×1013cm-2，不必为了选择性离子注入而使用光刻技术。这是因为，除了变成NPN晶体管基极的区域和形成L-PNP晶体管发射极并且其上没有LOCOS氧化膜的区域之外，晶片上所有其它区域的导电类型都由N+为成P+型，并且注入中等浓度的P型杂质基本不影响其杂质浓度和导电极性。不用说，即使其中注入硼以后LOCOS氧化膜也是绝缘体。
接着，如图1(c)所示，在P型基区表面上的一部分氧化膜被除去，形成窗口，然后在窗口内生长一层2000埃厚的多晶硅层9。用离子注入法向晶片内注入砷化物，其注入能量为70KeV，剂量为1E16cm-2，此后，将晶片置于900C的氮气气氛中进行10分钟热处理，结果形成N+型发射极扩散层和N+型基极扩散层10。
然后，用光刻法和各向异性等离子体蚀刻技术对N+型多晶硅层9进行处理，以便使N+型发射极扩散层上面及其周围区域、N+型集电极引线扩散层上面和N+型基极引线扩散层上面保留N+型多晶硅层9。
进一步地，用离子注入法，在硅衬底1的整个表面上注入BF2，注入能量为70KeV，剂量为5E15cm-2，由此形成NPN晶体管的P+型嫁接(graft)基极扩散层11a和L-PNP晶体管的P+型发射极扩散层11b。
最后，如图1(d)所示，生长一层1.0μm厚的普通内绝缘膜例如BPSG膜12，并且在BPSG膜12上形成接触孔，在接触孔中形成铝线层13，由此，制成完整的半导体器件。
图2是本发明的第二实施例的半导体器件的截面图。
在图2所示的第二实施例中，深的L-PNP晶体管的P+型发射极扩散层11b与P+型集电极扩散层7a同时形成。因此，与第一实施例相比，第二实施例的半导体器件进一步提高了L-PNP晶体管的电流放大因数hFE。但是应该注意，随着P+型发射极扩散层的横向宽度增大，晶体管单元的区域范围也相应地稍有增大。这是因为，在纵向型双极晶体管的发射极扩散层形成之前，横向型双极晶体管的深的集电极扩散层与绝缘扩散层在同一个制造步骤中形成。
而且，在进行杂质离子注入而形成纵向型双极晶体管的基区的过程中，为选择性注入杂质而采用的光刻步骤可以省去，这是因为，LOCOS氧化膜是形成在横向型双极晶体管的基区表面上的。
Claims (2)
1.一种半导体器件，包括：
第一导电型的半导体衬底；
在所述的半导体衬底上形成的纵向型双极晶体管，其具有所述第一导电型的基区；
在所述的半导体衬底上形成的横向型双极晶体管，其具有与所述第一导电型相反的第二导电型的基区，所述第一导电型的集电极区和所述第一导电型的发射极区；以及
所述第一导电型的绝缘扩散区，用来隔离所述的纵向型和横向型双极晶体管；
其特征在于：
所述横向型双极晶体管的所述的集电极区和发射极区中的至少一个区的深度大于或等于所述的绝缘扩散区的深度。
2.根据权利要求1所述的半导体器件，其中，所述横向型双极晶体管的所述集电极区和发射极区中的至少一个区的杂质浓度与所述绝缘扩散区的杂质浓度相同。
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Citations (2)
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|---|---|---|---|---|
| EP0651443A1 (en) * | 1993-11-01 | 1995-05-03 | Nec Corporation | Integrated structure comprising a vertical and a laterial bipolar transistor |
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Patent Citations (2)
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