JPH0521448A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0521448A JPH0521448A JP3169789A JP16978991A JPH0521448A JP H0521448 A JPH0521448 A JP H0521448A JP 3169789 A JP3169789 A JP 3169789A JP 16978991 A JP16978991 A JP 16978991A JP H0521448 A JPH0521448 A JP H0521448A
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- 238000000034 method Methods 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 title abstract description 10
- 238000004519 manufacturing process Methods 0.000 title abstract description 7
- 238000005468 ion implantation Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000000969 carrier Substances 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 238000000137 annealing Methods 0.000 claims abstract description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 6
- 230000001590 oxidative effect Effects 0.000 claims abstract description 6
- 150000001793 charged compounds Chemical class 0.000 claims abstract description 4
- 238000009792 diffusion process Methods 0.000 abstract description 12
- 238000010438 heat treatment Methods 0.000 abstract description 9
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 9
- 230000007547 defect Effects 0.000 description 7
- 239000012535 impurity Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/263—Bombardment with radiation with high-energy radiation
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- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
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- H10D10/051—Manufacture or treatment of vertical BJTs
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- Y10S438/00—Semiconductor device manufacturing: process
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Abstract
(57)【要約】
【目的】 イオン拡散層の熱処理後の結晶性が良好であ
る半導体装置の製造方法を提供する。 【構成】 単結晶シリコン基板のべース補償領域を形成
すべく領域に下記の（ａ），（ｂ），（ｃ）のいずれか
の方法によりイオン注入を行った後、酸化性雰囲気にお
いてそのシリコン基板をアニールする工程を有する。
（ａ）キャリアとなる原子のイオン注入を行った後、そ
の領域に電気的に不活性な原子もしくは分子のイオン注
入を行う。（ｂ）電気的に不活性な原子もしくは分子の
イオン注入を行った後、その領域にキャリアとなる原子
のイオン注入を行う。（ｃ）キャリアとなる原子と電気
的に不活性な原子が結合した分子イオンのイオン注入を
行う。
る半導体装置の製造方法を提供する。 【構成】 単結晶シリコン基板のべース補償領域を形成
すべく領域に下記の（ａ），（ｂ），（ｃ）のいずれか
の方法によりイオン注入を行った後、酸化性雰囲気にお
いてそのシリコン基板をアニールする工程を有する。
（ａ）キャリアとなる原子のイオン注入を行った後、そ
の領域に電気的に不活性な原子もしくは分子のイオン注
入を行う。（ｂ）電気的に不活性な原子もしくは分子の
イオン注入を行った後、その領域にキャリアとなる原子
のイオン注入を行う。（ｃ）キャリアとなる原子と電気
的に不活性な原子が結合した分子イオンのイオン注入を
行う。
Description
【０００１】
【産業上の利用分野】 本発明は半導体装置の製造方法
に関し、特に単結晶シリコン基板にイオン注入を行った
後、アニールを行う方法に関する。
に関し、特に単結晶シリコン基板にイオン注入を行った
後、アニールを行う方法に関する。
【０００２】
【従来の技術】 イオン注入技術は、イオン注入とその
後のアニーリングを総合したものである。すなわち、キ
ャリアとして必要な不純物原子を、イオン化した後、単
結晶シリコン基板に注入し、その後、酸化性雰囲気にお
ける熱処理を行い、上述したイオン注入により生じた注
入領域の格子欠陥や非晶質の結晶性を回復するととも
に、注入された不純物原子を格子点に置換するものであ
る。従来においては、たとえば、11Ｂ+ 等の注入イオン
が用いられており、キャリアとして必要な原子のみのイ
オン注入が行われてきた。
後のアニーリングを総合したものである。すなわち、キ
ャリアとして必要な不純物原子を、イオン化した後、単
結晶シリコン基板に注入し、その後、酸化性雰囲気にお
ける熱処理を行い、上述したイオン注入により生じた注
入領域の格子欠陥や非晶質の結晶性を回復するととも
に、注入された不純物原子を格子点に置換するものであ
る。従来においては、たとえば、11Ｂ+ 等の注入イオン
が用いられており、キャリアとして必要な原子のみのイ
オン注入が行われてきた。
【０００３】
【発明が解決しようとする課題】 ところが、単結晶シ
リコン基板にキャリアとなる原子をイオン注入を行う
際、注入されたイオンとシリコン基板のシリコン原子が
衝突し、シリコン基板の結晶性が損なわれる。その損な
われた結晶性はその損傷に応じた熱処理を行うことによ
り回復するが、この熱処理により注入された原子の再分
布も同時に起こる。したがって、所望の特性の半導体装
置を得るためは、原子の再分布の程度を限定しなければ
ならない。このため熱処理の時間および温度を限定せざ
るをえず、十分なアニーリングが行えない。その結果、
十分に結晶性を回復することができず、注入層に欠陥が
残留する問題を生じていた。そのため、その残留した欠
陥はＰ−Ｎ接合の逆方向リーク電流を増大させたり、バ
イポーラトランジスタのコレクタエミッタ（Ｃ−Ｅ）間
のショートを引き起こしたりしてデバイスの特性を著し
く劣化させていた。
リコン基板にキャリアとなる原子をイオン注入を行う
際、注入されたイオンとシリコン基板のシリコン原子が
衝突し、シリコン基板の結晶性が損なわれる。その損な
われた結晶性はその損傷に応じた熱処理を行うことによ
り回復するが、この熱処理により注入された原子の再分
布も同時に起こる。したがって、所望の特性の半導体装
置を得るためは、原子の再分布の程度を限定しなければ
ならない。このため熱処理の時間および温度を限定せざ
るをえず、十分なアニーリングが行えない。その結果、
十分に結晶性を回復することができず、注入層に欠陥が
残留する問題を生じていた。そのため、その残留した欠
陥はＰ−Ｎ接合の逆方向リーク電流を増大させたり、バ
イポーラトランジスタのコレクタエミッタ（Ｃ−Ｅ）間
のショートを引き起こしたりしてデバイスの特性を著し
く劣化させていた。
【０００４】本発明は以上の問題点を鑑みてなされたも
のであり、イオン注入後の熱処理条件を変えることな
く、所望のイオン拡散層を得ることができ、かつ、その
イオン拡散層の熱処理後の結晶性が良好である半導体装
置の製造方法を提供することを目的とする。
のであり、イオン注入後の熱処理条件を変えることな
く、所望のイオン拡散層を得ることができ、かつ、その
イオン拡散層の熱処理後の結晶性が良好である半導体装
置の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】 本発明の半導体装置の
製造方法は、単結晶シリコン基板のべース補償領域を形
成すべく領域に下記の（Ａ），（Ｂ），（Ｃ）のいずれ
かの方法によりイオン注入を行った後、酸化性雰囲気に
おいて上記シリコン基板をアニールする工程を有する半
導体装置の製造方法。 （Ａ）キャリアとなる原子のイオン注入を行った後、そ
の領域に電気的に不活性な原子もしくは分子のイオン注
入を行う。 （Ｂ）電気的に不活性な原子もしくは分子のイオン注入
を行った後、その領域にキャリアとなる原子のイオン注
入を行う。 （Ｃ）キャリアとなる原子と電気的に不活性な原子が結
合した分子イオンのイオン注入を行う。
製造方法は、単結晶シリコン基板のべース補償領域を形
成すべく領域に下記の（Ａ），（Ｂ），（Ｃ）のいずれ
かの方法によりイオン注入を行った後、酸化性雰囲気に
おいて上記シリコン基板をアニールする工程を有する半
導体装置の製造方法。 （Ａ）キャリアとなる原子のイオン注入を行った後、そ
の領域に電気的に不活性な原子もしくは分子のイオン注
入を行う。 （Ｂ）電気的に不活性な原子もしくは分子のイオン注入
を行った後、その領域にキャリアとなる原子のイオン注
入を行う。 （Ｃ）キャリアとなる原子と電気的に不活性な原子が結
合した分子イオンのイオン注入を行う。
【０００６】
【作用】 キャリアとなる原子および分子のイオンを半
導体基板に注入し、電気的に不活性な原子もしくは分子
を注入する、あるいは、キャリアとなる原子と電気的に
不活性な原子が結合した分子イオンを注入することによ
り、キャリアとなる原子および分子のイオンの注入領域
を完全に非晶質化する。そして、その非晶質化した部分
はアニーリングにより、結晶性が回復し、キャリアの再
分布が行われる。
導体基板に注入し、電気的に不活性な原子もしくは分子
を注入する、あるいは、キャリアとなる原子と電気的に
不活性な原子が結合した分子イオンを注入することによ
り、キャリアとなる原子および分子のイオンの注入領域
を完全に非晶質化する。そして、その非晶質化した部分
はアニーリングにより、結晶性が回復し、キャリアの再
分布が行われる。
【０００７】
【実施例】 図１乃至図２は本発明の実施例を説明する
図で、ＮＰＮバイポーラトランジスタの製造において、
べース補償領域の拡散層の形成に本発明を用いた場合に
ついて経時的に示したものである。以下にこれらの図面
に基づいて，説明する。まず、Ｐ型シリコン基板１に酸
化膜（図示せず）を形成した後、窓開けし、選択的にＮ
型不純物を拡散することによりＮ+ コレクタ埋め込み層
２を形成する。その後、酸化膜を除去し、Ｐ型シリコン
基板１全面にエピタキシャル成長させることにより、Ｎ
型エピタキシャル層３を形成する。その後、選択的にＰ
型不純物を拡散することにより、Ｐ+ 分離拡散層４を形
成した後、Ｎ型エピタキシャル層３表面からＮ+ コレク
タ埋め込み層２に達するようにＮ型不純物を拡散するこ
とによりＮ+ コレクタ補償拡散層５を形成する〔図１
（ａ）〕。
図で、ＮＰＮバイポーラトランジスタの製造において、
べース補償領域の拡散層の形成に本発明を用いた場合に
ついて経時的に示したものである。以下にこれらの図面
に基づいて，説明する。まず、Ｐ型シリコン基板１に酸
化膜（図示せず）を形成した後、窓開けし、選択的にＮ
型不純物を拡散することによりＮ+ コレクタ埋め込み層
２を形成する。その後、酸化膜を除去し、Ｐ型シリコン
基板１全面にエピタキシャル成長させることにより、Ｎ
型エピタキシャル層３を形成する。その後、選択的にＰ
型不純物を拡散することにより、Ｐ+ 分離拡散層４を形
成した後、Ｎ型エピタキシャル層３表面からＮ+ コレク
タ埋め込み層２に達するようにＮ型不純物を拡散するこ
とによりＮ+ コレクタ補償拡散層５を形成する〔図１
（ａ）〕。
【０００８】次に、べース補償領域およびエミッタ領域
を除く部分を選択酸化し、酸化膜６ａを形成する〔図１
（ｂ）〕。次いで、Ｐ型シリコン基板１全面の酸化を行
い、べース補償領域およびエミッタ領域に３００Åの酸
化膜６ｂを成長させ、７００Åの窒化膜７を堆積し、周
知のフォトリソグラフィ技術により、エミッタ領域のみ
に有機樹脂膜（図示せず）を残し、窒化膜７のエッチン
グを行い、酸化膜のエッチング量が４００Åとなるエッ
チングを行い、べース補償領域の酸化膜６ｂを除去す
る。その後、酸化膜６ａ、および、酸化膜６ｂ，窒化膜
７の積層膜をマスク材とし、次に説明するイオン注入を
行うことにより、べース補償領域イオン注入層８が形成
される。
を除く部分を選択酸化し、酸化膜６ａを形成する〔図１
（ｂ）〕。次いで、Ｐ型シリコン基板１全面の酸化を行
い、べース補償領域およびエミッタ領域に３００Åの酸
化膜６ｂを成長させ、７００Åの窒化膜７を堆積し、周
知のフォトリソグラフィ技術により、エミッタ領域のみ
に有機樹脂膜（図示せず）を残し、窒化膜７のエッチン
グを行い、酸化膜のエッチング量が４００Åとなるエッ
チングを行い、べース補償領域の酸化膜６ｂを除去す
る。その後、酸化膜６ａ、および、酸化膜６ｂ，窒化膜
７の積層膜をマスク材とし、次に説明するイオン注入を
行うことにより、べース補償領域イオン注入層８が形成
される。
【０００９】すなわち、本発明では表１に示すＡ、Ｂ、
Ｃのいずれかの条件のもとでイオン注入を行うものであ
る。条件Ａでは、11Ｂ+ イオン注入後、19Ｆ+ イオンを
注入する。また、条件Ｂでは、19Ｆ+ イオンを注入後、
11Ｂ+ イオンを注入する。さらに条件Ｃでは、49ＢＦ2
イオンを注入する。これらの各条件における注入エネル
ギおよびドーズ量は表１に示すとおりである。なお、条
件Ｄは、従来より行われているイオン注入の条件を示す
ものである〔図１（ｃ）〕。
Ｃのいずれかの条件のもとでイオン注入を行うものであ
る。条件Ａでは、11Ｂ+ イオン注入後、19Ｆ+ イオンを
注入する。また、条件Ｂでは、19Ｆ+ イオンを注入後、
11Ｂ+ イオンを注入する。さらに条件Ｃでは、49ＢＦ2
イオンを注入する。これらの各条件における注入エネル
ギおよびドーズ量は表１に示すとおりである。なお、条
件Ｄは、従来より行われているイオン注入の条件を示す
ものである〔図１（ｃ）〕。
【００１０】
【表１】
【００１１】次に、酸化性雰囲気アニールを行い、べー
ス補償領域上にも酸化膜６ｃを成長させ、その後、エミ
ッタ領域の窒化膜７を除去する〔図２（ａ）〕。次い
で、酸化膜６ａおよび酸化膜６ｃをマスク材として、エ
ミッタ領域に、11Ｂ+ イオンを注入し、酸化膜のエッチ
ング量が４００Åとなるエッチングを行い、エミッタ領
域の酸化膜６ｂを除去する。その後、ヒ素ドープポリシ
リコン１１を堆積した後、アニールを行うことによりヒ
素ドープポリシリコン１１からヒ素を拡散させ、Ｎ+ エ
ミッタ拡散層１２を形成し、かつ、Ｐ- 真性ベース拡散
層１０を活性化させる〔図２（ｂ）〕。
ス補償領域上にも酸化膜６ｃを成長させ、その後、エミ
ッタ領域の窒化膜７を除去する〔図２（ａ）〕。次い
で、酸化膜６ａおよび酸化膜６ｃをマスク材として、エ
ミッタ領域に、11Ｂ+ イオンを注入し、酸化膜のエッチ
ング量が４００Åとなるエッチングを行い、エミッタ領
域の酸化膜６ｂを除去する。その後、ヒ素ドープポリシ
リコン１１を堆積した後、アニールを行うことによりヒ
素ドープポリシリコン１１からヒ素を拡散させ、Ｎ+ エ
ミッタ拡散層１２を形成し、かつ、Ｐ- 真性ベース拡散
層１０を活性化させる〔図２（ｂ）〕。
【００１２】そして、基板全面にＢＰＳＧ膜１３を堆積
し、所定のパターンにより、コンタクトホールを開口
し、それぞれにコレクタ電極１４、ベース電極１５およ
びエミッタ電極１６を設けることにより、トランジスタ
の形成が完成する〔図２（ｃ）〕。なお、、イオン注入
する電気的に不活性な原子もしくは分子は、酸化性雰囲
気でのアニーリング後、シリコン基板に残留すると結晶
性を悪くするので、基板に残留しないフッ素等が特に有
効である。
し、所定のパターンにより、コンタクトホールを開口
し、それぞれにコレクタ電極１４、ベース電極１５およ
びエミッタ電極１６を設けることにより、トランジスタ
の形成が完成する〔図２（ｃ）〕。なお、、イオン注入
する電気的に不活性な原子もしくは分子は、酸化性雰囲
気でのアニーリング後、シリコン基板に残留すると結晶
性を悪くするので、基板に残留しないフッ素等が特に有
効である。
【００１３】以上の方法により得られた半導体装置はそ
の形成トランジスタのＣ−Ｅ間のショート等の発生によ
る不良率は、従来では９０〜１００％であるのに対し、
０〜５％、また、べース補償領域の欠陥発生頻度は、従
来では100 μｍ平方当たり５０〜１００ケであるのに対
し、０〜１ケであり、イオン注入層の熱処理後の結晶性
が良好である。
の形成トランジスタのＣ−Ｅ間のショート等の発生によ
る不良率は、従来では９０〜１００％であるのに対し、
０〜５％、また、べース補償領域の欠陥発生頻度は、従
来では100 μｍ平方当たり５０〜１００ケであるのに対
し、０〜１ケであり、イオン注入層の熱処理後の結晶性
が良好である。
【００１４】
【発明の効果】 以上説明したように、本発明によれば
電気的に不活性な原子あるいは分子のイオンを注入した
後、アニーリングする工程を有する構成したから、イオ
ン注入層は完全に非晶質化し、そのイオン注入層の熱処
理後の結晶性は良好なものとなる。したがって、得られ
る半導体装置の不良率および欠陥発生頻度は著しく減少
し、その結果、信頼性は向上し、また、その生産におけ
る歩留りも向上する。
電気的に不活性な原子あるいは分子のイオンを注入した
後、アニーリングする工程を有する構成したから、イオ
ン注入層は完全に非晶質化し、そのイオン注入層の熱処
理後の結晶性は良好なものとなる。したがって、得られ
る半導体装置の不良率および欠陥発生頻度は著しく減少
し、その結果、信頼性は向上し、また、その生産におけ
る歩留りも向上する。
【図１】 本発明実施例を説明する図
【図２】 本発明実施例を説明する図
１・・・・Ｐ型Ｓｉ基板 ２・・・・Ｎ+ コレクタ埋め込み層 ３・・・・Ｎ型エピタキシャル層 ４・・・・Ｐ+ 分離拡散層 ５・・・・Ｎ+ コレクタ補償拡散層 ６ａ，６ｂ，６ｃ・・・・酸化膜 ７・・・・窒化膜 ８・・・・べース補償領域イオン注入層 ９・・・・Ｐ+ べース補償拡散層 １０・・・・Ｐ- 真性べース拡散層 １１・・・・ヒ素ドープポリシリコン １２・・・・エミッタ拡散層 １３・・・・ＢＰＳＧ膜 １４・・・・コレクタ電極 １５・・・・べース電極 １６・・・・エミッタ電極
Claims (1)
- 【特許請求の範囲】 【請求項１】 単結晶シリコン基板のべース補償領域を
形成すべく領域に下記の（Ａ），（Ｂ），（Ｃ）のいず
れかの方法によりイオン注入を行った後、酸化性雰囲気
において上記シリコン基板をアニールする工程を有する
半導体装置の製造方法。 （Ａ）キャリアとなる原子のイオン注入を行った後、そ
の領域に電気的に不活性な原子もしくは分子のイオン注
入を行う。 （Ｂ）電気的に不活性な原子もしくは分子のイオン注入
を行った後、その領域にキャリアとなる原子のイオン注
入を行う。 （Ｃ）キャリアとなる原子と電気的に不活性な原子が結
合した分子イオンのイオン注入を行う。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3169789A JPH0521448A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置の製造方法 |
| US08/196,795 US5407838A (en) | 1991-07-10 | 1994-02-15 | Method for fabricating a semiconductor device using implantation and subsequent annealing to eliminate defects |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3169789A JPH0521448A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521448A true JPH0521448A (ja) | 1993-01-29 |
Family
ID=15892913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3169789A Pending JPH0521448A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5407838A (ja) |
| JP (1) | JPH0521448A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19538983A1 (de) * | 1995-10-19 | 1997-04-24 | Siemens Ag | Verfahren zum Beseitigen von Kristallfehlern in Siliziumscheiben |
| US5908307A (en) * | 1997-01-31 | 1999-06-01 | Ultratech Stepper, Inc. | Fabrication method for reduced-dimension FET devices |
| US6069062A (en) * | 1997-09-16 | 2000-05-30 | Varian Semiconductor Equipment Associates, Inc. | Methods for forming shallow junctions in semiconductor wafers |
| US6187643B1 (en) * | 1999-06-29 | 2001-02-13 | Varian Semiconductor Equipment Associates, Inc. | Simplified semiconductor device manufacturing using low energy high tilt angle and high energy post-gate ion implantation (PoGI) |
| US6699771B1 (en) * | 2002-08-06 | 2004-03-02 | Texas Instruments Incorporated | Process for optimizing junctions formed by solid phase epitaxy |
| US6893931B1 (en) * | 2002-11-07 | 2005-05-17 | Newport Fab, Llc | Reducing extrinsic base resistance in an NPN transistor |
| US6890832B1 (en) | 2002-11-12 | 2005-05-10 | Aeroflex Utmc Microelectronic Systems, Inc. | Radiation hardening method for shallow trench isolation in CMOS |
| CN100477092C (zh) * | 2003-12-18 | 2009-04-08 | Nxp股份有限公司 | 利用固相外延再生长的具有降低的结泄漏的半导体衬底及其制作方法 |
| US7491616B2 (en) * | 2004-03-15 | 2009-02-17 | Nxp B.V. | Method of manufacturing a semiconductor device including dopant introduction |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253217A (ja) * | 1984-05-30 | 1985-12-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6190431A (ja) * | 1984-10-11 | 1986-05-08 | Sony Corp | 半導体装置の製法 |
| JPS61190957A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 半導体装置の製造法 |
| JPH0236525A (ja) * | 1988-07-27 | 1990-02-06 | Hitachi Ltd | 半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3925106A (en) * | 1973-12-26 | 1975-12-09 | Ibm | Ion bombardment method of producing integrated semiconductor circuit resistors of low temperature coefficient of resistance |
| US4187125A (en) * | 1976-12-27 | 1980-02-05 | Raytheon Company | Method for manufacturing semiconductor structures by anisotropic and isotropic etching |
| JPS58101455A (ja) * | 1981-12-12 | 1983-06-16 | Nippon Telegr & Teleph Corp <Ntt> | トランジスタのベ−ス製造方法 |
| JPS59867A (ja) * | 1982-06-18 | 1984-01-06 | Toshiba Battery Co Ltd | 水銀電池 |
| US4584026A (en) * | 1984-07-25 | 1986-04-22 | Rca Corporation | Ion-implantation of phosphorus, arsenic or boron by pre-amorphizing with fluorine ions |
| JPH077750B2 (ja) * | 1989-05-15 | 1995-01-30 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH0797590B2 (ja) * | 1989-11-21 | 1995-10-18 | 株式会社東芝 | バイポーラトランジスタの製造方法 |
-
1991
- 1991-07-10 JP JP3169789A patent/JPH0521448A/ja active Pending
-
1994
- 1994-02-15 US US08/196,795 patent/US5407838A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253217A (ja) * | 1984-05-30 | 1985-12-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6190431A (ja) * | 1984-10-11 | 1986-05-08 | Sony Corp | 半導体装置の製法 |
| JPS61190957A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 半導体装置の製造法 |
| JPH0236525A (ja) * | 1988-07-27 | 1990-02-06 | Hitachi Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5407838A (en) | 1995-04-18 |
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