JPS60137072A - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
- Publication number
- JPS60137072A JPS60137072A JP58250541A JP25054183A JPS60137072A JP S60137072 A JPS60137072 A JP S60137072A JP 58250541 A JP58250541 A JP 58250541A JP 25054183 A JP25054183 A JP 25054183A JP S60137072 A JPS60137072 A JP S60137072A
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- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- junction field
- region
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は接合型電界効果トランジスタの製造方法に関
する。
する。
従来例の構成とその問題点
最近、半導体装置の製造には不純物導入工程で、高精度
に制御された濃度プロファイルを低温で形成するため、
従来の熱拡散法に代って、イオン注入法が多用されてい
る。しかし、イオン注入法では、イオンがエネルギーを
失う前に、半導体基板の格子の原子と衡突し、その原子
を格子点から移動させるため、半導体基板の結晶領域を
不整や非結晶質に変える。この不整や非結晶質の一部は
、注入後のアニールでも回復されず、結晶欠陥になる。
に制御された濃度プロファイルを低温で形成するため、
従来の熱拡散法に代って、イオン注入法が多用されてい
る。しかし、イオン注入法では、イオンがエネルギーを
失う前に、半導体基板の格子の原子と衡突し、その原子
を格子点から移動させるため、半導体基板の結晶領域を
不整や非結晶質に変える。この不整や非結晶質の一部は
、注入後のアニールでも回復されず、結晶欠陥になる。
また、熱拡散でもその条件により、結晶欠陥が発生する
可能性がある。これらの欠陥は再結合速度を増加させ、
注入キャリアの寿命を短くしたりする。その結果、ＰＮ
接合におけるリーク電流が太きくなったり、素子の雑音
特性に悪い影響を及ぼす。例えば、接合型電界効果トラ
ンジスタの活性領域に欠陥が発生すれば、ゲート漏洩電
流が過剰に増加したり、雑音特性が劣化する。
可能性がある。これらの欠陥は再結合速度を増加させ、
注入キャリアの寿命を短くしたりする。その結果、ＰＮ
接合におけるリーク電流が太きくなったり、素子の雑音
特性に悪い影響を及ぼす。例えば、接合型電界効果トラ
ンジスタの活性領域に欠陥が発生すれば、ゲート漏洩電
流が過剰に増加したり、雑音特性が劣化する。
更に、半導体基板表面に電界効果トランジスタの活性領
域を形成する場合、単独のＮ導電型不純物によるりん（
Ｐ）のドープは、その表面濃度が低下する。そのため、
接合型電界効果トランジスタの動作時において、活性領
域内に拡がる空乏層が基板表面あるいけその付近まで拡
張されて、接合型電界効果トランジスタの特性は基板表
面の状態や汚染の影響を受け、劣化する。
域を形成する場合、単独のＮ導電型不純物によるりん（
Ｐ）のドープは、その表面濃度が低下する。そのため、
接合型電界効果トランジスタの動作時において、活性領
域内に拡がる空乏層が基板表面あるいけその付近まで拡
張されて、接合型電界効果トランジスタの特性は基板表
面の状態や汚染の影響を受け、劣化する。
−１だ、接合型電界効果トランジスタの活性領域を単独
のＮ導電型不純物によるひ素（Ａｓ）のドープで形成す
る場合、その活性領域の拡散深さを十分にするのに、高
温度あるいは長時間の熱処理が必要さなり、接合型電界
効果トランジスタの製造］−程は容易でない。
のＮ導電型不純物によるひ素（Ａｓ）のドープで形成す
る場合、その活性領域の拡散深さを十分にするのに、高
温度あるいは長時間の熱処理が必要さなり、接合型電界
効果トランジスタの製造］−程は容易でない。
発明の目的
この発明は、上述の問題点を容易に解決できるようにし
た接合型電界効果トランジスタの製造方法を提供するも
のである。
た接合型電界効果トランジスタの製造方法を提供するも
のである。
発明の構成
この発明は、一つの半導体基板表面に接合型電界効果ト
ランジスタを形成するに際して、Ｎ導電型不純物のひ素
（Ａｓ）をドープした後に、前記Ｎ導電型不純物のりん
（Ｐ）をドープし、これらの工程後に熱処理を施すこと
により、接合型電界効果トランジスタのデバイス設唱が
容易にでき且つ、その雑音特性を改善することができる
。
ランジスタを形成するに際して、Ｎ導電型不純物のひ素
（Ａｓ）をドープした後に、前記Ｎ導電型不純物のりん
（Ｐ）をドープし、これらの工程後に熱処理を施すこと
により、接合型電界効果トランジスタのデバイス設唱が
容易にでき且つ、その雑音特性を改善することができる
。
実施例の説明
この発明、では、接合型電界効果トランジスタの活性領
域である表面部ゲート領域を形成するに際して、Ｎ導電
型不純物であるひ素とりんとをイオン注入でドープする
。これにより、表面部のゲート領域は、表面濃度を高め
且つある程度の拡散深さを有し、基板表面あるいはその
付近に空乏層が拡張されぬようにすることができる。そ
の結果、接合型電界効果トランジスタは、そのデバイス
設計が容易であり、また、その特性も基板表面の状態や
汚染の影響を受けにくくなる。
域である表面部ゲート領域を形成するに際して、Ｎ導電
型不純物であるひ素とりんとをイオン注入でドープする
。これにより、表面部のゲート領域は、表面濃度を高め
且つある程度の拡散深さを有し、基板表面あるいはその
付近に空乏層が拡張されぬようにすることができる。そ
の結果、接合型電界効果トランジスタは、そのデバイス
設計が容易であり、また、その特性も基板表面の状態や
汚染の影響を受けにくくなる。
まだ、表面部のゲート領域を形成するに際して、Ｎ導電
型不純物であるひ素（Ａｓ）を加速エネルギー ： ３
０〜１００ｋｅｖ、注入ドーズ量：１０〜１０ ｃＴＬ
の条件でイオン注入をおこなった後、同不純物である
りん（Ｐ）を加速エネルギー：３ｏ〜１００ｋｅｙ、注
入ドーズ量： １ｏ１０−１ｏ ｃｍの条件でイオン注
入をおこなうことにより製作された接合型電界効果トラ
ンジスタの特性は、前記りん（Ｐ）をイオン注入した後
、前記ひ素（Ａｓ）をイオン注入することにより形成さ
れた表面部ゲート領域を有する接合型電界効果トランジ
スタより、低雑音となる。その理由は未だ、明らかでは
ないが、格子常数が基板のシリコン（Ｓｌ）より小さ々
りん（Ｐ）の不純物をイオン注入する前に、シリコン（
Ｓｉ）ａはぼ等しいとされるひ素（Ａｓ）の不純物をイ
オン注入すれば、りん（Ｐ）のイオン注入時に発生ずる
シリコン（Ｓｉ）とりん（Ｐ）の格子常数の差で生じる
歪みを緩和することができ、結晶欠陥が減少することに
よると思われる。
型不純物であるひ素（Ａｓ）を加速エネルギー ： ３
０〜１００ｋｅｖ、注入ドーズ量：１０〜１０ ｃＴＬ
の条件でイオン注入をおこなった後、同不純物である
りん（Ｐ）を加速エネルギー：３ｏ〜１００ｋｅｙ、注
入ドーズ量： １ｏ１０−１ｏ ｃｍの条件でイオン注
入をおこなうことにより製作された接合型電界効果トラ
ンジスタの特性は、前記りん（Ｐ）をイオン注入した後
、前記ひ素（Ａｓ）をイオン注入することにより形成さ
れた表面部ゲート領域を有する接合型電界効果トランジ
スタより、低雑音となる。その理由は未だ、明らかでは
ないが、格子常数が基板のシリコン（Ｓｌ）より小さ々
りん（Ｐ）の不純物をイオン注入する前に、シリコン（
Ｓｉ）ａはぼ等しいとされるひ素（Ａｓ）の不純物をイ
オン注入すれば、りん（Ｐ）のイオン注入時に発生ずる
シリコン（Ｓｉ）とりん（Ｐ）の格子常数の差で生じる
歪みを緩和することができ、結晶欠陥が減少することに
よると思われる。
本発明の実施例として、接合型電界効果トランジスタの
活性領域の一部である表面部のゲート領域をイオン注入
で形成した場合を挙げたが、他にチャンネル領域の形成
や熱拡散を用いてもよい。
活性領域の一部である表面部のゲート領域をイオン注入
で形成した場合を挙げたが、他にチャンネル領域の形成
や熱拡散を用いてもよい。
以−ト、図面を参照してこの発明の詳細な説明する。第
１図はＮ型表面部ゲート領域を有するＰ型チャンネル接
合型電界効果トランジスタの断面構造図であるＰ型基板
１０表面にＮ４−型埋込層２を介して数Ω−函の比抵抗
を翁するＮ型７９１７層３を成長させた後、とのＮ型シ
リコン層Ｓ Ｋ Ｐ型不純物を選択拡散させ、か型分離
層４を形成し、それによりＮ型７９１７層３をＮ型島領
域６に区切る。このＮ型島領域６は底部ゲート領域とし
ても作用する。次に、島領域６に窒化はう素（ＢＮ）を
選択的デポディジョンした後、ドライブインしＰ＋型領
域６・了を形成し、まだ、島領域５に対してＮ型不純物
を選択的に拡散してＮ＋＋域８を形成する。Ｐ＋型領域
６，７はソースのコンタクト領域とドレインのコンタク
ト領域として、捷だＮ＋型領領域８ゲート領域に対する
コンタクト領域として作用するものである。さらに、選
択的にＰ型不純物であるほう素（Ｂ）を例えば、加速エ
ネルギー：１００ｋｅｖ、ドーズ量：９．ｏ×１ｏ１１
ＣｎＬ−２でイオン注入し、低温のアニールを処理し、
Ｐ型領域９を形成する。熱拡散を用いてもよい。そして
、選択的にＮ 領域８と交わるパターン窓をあけ、例え
ば、Ｎ型不純物であるひ素（Ａｓ）を加速エネルギー：
ｅ ｏ ｋｅｖ 、ドーズ量： ８−ＯＸ１０”ｃｉ
２でイオン注入した後に、リン（Ｐ）を加速エネルギー
：８０ｋｅｖ、ドーズ量：３．０Ｘ１０ （！ でイオ
ン注入し、低温のアニール処理をおこない、Ｎ型領域１
０を形成する。なお、Ｐ型領域９はチャンネル領域とし
て、またＮ型領域１０はＮ 型領域８に接し、接合電界
効果トランジスタのＮ型表面部ゲート領域として作用す
るものである。その後、酸化性雰囲気で熱処理するか化
学的蒸着法（ＣＶＤ法）による二酸化シリコンで基板表
面をおおい、パノンベーンヨン膜１１を形成し、ホトエ
ツチング処理で適尚なコンタクト孔を設ける。その基板
表面上にＡ７！、ＣｕやＭｏりどの電極金属を蒸着し、
その不要部をエツチング処理し、電極層１２゜１３．１
４を設ける。電極層１２，１３．１４は各々、ソース電
極層、ドレイン電極層及びゲート電極層として作用する
。
１図はＮ型表面部ゲート領域を有するＰ型チャンネル接
合型電界効果トランジスタの断面構造図であるＰ型基板
１０表面にＮ４−型埋込層２を介して数Ω−函の比抵抗
を翁するＮ型７９１７層３を成長させた後、とのＮ型シ
リコン層Ｓ Ｋ Ｐ型不純物を選択拡散させ、か型分離
層４を形成し、それによりＮ型７９１７層３をＮ型島領
域６に区切る。このＮ型島領域６は底部ゲート領域とし
ても作用する。次に、島領域６に窒化はう素（ＢＮ）を
選択的デポディジョンした後、ドライブインしＰ＋型領
域６・了を形成し、まだ、島領域５に対してＮ型不純物
を選択的に拡散してＮ＋＋域８を形成する。Ｐ＋型領域
６，７はソースのコンタクト領域とドレインのコンタク
ト領域として、捷だＮ＋型領領域８ゲート領域に対する
コンタクト領域として作用するものである。さらに、選
択的にＰ型不純物であるほう素（Ｂ）を例えば、加速エ
ネルギー：１００ｋｅｖ、ドーズ量：９．ｏ×１ｏ１１
ＣｎＬ−２でイオン注入し、低温のアニールを処理し、
Ｐ型領域９を形成する。熱拡散を用いてもよい。そして
、選択的にＮ 領域８と交わるパターン窓をあけ、例え
ば、Ｎ型不純物であるひ素（Ａｓ）を加速エネルギー：
ｅ ｏ ｋｅｖ 、ドーズ量： ８−ＯＸ１０”ｃｉ
２でイオン注入した後に、リン（Ｐ）を加速エネルギー
：８０ｋｅｖ、ドーズ量：３．０Ｘ１０ （！ でイオ
ン注入し、低温のアニール処理をおこない、Ｎ型領域１
０を形成する。なお、Ｐ型領域９はチャンネル領域とし
て、またＮ型領域１０はＮ 型領域８に接し、接合電界
効果トランジスタのＮ型表面部ゲート領域として作用す
るものである。その後、酸化性雰囲気で熱処理するか化
学的蒸着法（ＣＶＤ法）による二酸化シリコンで基板表
面をおおい、パノンベーンヨン膜１１を形成し、ホトエ
ツチング処理で適尚なコンタクト孔を設ける。その基板
表面上にＡ７！、ＣｕやＭｏりどの電極金属を蒸着し、
その不要部をエツチング処理し、電極層１２゜１３．１
４を設ける。電極層１２，１３．１４は各々、ソース電
極層、ドレイン電極層及びゲート電極層として作用する
。
このようにして得られたＰ型チャンネル−接合型電界効
果トランジスタの周波数に対する雑音レベルの特性を第
２図に実線で示す。第２図において、破線は、従来例で
、Ｎ型不純物であるりんをイオン注入、した後に、ひ素
をイオン注入した表面部ゲート領域を有すＰ型チャンネ
ル−接合型電界効果トランジスタの雑音レベルの特性で
ある。この図で明らかなように、本実施例では低雑音レ
ベルである。
果トランジスタの周波数に対する雑音レベルの特性を第
２図に実線で示す。第２図において、破線は、従来例で
、Ｎ型不純物であるりんをイオン注入、した後に、ひ素
をイオン注入した表面部ゲート領域を有すＰ型チャンネ
ル−接合型電界効果トランジスタの雑音レベルの特性で
ある。この図で明らかなように、本実施例では低雑音レ
ベルである。
発明の効果
以上のように、この発明によれば、一つの半導体基板表
面に接合型電界効果トランジスタを形成するに際して、
Ｎ型導電型不純物のひ素をドープした後に、りんをドー
プし、これらの工程後に熱処理を施す方法は、Ｎ型導電
型不純物のりんをドープした後、ひ素をドープする方法
よりも低雑音の特性を得るのに適す。また、拡散定数の
異なる２つの不純物、ひ素とりんを用いるため、表面濃
度を高め且つある程度の拡散深さを有すことが可能とな
り、接合型電界効果トランジスタの活性領域に拡がる空
乏層が基板表面かその付近まで拡張されることを防止で
き、基板１表面の状態や汚染などの影響を受けない、優
！した特性を有す接合型電界効果トランジスタが実現可
能となる。
面に接合型電界効果トランジスタを形成するに際して、
Ｎ型導電型不純物のひ素をドープした後に、りんをドー
プし、これらの工程後に熱処理を施す方法は、Ｎ型導電
型不純物のりんをドープした後、ひ素をドープする方法
よりも低雑音の特性を得るのに適す。また、拡散定数の
異なる２つの不純物、ひ素とりんを用いるため、表面濃
度を高め且つある程度の拡散深さを有すことが可能とな
り、接合型電界効果トランジスタの活性領域に拡がる空
乏層が基板表面かその付近まで拡張されることを防止で
き、基板１表面の状態や汚染などの影響を受けない、優
！した特性を有す接合型電界効果トランジスタが実現可
能となる。
第１図は、本発明の実施による接合型電界効果トランジ
スタの断面図、第２図は、本発明の実施例による接合電
界効果トランジスタの周波波に対する雑音レベルの特性
を従来の接合電界効果トランジスタと比較して示す図で
ある。 １・・・・・・Ｐ型Ｓ１基板、２・・・・・・Ｎ 埋込
層、３・・・・・・Ｎ型シリコン成長層、４・・・・・
・Ｐ型分離層、６・・・・・・底部ケート領域、６・・
・・・・ソースのコンタクト領域、７・・・・・トレイ
ンの・コンタクト領域、８・・・・・・ゲートのコンタ
クト領域、９・・・・・Ｐ型チャンネル領域、１ｏ・・
・・・・Ｎ型表面部ゲート領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 ！。９ ｆ （）ｌｘ）
スタの断面図、第２図は、本発明の実施例による接合電
界効果トランジスタの周波波に対する雑音レベルの特性
を従来の接合電界効果トランジスタと比較して示す図で
ある。 １・・・・・・Ｐ型Ｓ１基板、２・・・・・・Ｎ 埋込
層、３・・・・・・Ｎ型シリコン成長層、４・・・・・
・Ｐ型分離層、６・・・・・・底部ケート領域、６・・
・・・・ソースのコンタクト領域、７・・・・・トレイ
ンの・コンタクト領域、８・・・・・・ゲートのコンタ
クト領域、９・・・・・Ｐ型チャンネル領域、１ｏ・・
・・・・Ｎ型表面部ゲート領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 ！。９ ｆ （）ｌｘ）
Claims (1)
- 一つの半導体基板表面にＮ導電型不純物のひ素をドープ
した後に、Ｎ導電型不純物のリンをドープし、これらの
工程後に熱処理を施すようにしたことを特徴とする接合
型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250541A JPS60137072A (ja) | 1983-12-26 | 1983-12-26 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250541A JPS60137072A (ja) | 1983-12-26 | 1983-12-26 | 接合型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60137072A true JPS60137072A (ja) | 1985-07-20 |
Family
ID=17209439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250541A Pending JPS60137072A (ja) | 1983-12-26 | 1983-12-26 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62196360U (ja) * | 1986-06-05 | 1987-12-14 | ||
| JPS6454766A (en) * | 1987-07-16 | 1989-03-02 | Texas Instruments Inc | Jfet and its manufacture |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125980A (ja) * | 1974-08-28 | 1976-03-03 | Hitachi Ltd | Setsugogatadenkaikokatoranjisuta no seizohoho |
| JPS5457861A (en) * | 1977-10-17 | 1979-05-10 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS5591822A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1983
- 1983-12-26 JP JP58250541A patent/JPS60137072A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125980A (ja) * | 1974-08-28 | 1976-03-03 | Hitachi Ltd | Setsugogatadenkaikokatoranjisuta no seizohoho |
| JPS5457861A (en) * | 1977-10-17 | 1979-05-10 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS5591822A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62196360U (ja) * | 1986-06-05 | 1987-12-14 | ||
| JPS6454766A (en) * | 1987-07-16 | 1989-03-02 | Texas Instruments Inc | Jfet and its manufacture |
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