JPH0533527B2 - - Google Patents
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- JPH0533527B2 JPH0533527B2 JP7976686A JP7976686A JPH0533527B2 JP H0533527 B2 JPH0533527 B2 JP H0533527B2 JP 7976686 A JP7976686 A JP 7976686A JP 7976686 A JP7976686 A JP 7976686A JP H0533527 B2 JPH0533527 B2 JP H0533527B2
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- silicon
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- ions
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Description
【発明の詳細な説明】
産業上の利用分野
本発明はサフアイア基板上にエピタキシヤル成
長させたシリコン薄膜の電気的特性を改善する半
導体装置の製造方法に関するものである。
長させたシリコン薄膜の電気的特性を改善する半
導体装置の製造方法に関するものである。
従来の技術
従来、サフアイア基板上にシリコン薄膜をエピ
タキシヤル成長させたSOS膜はサフアイアとシリ
コンの格子定数の違いから、シリコン−サフアイ
ア界面で格子の不整合が生じ、このためシリコン
−サフアイア界面近傍を中心に、シリコン膜中に
多数の欠陥が存在している。このため、これらの
SOS膜上に作製したMOS型トランジスタはバル
クシリコン上に作製したMOS型トランジスタに
比べキヤリア移動度が低く、さらにドレイン漏れ
電流が多い等の欠点を持つていた。
タキシヤル成長させたSOS膜はサフアイアとシリ
コンの格子定数の違いから、シリコン−サフアイ
ア界面で格子の不整合が生じ、このためシリコン
−サフアイア界面近傍を中心に、シリコン膜中に
多数の欠陥が存在している。このため、これらの
SOS膜上に作製したMOS型トランジスタはバル
クシリコン上に作製したMOS型トランジスタに
比べキヤリア移動度が低く、さらにドレイン漏れ
電流が多い等の欠点を持つていた。
これらの電気的特性を改善するため従来は第２
図ａ〜第２図ｇに示すような工程流れ図に従つた
工程が提案されていた。以下第２図ａ〜第２図ｇ
を参照して従来のSOS膜の電気的特性の改善法に
ついて説明する。
図ａ〜第２図ｇに示すような工程流れ図に従つた
工程が提案されていた。以下第２図ａ〜第２図ｇ
を参照して従来のSOS膜の電気的特性の改善法に
ついて説明する。
即ち、まず第一に第２図ａに示すようにサフア
イア基板１にシリコンをエピタキシヤル成長させ
てシリコンエピタキシヤル層２を形成する。
イア基板１にシリコンをエピタキシヤル成長させ
てシリコンエピタキシヤル層２を形成する。
次にSOS膜中で結晶欠陥が高密度に存在してい
るシリコン−サフアイア界面３の近傍に第２図ｂ
に示すようにSi+イオンを高濃度にイオン注入し、
シリコン−サフアイア界面近傍を非晶質化し非晶
質層Ｉ４を形成する。このときSOS膜は液体窒素
温度に保持しておく。続いて、第２図ｃに示すよ
うに前記SOS膜を600℃以上の窒素雰囲気中で熱
処理を行なう。これにより非晶質化された部分に
向かつて表面から固相成長がおこり、第２図ｄに
示すように非晶質層Ｉ４は単結晶化され、シリコ
ン−サフアイア界面近傍の結晶性が改善され結晶
性改善領域Ｉ５となる。その結果SOS膜のシリコ
ン−サフアイア界面近傍の電気的特性が改善さ
れ、本SOS膜上にMOS型トランジスタを形成し
た場合、ドレイン漏れ電流は低減できる。次に第
２図ｅに示すようにSOS膜の表面近傍の電気的特
性改善のためSi+イオンをSOS膜表面付近６に高
濃度にイオン注入し、600℃以上の窒素雰囲気中
で熱処理を行なう。これにより第２図ｆに示すよ
うに今度はSOS膜中から表面に向かつて固相成長
が起り第２図ｇに示すように表面付近の結晶性が
改善され、結晶性改善領域７となる。その結果
SOS膜表面近傍の電気的特性が改善され、本SOS
膜上にMOS型トランジスタを形成した場合、移
動度が改善される。
るシリコン−サフアイア界面３の近傍に第２図ｂ
に示すようにSi+イオンを高濃度にイオン注入し、
シリコン−サフアイア界面近傍を非晶質化し非晶
質層Ｉ４を形成する。このときSOS膜は液体窒素
温度に保持しておく。続いて、第２図ｃに示すよ
うに前記SOS膜を600℃以上の窒素雰囲気中で熱
処理を行なう。これにより非晶質化された部分に
向かつて表面から固相成長がおこり、第２図ｄに
示すように非晶質層Ｉ４は単結晶化され、シリコ
ン−サフアイア界面近傍の結晶性が改善され結晶
性改善領域Ｉ５となる。その結果SOS膜のシリコ
ン−サフアイア界面近傍の電気的特性が改善さ
れ、本SOS膜上にMOS型トランジスタを形成し
た場合、ドレイン漏れ電流は低減できる。次に第
２図ｅに示すようにSOS膜の表面近傍の電気的特
性改善のためSi+イオンをSOS膜表面付近６に高
濃度にイオン注入し、600℃以上の窒素雰囲気中
で熱処理を行なう。これにより第２図ｆに示すよ
うに今度はSOS膜中から表面に向かつて固相成長
が起り第２図ｇに示すように表面付近の結晶性が
改善され、結晶性改善領域７となる。その結果
SOS膜表面近傍の電気的特性が改善され、本SOS
膜上にMOS型トランジスタを形成した場合、移
動度が改善される。
発明が解決しようとする問題点
このような従来の方法は主にSOS膜を非晶質化
し、固相成長の効果により結晶性を改善し、その
結果、SOS膜の電気的特性を改善するものであ
り、固相成長によりSOS膜の結晶性を改善した後
も、シリコン−サフアイア界面や膜中には数多く
のシリコン原子の未結合手が残されている。従来
のSi+イオンを用いたイオン注入ではシリコン原
子が４価であることから、膜中のシリコン未結合
手を電気的に不活性にすることができず、SOS膜
中にはまだ結晶欠陥が数多く残されていた。さら
にSi+イオンの質量数が28であることからイオン
注入時に窒素による汚染の問題がある。
し、固相成長の効果により結晶性を改善し、その
結果、SOS膜の電気的特性を改善するものであ
り、固相成長によりSOS膜の結晶性を改善した後
も、シリコン−サフアイア界面や膜中には数多く
のシリコン原子の未結合手が残されている。従来
のSi+イオンを用いたイオン注入ではシリコン原
子が４価であることから、膜中のシリコン未結合
手を電気的に不活性にすることができず、SOS膜
中にはまだ結晶欠陥が数多く残されていた。さら
にSi+イオンの質量数が28であることからイオン
注入時に窒素による汚染の問題がある。
本発明はこれらの問題を解決するもので他イオ
ンの汚染なしにイオン注入が行なえ、SOS膜中の
シリコン未結合手を電気的に不活性化し、SOS膜
の電気的特性を効果的に改善することを目的とす
る。
ンの汚染なしにイオン注入が行なえ、SOS膜中の
シリコン未結合手を電気的に不活性化し、SOS膜
の電気的特性を効果的に改善することを目的とす
る。
問題点を解決するための手段
前記問題点を解決するため本発明はサフアイア
基板上にエピタキシヤル成長させた一導電型のシ
リコン薄膜にSiF+イオン又はSiH+イオンを２×
1015cm-2以上の高濃度にイオン注入し、其の後
700℃から900℃の温度範囲で熱処理を行なうこと
を特徴とする半導体装置の製造方法を提供する。
基板上にエピタキシヤル成長させた一導電型のシ
リコン薄膜にSiF+イオン又はSiH+イオンを２×
1015cm-2以上の高濃度にイオン注入し、其の後
700℃から900℃の温度範囲で熱処理を行なうこと
を特徴とする半導体装置の製造方法を提供する。
作 用
SiF+イオン又はSiH+イオンをイオン注入の注
入イオンとして用いることにより、SiF+イオン
又はSiH+イオンによるSOS膜の非晶質化による
通常の固相成長の結晶性改善の効果に加え、弗素
原子又は水素原子がシリコン−サフアイア界面及
びSOS膜中に存在する。
入イオンとして用いることにより、SiF+イオン
又はSiH+イオンによるSOS膜の非晶質化による
通常の固相成長の結晶性改善の効果に加え、弗素
原子又は水素原子がシリコン−サフアイア界面及
びSOS膜中に存在する。
実施例
以下、本発明の一実施例を第１図ａ〜第１図ｇ
の工程流れ図を参照して説明する。
の工程流れ図を参照して説明する。
まず、第１図ａに示すようにサフアイア基板１
の上に膜厚が0.6μmのシリコンエピタキシヤル層
２を形成したSOS基板に第１図ｂに示すように
SiF+イオンをドーズ量５×1015cm-2の濃度でシリ
コン表面から0.55μm付近にイオン飛程の中心が
くるような加速エネルギーでイオン注入を行な
う。これによりシリコン−サフアイア界面近傍に
は非晶質層４が形成される。このときイオン注
入に用いるガスはSiF4ガスを用い、注入中SOS膜
は注入による温度上昇を防ぐ目的と非晶質化を効
果的に行なうため液体窒素で冷却する。次に、第
１図ｃに示すようにこのSOS膜を700℃の窒素雰
囲気中で60分間熱処理する。これにより非晶質層
４に固相成長がおこり単結晶化されると同時に弗
素原子がシリコンサフアイア界面３に存在するシ
リコンの未結合手を電気的に不活性化する。また
熱処理中に過剰な弗素原子はSOS膜表面に向かつ
て拡散しその時SOS膜中に存在する未結合手を電
気的に不活性化する。これらの工程により第１図
ｄに示すようにSOS膜のシリコン−サフアイア界
面３近傍の結晶性が改善され、結晶性改善領域
５となる。
の上に膜厚が0.6μmのシリコンエピタキシヤル層
２を形成したSOS基板に第１図ｂに示すように
SiF+イオンをドーズ量５×1015cm-2の濃度でシリ
コン表面から0.55μm付近にイオン飛程の中心が
くるような加速エネルギーでイオン注入を行な
う。これによりシリコン−サフアイア界面近傍に
は非晶質層４が形成される。このときイオン注
入に用いるガスはSiF4ガスを用い、注入中SOS膜
は注入による温度上昇を防ぐ目的と非晶質化を効
果的に行なうため液体窒素で冷却する。次に、第
１図ｃに示すようにこのSOS膜を700℃の窒素雰
囲気中で60分間熱処理する。これにより非晶質層
４に固相成長がおこり単結晶化されると同時に弗
素原子がシリコンサフアイア界面３に存在するシ
リコンの未結合手を電気的に不活性化する。また
熱処理中に過剰な弗素原子はSOS膜表面に向かつ
て拡散しその時SOS膜中に存在する未結合手を電
気的に不活性化する。これらの工程により第１図
ｄに示すようにSOS膜のシリコン−サフアイア界
面３近傍の結晶性が改善され、結晶性改善領域
５となる。
続いて、第１図ｅに示すようにSOS膜の表面か
ら0.1μm付近にイオンの飛程の中心がくるような
加速エネルギーでSiF+イオンを５×1015cm-2のド
ーズ量でイオン注入する。これにより第１図ｆに
示すようにSOS膜の表面近傍に非晶質層６が形
成される。次いで、第１図ｇに示すようにこの
SOS膜に700℃の窒素雰囲気中で熱処理を施こす
ことによりSOS膜中から表面に向かつて固相成長
がおこり表面付近の結晶性が改善され、結晶性改
善領域７となる。以上の処理によりSOS膜のシ
リコン−サフアイア界面近傍シリコン薄膜中、シ
リコン表面の全領域にわたつて結晶性が改善され
る。なお、本実施例ではSiF+イオンを例に説明
したが、SiH+イオンでも同様の効果が期待でき
る。またSiF+イオンを用いる場合はその質量数
が47であることから窒素汚染の問題が生じない。
ら0.1μm付近にイオンの飛程の中心がくるような
加速エネルギーでSiF+イオンを５×1015cm-2のド
ーズ量でイオン注入する。これにより第１図ｆに
示すようにSOS膜の表面近傍に非晶質層６が形
成される。次いで、第１図ｇに示すようにこの
SOS膜に700℃の窒素雰囲気中で熱処理を施こす
ことによりSOS膜中から表面に向かつて固相成長
がおこり表面付近の結晶性が改善され、結晶性改
善領域７となる。以上の処理によりSOS膜のシ
リコン−サフアイア界面近傍シリコン薄膜中、シ
リコン表面の全領域にわたつて結晶性が改善され
る。なお、本実施例ではSiF+イオンを例に説明
したが、SiH+イオンでも同様の効果が期待でき
る。またSiF+イオンを用いる場合はその質量数
が47であることから窒素汚染の問題が生じない。
発明の効果
以上のように本発明によればSOS膜のシリコン
−サフアイア界面と、シリコン薄膜中、シリコン
表面の全領域にわたつて結晶性を効果的に改善す
ることが可能であり、これにより本SOS膜上に形
成したMOS型トランジスタのドレイン漏れ電流
は低減化され、実効移動度は増大するためSOS膜
上に作製したMOS型集積回路を高性能化するこ
とが可能である。
−サフアイア界面と、シリコン薄膜中、シリコン
表面の全領域にわたつて結晶性を効果的に改善す
ることが可能であり、これにより本SOS膜上に形
成したMOS型トランジスタのドレイン漏れ電流
は低減化され、実効移動度は増大するためSOS膜
上に作製したMOS型集積回路を高性能化するこ
とが可能である。
第１図は本発明の実施例による半導体装置の製
造方法を示す工程断面図、第２図は従来の半導体
装置の製造方法を示す工程断面図である。 １……サフアイア基板、２……シリコンエピタ
キシヤル層、３……シリコン−サフアイア界面、
４……SiF+イオン注入による非晶質層、５…
…固相成長による結晶性改善領域、６……
SiF+イオン注入による非晶質層、７……固相
成長による結晶性改善領域。
造方法を示す工程断面図、第２図は従来の半導体
装置の製造方法を示す工程断面図である。 １……サフアイア基板、２……シリコンエピタ
キシヤル層、３……シリコン−サフアイア界面、
４……SiF+イオン注入による非晶質層、５…
…固相成長による結晶性改善領域、６……
SiF+イオン注入による非晶質層、７……固相
成長による結晶性改善領域。
Claims (1)
- １ サフアイア基板上にエピタキシヤル成長させ
た一導電型のシリコン薄膜にSiF+イオン又は
SiH+イオンを２×1015cm-2以上のドーズ量でイオ
ン注入し、其の後熱処理を行なうことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7976686A JPS62235726A (ja) | 1986-04-07 | 1986-04-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7976686A JPS62235726A (ja) | 1986-04-07 | 1986-04-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62235726A JPS62235726A (ja) | 1987-10-15 |
| JPH0533527B2 true JPH0533527B2 (ja) | 1993-05-19 |
Family
ID=13699333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7976686A Granted JPS62235726A (ja) | 1986-04-07 | 1986-04-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62235726A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5864162A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Seimconductor Corporation | Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire |
| GB9513909D0 (en) * | 1995-07-07 | 1995-09-06 | Plessey Semiconductors Ltd | Silicon on sapphire integrated circuit arrangements |
| US7868306B2 (en) * | 2008-10-02 | 2011-01-11 | Varian Semiconductor Equipment Associates, Inc. | Thermal modulation of implant process |
-
1986
- 1986-04-07 JP JP7976686A patent/JPS62235726A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62235726A (ja) | 1987-10-15 |
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