JPH04233737A - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
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- JPH04233737A JPH04233737A JP3226328A JP22632891A JPH04233737A JP H04233737 A JPH04233737 A JP H04233737A JP 3226328 A JP3226328 A JP 3226328A JP 22632891 A JP22632891 A JP 22632891A JP H04233737 A JPH04233737 A JP H04233737A
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
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- H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、シリコンをベースとす
るトランジスタの製造方法に関する。
るトランジスタの製造方法に関する。
【０００２】
【従来の技術】ポリシリコン・エミッタ・トランジスタ
（ＰＥＴ： ｐｏｌｙｓｉｌｉｃｏｎ ｅｍｉｔｔｅｒ
ｔｒａｎｓｉｓｔｏｒ）は当業者間では周知である。 参照例として、１９８９年、ＩＥＥＥ出版によるＡ．Ｋ
．カプール（Ａ．Ｋ．Ｋａｐｏｏｒ）他による編集の”
ポリシリコン・エミッタ・バイポーラ・トランジスタ（
Ｐｏｌｙｓｉｌｉｃｏｎ Ｅｍｉｔｔｅｒ Ｂｉｐｏｌ
ａｒ Ｔｒａｎｓｉｓｔｏｒｓ）”３乃至１６頁の、Ｃ
．Ｒ．セルバクマール（Ｃ．Ｒ．Ｓｅｌｖａｋｕｍａｒ
）による論文がある。
（ＰＥＴ： ｐｏｌｙｓｉｌｉｃｏｎ ｅｍｉｔｔｅｒ
ｔｒａｎｓｉｓｔｏｒ）は当業者間では周知である。 参照例として、１９８９年、ＩＥＥＥ出版によるＡ．Ｋ
．カプール（Ａ．Ｋ．Ｋａｐｏｏｒ）他による編集の”
ポリシリコン・エミッタ・バイポーラ・トランジスタ（
Ｐｏｌｙｓｉｌｉｃｏｎ Ｅｍｉｔｔｅｒ Ｂｉｐｏｌ
ａｒ Ｔｒａｎｓｉｓｔｏｒｓ）”３乃至１６頁の、Ｃ
．Ｒ．セルバクマール（Ｃ．Ｒ．Ｓｅｌｖａｋｕｍａｒ
）による論文がある。
【０００３】最近特に注目されている型のＰＥＴは、高
濃度にドーピングされたポリシリコン層をベース上に含
む。このポリシリコン層は、浅い（エミッタ／ベース）
接合形成のための拡散源として働くと共に、浅いエミッ
タ領域に接触するための手段として働く。一般に、従来
のベース処理とエミッタ・ウィンドウ開孔ステップの後
、ドーピングされていないポリシリコンが堆積させられ
、続いて正確な量のヒ素原子が注入され、さらに加熱処
理が行われ、損傷がアニーリングによって除去されると
共に、エミッタ／ベース接合が形成される。
濃度にドーピングされたポリシリコン層をベース上に含
む。このポリシリコン層は、浅い（エミッタ／ベース）
接合形成のための拡散源として働くと共に、浅いエミッ
タ領域に接触するための手段として働く。一般に、従来
のベース処理とエミッタ・ウィンドウ開孔ステップの後
、ドーピングされていないポリシリコンが堆積させられ
、続いて正確な量のヒ素原子が注入され、さらに加熱処
理が行われ、損傷がアニーリングによって除去されると
共に、エミッタ／ベース接合が形成される。
【０００４】前述の文献の第４頁によると、ＰＥＴ製造
における重要なステップの一つは、ポリシリコンの堆積
の直前におけるウェハの処理である。従来技術における
多くの処理は二つの種類に大別され得る。第一の種類は
、薄い酸化物層（０．２ｎｍから２ｎｍ）の故意または
故意でない成長を含む。第二の種類は、薄い熱的なチッ
化物層（約１．０ｎｍから１．５ｎｍ）の成長を含む。 ”境界面（ｉｎｔｅｒｆａｃｅ）”の処理は、ＰＥＴの
電気的特性に著しく影響するため重要である。
における重要なステップの一つは、ポリシリコンの堆積
の直前におけるウェハの処理である。従来技術における
多くの処理は二つの種類に大別され得る。第一の種類は
、薄い酸化物層（０．２ｎｍから２ｎｍ）の故意または
故意でない成長を含む。第二の種類は、薄い熱的なチッ
化物層（約１．０ｎｍから１．５ｎｍ）の成長を含む。 ”境界面（ｉｎｔｅｒｆａｃｅ）”の処理は、ＰＥＴの
電気的特性に著しく影響するため重要である。
【０００５】セルバクマールによれば（前述の第１２頁
）、“・・・・境界面の薄い酸化物層により、市販用の
ＰＥＴにおいて非常に高い電流利得が得られ、・・・・
ベースをより高濃度にドーピングすることにより、低い
ベース抵抗が得られる。しかし、境界面の酸化物層は多
くのキャリヤの流れを妨げ、従ってエミッタ抵抗を増大
させる。従って実際には、できるだけ薄い酸化物層を有
するＰＥＴが要求される場合が多い・・・・”。ベース
抵抗の減少は、結果として動作速度を上昇させるため、
非常に好都合である。エミッタ抵抗の増大は、動作速度
を下げ、さらに電力消費量を増加させるため、不都合で
ある。
）、“・・・・境界面の薄い酸化物層により、市販用の
ＰＥＴにおいて非常に高い電流利得が得られ、・・・・
ベースをより高濃度にドーピングすることにより、低い
ベース抵抗が得られる。しかし、境界面の酸化物層は多
くのキャリヤの流れを妨げ、従ってエミッタ抵抗を増大
させる。従って実際には、できるだけ薄い酸化物層を有
するＰＥＴが要求される場合が多い・・・・”。ベース
抵抗の減少は、結果として動作速度を上昇させるため、
非常に好都合である。エミッタ抵抗の増大は、動作速度
を下げ、さらに電力消費量を増加させるため、不都合で
ある。
【０００６】ＰＥＴ内の境界面条件（の制御や再現が困
難であること）の重要性が、結果として、与えられたウ
ェハ上またはウェハ間あるいはその両方における素子に
関して、利得の均一性を得ることを困難にすることは周
知である。これはＶＬＳＩにおける深刻な欠点であり、
このために、設計において、潜在的に有効な利得が犠牲
となっている。
難であること）の重要性が、結果として、与えられたウ
ェハ上またはウェハ間あるいはその両方における素子に
関して、利得の均一性を得ることを困難にすることは周
知である。これはＶＬＳＩにおける深刻な欠点であり、
このために、設計において、潜在的に有効な利得が犠牲
となっている。
【０００７】
【発明が解決しようとする課題】本発明は、以上のよう
な従来技術の課題を解決するために提案されたものであ
り、その目的は、一様に改良された高い特性を有する素
子を確実に実現可能なトランジスタ（ＰＥＴ）の製造方
法を提供することである。具体的には、例えば、従来技
術による類似するＰＥＴと比較して、低いベース抵抗値
を有しながら、しかも、実質的に同等の電流利得とエミ
ッタ抵抗値を有するＰＥＴを提供することが目的とされ
る。
な従来技術の課題を解決するために提案されたものであ
り、その目的は、一様に改良された高い特性を有する素
子を確実に実現可能なトランジスタ（ＰＥＴ）の製造方
法を提供することである。具体的には、例えば、従来技
術による類似するＰＥＴと比較して、低いベース抵抗値
を有しながら、しかも、実質的に同等の電流利得とエミ
ッタ抵抗値を有するＰＥＴを提供することが目的とされ
る。
【０００８】
【課題を解決するための手段】以下、次のように定義さ
れた用語を用いる。”原子種”とは、あらゆる化学元素
の荷電、非荷電にかかわらない原子を意味する。”不純
物種”とは、主材料の主成分以外の原子種を意味する。 例えば、シリコン本体内のアルゴン原子やヒ素原子は、
シリコン本体においては不純物原子である。
れた用語を用いる。”原子種”とは、あらゆる化学元素
の荷電、非荷電にかかわらない原子を意味する。”不純
物種”とは、主材料の主成分以外の原子種を意味する。 例えば、シリコン本体内のアルゴン原子やヒ素原子は、
シリコン本体においては不純物原子である。
【０００９】”ドーパント”種とは、材料の電子的特性
に影響をもたらすために、主材料中に導入される不純物
種を意味する。ドーパント種は全て不純物種であるが、
不純物種は必ずしもドーパント種ではない。例えば、シ
リコン本体内にｎ型の部分を形成するために導入された
ヒ素原子は、シリコン本体におけるドーパント原子であ
る。
に影響をもたらすために、主材料中に導入される不純物
種を意味する。ドーパント種は全て不純物種であるが、
不純物種は必ずしもドーパント種ではない。例えば、シ
リコン本体内にｎ型の部分を形成するために導入された
ヒ素原子は、シリコン本体におけるドーパント原子であ
る。
【００１０】表面上または表面下の材料内に原子種を”
堆積させる”とは、表面上または表面下の材料内に原子
種を、少なくとも一時的に堆積させる動作を意味する。 原子種をシリコン本体上またはシリコン本体中に堆積す
るための典型的な技術としては、（例えばシリコン、ア
ルゴン、またはヒ素の）イオン注入法、（例えばヒ素含
有材料の）スピン・オン法、蒸着法、およびスパッタ法
が存在している。
堆積させる”とは、表面上または表面下の材料内に原子
種を、少なくとも一時的に堆積させる動作を意味する。 原子種をシリコン本体上またはシリコン本体中に堆積す
るための典型的な技術としては、（例えばシリコン、ア
ルゴン、またはヒ素の）イオン注入法、（例えばヒ素含
有材料の）スピン・オン法、蒸着法、およびスパッタ法
が存在している。
【００１１】広義においては、本発明は改良型のＰＥＴ
の製造方法であり、典型的には、従来技術によるＰＥＴ
に比べて低いベース抵抗値を有するＰＥＴの製造方法で
ある。
の製造方法であり、典型的には、従来技術によるＰＥＴ
に比べて低いベース抵抗値を有するＰＥＴの製造方法で
ある。
【００１２】すなわち、本発明の方法は、新規な境界面
処理を含む。特に、主表面を有する単結晶のシリコン本
体を供給するステップと、シリコン本体中に第一の伝導
型の第一の領域（以下”コレクタ領域”と称す）と、第
二の伝導型の領域（以下”ベース領域”と称す）を、こ
のベース領域の少なくとも一部が、主表面とコレクタ領
域の間に位置するように形成するステップと、主表面上
に誘電体層を含む一つ以上の材料層を堆積させ、少なく
とも誘電体層を、ベース領域の一部が露出するようにパ
ターニングするステップを含む。さらに本発明の方法は
、ベース領域の露出した部分を実質的に覆うようにポリ
シリコン層を堆積させるステップを含む。
処理を含む。特に、主表面を有する単結晶のシリコン本
体を供給するステップと、シリコン本体中に第一の伝導
型の第一の領域（以下”コレクタ領域”と称す）と、第
二の伝導型の領域（以下”ベース領域”と称す）を、こ
のベース領域の少なくとも一部が、主表面とコレクタ領
域の間に位置するように形成するステップと、主表面上
に誘電体層を含む一つ以上の材料層を堆積させ、少なく
とも誘電体層を、ベース領域の一部が露出するようにパ
ターニングするステップを含む。さらに本発明の方法は
、ベース領域の露出した部分を実質的に覆うようにポリ
シリコン層を堆積させるステップを含む。
【００１３】本発明の方法で重要なステップは、ポリシ
リコン層を堆積させるステップに先立って、前記露出し
た部分の表面上またはその表面下の材料内部に少なくと
も一つの原子種を堆積させるステップである。このステ
ップは、通常は、不純物種の低エネルギー注入法によっ
て行う。この低エネルギー注入ドーパント種の低エネル
ギー注入法である場合も多い。しかしながら、このステ
ップは、低エネルギー注入法に限定されない。例えば不
純物種は、スピン・オン法または蒸着法やスパッタ法の
ような他の既知の技術によって、露出した部分の表面上
に配置される。
リコン層を堆積させるステップに先立って、前記露出し
た部分の表面上またはその表面下の材料内部に少なくと
も一つの原子種を堆積させるステップである。このステ
ップは、通常は、不純物種の低エネルギー注入法によっ
て行う。この低エネルギー注入ドーパント種の低エネル
ギー注入法である場合も多い。しかしながら、このステ
ップは、低エネルギー注入法に限定されない。例えば不
純物種は、スピン・オン法または蒸着法やスパッタ法の
ような他の既知の技術によって、露出した部分の表面上
に配置される。
【００１４】上述のポリシリコン層内には、単結晶シリ
コン内に第一の型の伝導性を誘起可能な種類の原子が導
入される。望ましい実施例においては、これらのドーパ
ント原子は、これに先立って（あらかじめ）露出した部
分の表面上またはその近傍に導入された原子種と同じ化
学元素である。既存の技術によって、ドーパント原子は
ポリシリコン層内に注入される。
コン内に第一の型の伝導性を誘起可能な種類の原子が導
入される。望ましい実施例においては、これらのドーパ
ント原子は、これに先立って（あらかじめ）露出した部
分の表面上またはその近傍に導入された原子種と同じ化
学元素である。既存の技術によって、ドーパント原子は
ポリシリコン層内に注入される。
【００１５】次に、ドーパント原子の少なくとも一部が
ポリシリコン層から単結晶シリコン本体中に動かされ、
さらに第一の伝導型の第二の領域（以下”エミッタ領域
”と称する）が、エミッタ領域とコレクタ領域がベース
領域によって分割されるように形成される。本発明の方
法は、トランジスタの完成までにさらに一つ以上の従来
のステップを含む。
ポリシリコン層から単結晶シリコン本体中に動かされ、
さらに第一の伝導型の第二の領域（以下”エミッタ領域
”と称する）が、エミッタ領域とコレクタ領域がベース
領域によって分割されるように形成される。本発明の方
法は、トランジスタの完成までにさらに一つ以上の従来
のステップを含む。
【００１６】これらのステップは、一つ以上のホトリソ
グラフィ、エッチング、金属堆積、ダイシングおよびチ
ップ・パッケージングを含み得る。本発明によって製造
されるトランジスタは、典型的には、集積回路部品であ
る。集積回路は、一般に、処理後のウェハを、少なくと
も一つの部分が集積回路を有するような複数の部分に分
割するステップを含む方法によって製造される。
グラフィ、エッチング、金属堆積、ダイシングおよびチ
ップ・パッケージングを含み得る。本発明によって製造
されるトランジスタは、典型的には、集積回路部品であ
る。集積回路は、一般に、処理後のウェハを、少なくと
も一つの部分が集積回路を有するような複数の部分に分
割するステップを含む方法によって製造される。
【００１７】
【実施例】本発明による望ましい実施例は、比較的少数
の不純物原子（一般に１０１３〜１０１６原子／ｃｍ２
）を、単結晶シリコン本体の露出した部分の表面上ま
たは露出した部分の直接下の本体部分内へ堆積させるス
テップを含む。ここで使用する不純物原子種は、ドーパ
ント種、すなわちヒ素である。上記の望ましい範囲外の
量の不純物でも、一定の条件下においては適切な結果を
得ることができる。
の不純物原子（一般に１０１３〜１０１６原子／ｃｍ２
）を、単結晶シリコン本体の露出した部分の表面上ま
たは露出した部分の直接下の本体部分内へ堆積させるス
テップを含む。ここで使用する不純物原子種は、ドーパ
ント種、すなわちヒ素である。上記の望ましい範囲外の
量の不純物でも、一定の条件下においては適切な結果を
得ることができる。
【００１８】さらに、ヒ素以外の原子種（リンやアンチ
モン等の他のｎ型のドーパント、ホウ素等のｐ型のドー
パントを含み、アルゴンのような電子的に不活性な不純
物原子や、シリコンのような原子種も除外されない）も
本発明の実施において使用可能であるが、現段階では、
ポリシリコン層の形成に先だってヒ素を堆積させたｎー
ｐーｎＰＥＴにおいて最良の結果が得られている。シリ
コンまたはアルゴンの注入は、境界面領域にいくらかの
損傷を引き起こすが、軽い損傷は、本発明によるＰＥＴ
の改良におけるファクターになりうるものとして、除外
することが出来ない。
モン等の他のｎ型のドーパント、ホウ素等のｐ型のドー
パントを含み、アルゴンのような電子的に不活性な不純
物原子や、シリコンのような原子種も除外されない）も
本発明の実施において使用可能であるが、現段階では、
ポリシリコン層の形成に先だってヒ素を堆積させたｎー
ｐーｎＰＥＴにおいて最良の結果が得られている。シリ
コンまたはアルゴンの注入は、境界面領域にいくらかの
損傷を引き起こすが、軽い損傷は、本発明によるＰＥＴ
の改良におけるファクターになりうるものとして、除外
することが出来ない。
【００１９】図１は、典型的なＰＥＴ構造として、一つ
以上のＰＥＴを含むＶＬＳＩチップの一部分あるいは他
の能動素子と、従来の相互接続手段および入出力手段を
示す断面図である。この構造は既存の技術であるため、
その機能面については説明を省略する。
以上のＰＥＴを含むＶＬＳＩチップの一部分あるいは他
の能動素子と、従来の相互接続手段および入出力手段を
示す断面図である。この構造は既存の技術であるため、
その機能面については説明を省略する。
【００２０】ＰＥＴ１０は、ｐ−シリコン基板（単結晶
シリコン本体）１１、ｎ＋サブコレクタ領域１２、ｐ＋
チャネルストップ１１’、ｎ−コレクタ領域１３、ｐ＋
ベース領域１４、およびｎ＋エミッタ領域１５を含む。 ＰＥＴはさらに、ＳｉＯ２層１６、誘電体層１７、高密
度でｐ型にドーピングされたポリシリコン層１８、Ｓｉ
Ｏ２層１９および１９’、高密度でｎ型にドーピングさ
れたポリシリコン層２０、および金属化層２１、２２を
含む。コレクタを接触させる手段としては従来型のもの
を使用しているが、この手段は図示されていない。エミ
ッタ領域１５は、通常、ポリシリコン層２０の形成に続
いて、ポリシリコン層２０内にドーパント原子を注入し
、上層のポリシリコン層２０から（シリコン基板１１内
へ）ドーバント原子を外部拡散させることによって形成
される。
シリコン本体）１１、ｎ＋サブコレクタ領域１２、ｐ＋
チャネルストップ１１’、ｎ−コレクタ領域１３、ｐ＋
ベース領域１４、およびｎ＋エミッタ領域１５を含む。 ＰＥＴはさらに、ＳｉＯ２層１６、誘電体層１７、高密
度でｐ型にドーピングされたポリシリコン層１８、Ｓｉ
Ｏ２層１９および１９’、高密度でｎ型にドーピングさ
れたポリシリコン層２０、および金属化層２１、２２を
含む。コレクタを接触させる手段としては従来型のもの
を使用しているが、この手段は図示されていない。エミ
ッタ領域１５は、通常、ポリシリコン層２０の形成に続
いて、ポリシリコン層２０内にドーパント原子を注入し
、上層のポリシリコン層２０から（シリコン基板１１内
へ）ドーバント原子を外部拡散させることによって形成
される。
【００２１】図１に示される型のＰＥＴ構造（または他
のＰＥＴ構造）は、本発明の方法によって製造可能であ
る。特に、酸化物層（ＳｉＯ２層）１９にエミッタ形成
用の孔を設けた後、ポリシリコン層２０を形成する前に
、イオン注入ステップを含む方法によって製造できる。 約１０１３イオン／ｃｍ２ 以上の量のイオンがシリコ
ン本体の露出した部分内に注入されることが有利であり
、より少ない量では、通常、有効な素子改良を行うこと
ができない。さらに、望ましい実施例では、注入イオン
量は１０１６イオン／ｃｍ２ を越えず、これより高密
度では一般に過飽和となる。すなわち、一般的に、望ま
しい注入イオン量は、５×１０１３〜２×１０１５イオ
ン／ｃｍ２の範囲である。
のＰＥＴ構造）は、本発明の方法によって製造可能であ
る。特に、酸化物層（ＳｉＯ２層）１９にエミッタ形成
用の孔を設けた後、ポリシリコン層２０を形成する前に
、イオン注入ステップを含む方法によって製造できる。 約１０１３イオン／ｃｍ２ 以上の量のイオンがシリコ
ン本体の露出した部分内に注入されることが有利であり
、より少ない量では、通常、有効な素子改良を行うこと
ができない。さらに、望ましい実施例では、注入イオン
量は１０１６イオン／ｃｍ２ を越えず、これより高密
度では一般に過飽和となる。すなわち、一般的に、望ま
しい注入イオン量は、５×１０１３〜２×１０１５イオ
ン／ｃｍ２の範囲である。
【００２２】イオン注入ステップは、注入されたイオン
が、実質的にシリコン本体の非常に薄い層、一般的に約
１０ｎｍより薄い層内に制限されるように実行されるこ
とが望ましい。通常、ビーム・エネルギーは、０．１〜
５ｋｅＶ の範囲であるが、この範囲外の値でも条件に
よっては適切な結果が得られる。
が、実質的にシリコン本体の非常に薄い層、一般的に約
１０ｎｍより薄い層内に制限されるように実行されるこ
とが望ましい。通常、ビーム・エネルギーは、０．１〜
５ｋｅＶ の範囲であるが、この範囲外の値でも条件に
よっては適切な結果が得られる。
【００２３】以下に、実際に行った実験例について説明
する。広域（エミッタウィンドウの寸法、１００×４０
０μｍ）ＰＥＴを、従来の ｎ＋ （１００）配向、
直径４インチで、５μｍ、０．５Ωｃｍのｎ型エピタキ
シャル層を有する単結晶シリコンウェハ上に形成した。 ホトリソグラフィ、エッチング、ポリシリコン成長、Ｓ
ｉＯ２成長、および金属化を含む多くのステップは、従
来の方法で行った。
する。広域（エミッタウィンドウの寸法、１００×４０
０μｍ）ＰＥＴを、従来の ｎ＋ （１００）配向、
直径４インチで、５μｍ、０．５Ωｃｍのｎ型エピタキ
シャル層を有する単結晶シリコンウェハ上に形成した。 ホトリソグラフィ、エッチング、ポリシリコン成長、Ｓ
ｉＯ２成長、および金属化を含む多くのステップは、従
来の方法で行った。
【００２４】ベースを、３０ｋｅＶ における二フッ化
ホウ素の注入によって形成した。この場合、二フッ化ホ
ウ素の注入量は、ベース内においてピークキャリヤ密度
ｐ＝１×１０１８ｃｍー３となるように選択した。次に
、エミッタウィンドウを、堆積したＳｉＯ２内に設けた
。本発明による境界面改良として、ＵＨＶ室内において
、いくつかのエミッタウィンドウを３ｋｅＶ のＡｓ２
＋ビームに露光するステップを行った。
ホウ素の注入によって形成した。この場合、二フッ化ホ
ウ素の注入量は、ベース内においてピークキャリヤ密度
ｐ＝１×１０１８ｃｍー３となるように選択した。次に
、エミッタウィンドウを、堆積したＳｉＯ２内に設けた
。本発明による境界面改良として、ＵＨＶ室内において
、いくつかのエミッタウィンドウを３ｋｅＶ のＡｓ２
＋ビームに露光するステップを行った。
【００２５】イオン・ビームは１．２×１０１０イオン
／ｃｍ２・ｓとし、露光時間は１０１４イオン／ｃｍ２
の堆積が行われるように決定した。堆積ステップの完了
後、ウェハを希フッ化水素中に浸し、この直後に従来の
低圧化学蒸着（ｌｏｗ ｐｒｅｓｓｕｒｅｃｈｅｍｉｃ
ａｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ： ＬＰＣＶＤ
）反応器内で、３００ｎｍの厚さのポリシリコン層を堆
積させた。
／ｃｍ２・ｓとし、露光時間は１０１４イオン／ｃｍ２
の堆積が行われるように決定した。堆積ステップの完了
後、ウェハを希フッ化水素中に浸し、この直後に従来の
低圧化学蒸着（ｌｏｗ ｐｒｅｓｓｕｒｅｃｈｅｍｉｃ
ａｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ： ＬＰＣＶＤ
）反応器内で、３００ｎｍの厚さのポリシリコン層を堆
積させた。
【００２６】続いて、周知の方法によるエミッタ・ヒ素
注入処理（１００ｋｅＶ，１×１０１６ｃｍ−２）、ア
ルゴン雰囲気中における９００℃、３０分間のアニーリ
ング、周知の方法によるチタン／タングステンおよびア
ルミニウム（５％シリコン）金属化処理を行い、これら
によって、それぞれ、エミッタ、ベース、およびコレク
タへのオーミック・コンタクトを形成した。このように
して製造されたＰＥＴ上でＤＣ測定を行った。図２は、
その代表的なデータを示す。
注入処理（１００ｋｅＶ，１×１０１６ｃｍ−２）、ア
ルゴン雰囲気中における９００℃、３０分間のアニーリ
ング、周知の方法によるチタン／タングステンおよびア
ルミニウム（５％シリコン）金属化処理を行い、これら
によって、それぞれ、エミッタ、ベース、およびコレク
タへのオーミック・コンタクトを形成した。このように
して製造されたＰＥＴ上でＤＣ測定を行った。図２は、
その代表的なデータを示す。
【００２７】コレクタ電流（ＩＣ ）とＶＢＥ（ベース
・エミッタ電圧）との関係は曲線３０で示される。曲線
３０は、本発明によって（すなわち、エミッタ・ポリシ
リコン層形成の前に、表面上または表面下の材料内にヒ
素を堆積して）製造されたＰＥＴと、従来技術によって
（すなわち、エミッタ・ポリシリコン層形成の前にヒ素
堆積を行わずに）製造されたＰＥＴとの両方におけるＩ
Ｃ 対ＶＢＥ関係を示す。本発明と従来技術による二つ
の素子は、実質的に同一のＩＣ 対ＶＢＥ関係を有して
いる。このことは、従来の典型的な動作バイアス条件下
においては、本発明の処理がエミッタからベースへの電
子の流れの減少を引き起こさないことを示している。
・エミッタ電圧）との関係は曲線３０で示される。曲線
３０は、本発明によって（すなわち、エミッタ・ポリシ
リコン層形成の前に、表面上または表面下の材料内にヒ
素を堆積して）製造されたＰＥＴと、従来技術によって
（すなわち、エミッタ・ポリシリコン層形成の前にヒ素
堆積を行わずに）製造されたＰＥＴとの両方におけるＩ
Ｃ 対ＶＢＥ関係を示す。本発明と従来技術による二つ
の素子は、実質的に同一のＩＣ 対ＶＢＥ関係を有して
いる。このことは、従来の典型的な動作バイアス条件下
においては、本発明の処理がエミッタからベースへの電
子の流れの減少を引き起こさないことを示している。
【００２８】曲線３１および３２は、それぞれ、従来技
術によって製造されたＰＥＴおよび本発明によって製造
されたＰＥＴのベース電流（ＩＢ）対ＶＢＥ関係を示し
ている。この範囲内のあらゆるＶＢＥ値について、後者
のＰＥＴは前者よりかなり低いＩＢ 値を有する。これ
は、全てのバイアス範囲において、本発明の方法が、従
来技術による類似した素子と比較して、ベースからエミ
ッタへのホールの流れを減少させ得ることを示している
。この場合、従来技術による”類似した”素子とは、本
発明による素子と同一の設計および同一の大きさを有し
、ポリシリコン層の堆積に先立って原子種を堆積するス
テップを含まないこと以外は本発明の方法と同一の方法
によって製造された素子を意味する。
術によって製造されたＰＥＴおよび本発明によって製造
されたＰＥＴのベース電流（ＩＢ）対ＶＢＥ関係を示し
ている。この範囲内のあらゆるＶＢＥ値について、後者
のＰＥＴは前者よりかなり低いＩＢ 値を有する。これ
は、全てのバイアス範囲において、本発明の方法が、従
来技術による類似した素子と比較して、ベースからエミ
ッタへのホールの流れを減少させ得ることを示している
。この場合、従来技術による”類似した”素子とは、本
発明による素子と同一の設計および同一の大きさを有し
、ポリシリコン層の堆積に先立って原子種を堆積するス
テップを含まないこと以外は本発明の方法と同一の方法
によって製造された素子を意味する。
【００２９】ＩＣ の増加を伴わない限り、どの程度の
ＩＢ の減少でも、実質的に有効であるが、５０％以上
の減少（図２に示す）は、非常に有効である。ＩＥ の
増加を伴わずにＩＢ を減少させる能力は、増加した電
流利得（ｈＦＥ＝ＩＣ／ＩＢ）を有する素子、より高い
ベース・ドーピング・レベル、従ってより低いベース抵
抗値を有する（従ってより高速動作が可能な）素子、ま
たはこの二者を結合した素子に置き換えることができる
。なお、上記の説明は、本発明の一実施例に関するもの
であり、この技術分野の当業者であれば本発明の種々の
変形例を考え得るが、それらはいずれも本発明の技術的
範囲に包含される。
ＩＢ の減少でも、実質的に有効であるが、５０％以上
の減少（図２に示す）は、非常に有効である。ＩＥ の
増加を伴わずにＩＢ を減少させる能力は、増加した電
流利得（ｈＦＥ＝ＩＣ／ＩＢ）を有する素子、より高い
ベース・ドーピング・レベル、従ってより低いベース抵
抗値を有する（従ってより高速動作が可能な）素子、ま
たはこの二者を結合した素子に置き換えることができる
。なお、上記の説明は、本発明の一実施例に関するもの
であり、この技術分野の当業者であれば本発明の種々の
変形例を考え得るが、それらはいずれも本発明の技術的
範囲に包含される。
【００３０】
【発明の効果】以上説明したように、本発明においては
、ポリシリコン層の堆積に先立って原子種を堆積すると
いうＰＥＴの境界面処理の改良によって、例えば、電流
利得とエミッタ抵抗値を変化させずにベース抵抗値のみ
を低減させることが可能となり、従って、一様に改良さ
れた高い特性を有する素子を確実に実現可能なトランジ
スタ（ＰＥＴ）の製造方法を提供することができる。
、ポリシリコン層の堆積に先立って原子種を堆積すると
いうＰＥＴの境界面処理の改良によって、例えば、電流
利得とエミッタ抵抗値を変化させずにベース抵抗値のみ
を低減させることが可能となり、従って、一様に改良さ
れた高い特性を有する素子を確実に実現可能なトランジ
スタ（ＰＥＴ）の製造方法を提供することができる。
【図１】典型的なＰＥＴ構造を示す断面図である。
【図２】本発明によって製造されたＰＥＴ素子および従
来技術による同様のＰＥＴ素子についての、コレクタ電
流およびベース電流とベース・エミッタ電圧との関係を
示すグラフである。
来技術による同様のＰＥＴ素子についての、コレクタ電
流およびベース電流とベース・エミッタ電圧との関係を
示すグラフである。
１０ ＰＥＴ
１１ ｐ−シリコン基板
１１’ ｐ＋チャネルストップ
１２ ｎ＋サブコレクタ領域
１３ ｎ−コレクタ領域
１４ ｐ＋ベース領域
１５ ｎ＋エミッタ領域
１６ ＳｉＯ２層
１７ 誘電体層
１８ 高濃度にｐ型にドーピングされたポリシリコン
層１９ ＳｉＯ２層 １９’ ＳｉＯ２層 ２０ 高濃度にｎ型にドーピングされたポリシリコン
層２１ 金属化層 ２２ 金属化層 ３０ コレクタ電流（ＩＣ ）対ＶＢＥ（ベースーエ
ミッタ電圧）曲線 ３１ 従来技術によるＰＥＴのベース電流（ＩＢ）対
ＶＢＥ曲線 ３２ 本発明によるＰＥＴのベース電流（ＩＢ）対Ｖ
ＢＥ 曲線
層１９ ＳｉＯ２層 １９’ ＳｉＯ２層 ２０ 高濃度にｎ型にドーピングされたポリシリコン
層２１ 金属化層 ２２ 金属化層 ３０ コレクタ電流（ＩＣ ）対ＶＢＥ（ベースーエ
ミッタ電圧）曲線 ３１ 従来技術によるＰＥＴのベース電流（ＩＢ）対
ＶＢＥ曲線 ３２ 本発明によるＰＥＴのベース電流（ＩＢ）対Ｖ
ＢＥ 曲線
Claims (9)
- 【請求項１】 ａ）主表面を有する単結晶シリコン本
体を供給するステップと、 ｂ）シリコン本体内に第一の伝導型の第一の領域を形成
するステップと、 ｃ）シリコン本体内に、第一の伝導型と反対の第二の伝
導型の領域を形成するステップであって、且つ、この第
二の伝導型の領域のうちの少なくとも一部が、主表面と
第一の伝導型の第一の領域との間に位置するように、第
二の伝導型の領域を形成するステップと、ｄ）誘電体層
を含む一つ以上の材料層を主表面上に堆積し、少なくと
も誘電体層を、第二の伝導型の領域の一部が露出するよ
うにパターニングするステップと、ｅ）ポリシリコン層
を、このポリシリコン層が実質的に前記露出部分を覆う
ように堆積し、ポリシリコン層内に、単結晶シリコン内
に第一の型の伝導性を誘起可能な種類のドーパント原子
を導入するステップと、ｆ）少なくとも一部のドーパン
ト原子を、ポリシリコン層から単結晶シリコン本体中に
移動させて第一の伝導型の第二の領域を形成するステッ
プであって、且つ、この第二の領域が、第二の伝導型の
領域の少なくとも一部によって、第一の領域から分離さ
れるように、第二の領域を形成するステップと、 ｇ）トランジスタの完成のためにさらに実行される一つ
以上のステップを有するトランジスタの製造方法におい
て、さらに、 ｈ）ステップｅ）に先立ち、前記露出部分の表面上また
は露出部分の表面の下部の材料内に、少なくとも一つの
原子種を堆積するステップを含むことを特徴とするトラ
ンジスタの製造方法。 - 【請求項２】 原子種が、不純物原子種であることを
特徴とする請求項１記載の方法。 - 【請求項３】 ステップｈ）が、前記露出部分を、原
子種を含むイオン・ビームに露光するステップを含むこ
とを特徴とする請求項１記載の方法。 - 【請求項４】 原子種が不純物原子種であり、且つ、
この不純物原子種を含むエネルギー範囲０．１〜５ｋｅ
Ｖ のイオン・ビームを使用して、前記露出部分におけ
るイオンの面密度が１０１３原子／ｃｍ２ より大きく
、１０１６原子／ｃｍ２ より小さくなるように、原子
種を堆積することを特徴とする請求項３記載の方法。 - 【請求項５】 面密度が、５×１０１３〜２×１０１
５原子／ｃｍ２ の範囲であることを特徴とする請求項
４記載の方法。 - 【請求項６】 不純物原子種が、ステップｅ）で用い
られるドーパント原子種であることを特徴とする請求項
４記載の方法。 - 【請求項７】 第一の伝導型がｎ型伝導であり、ステ
ップｅ）で用いられるドーパント原子がヒ素原子を含む
ことを特徴とする請求項１記載の方法。 - 【請求項８】 トランジスタが集積回路の部品である
ことを特徴とする請求項１記載の方法。 - 【請求項９】 ステップｇ）が、少なくとも一つの部
分に集積回路が含まれるように、処理されたシリコン本
体を複数の部分に分割するステップを含むことを特徴と
する請求項８記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US567835 | 1984-01-03 | ||
| US07/567,835 US5096840A (en) | 1990-08-15 | 1990-08-15 | Method of making a polysilicon emitter bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233737A true JPH04233737A (ja) | 1992-08-21 |
| JPH0770543B2 JPH0770543B2 (ja) | 1995-07-31 |
Family
ID=24268836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226328A Expired - Fee Related JPH0770543B2 (ja) | 1990-08-15 | 1991-08-13 | トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5096840A (ja) |
| EP (1) | EP0472328B1 (ja) |
| JP (1) | JPH0770543B2 (ja) |
| DE (1) | DE69124871T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420050A (en) * | 1993-12-20 | 1995-05-30 | United Technologies Corporation | Method of enhancing the current gain of bipolar junction transistors |
| US6087683A (en) * | 1998-07-31 | 2000-07-11 | Lucent Technologies | Silicon germanium heterostructure bipolar transistor with indium doped base |
| CN102315121A (zh) * | 2010-07-02 | 2012-01-11 | 上海镭芯微电子有限公司 | 高频晶体管的制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010575A (ja) * | 1973-05-24 | 1975-02-03 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60175417A (ja) * | 1984-02-20 | 1985-09-09 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| EP0166923A3 (en) * | 1984-06-29 | 1987-09-30 | International Business Machines Corporation | High performance bipolar transistor having a lightly doped guard ring disposed between the emitter and the extrinsic base region |
| EP0255882A3 (de) * | 1986-08-07 | 1990-05-30 | Siemens Aktiengesellschaft | npn-Bipolartransistor mit extrem flachen Emitter/Basis-Strukturen und Verfahren zu seiner Herstellung |
| JPS6445166A (en) * | 1987-08-14 | 1989-02-17 | Toshiba Corp | Manufacture of semiconductor device |
| US4818711A (en) * | 1987-08-28 | 1989-04-04 | Intel Corporation | High quality oxide on an ion implanted polysilicon surface |
| JPS6485019A (en) * | 1987-09-26 | 1989-03-30 | Hayashibara Takeshi | Method for cultivating plant |
| JPH01147829A (ja) * | 1987-12-04 | 1989-06-09 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-08-15 US US07/567,835 patent/US5096840A/en not_active Expired - Lifetime
-
1991
- 1991-08-08 DE DE69124871T patent/DE69124871T2/de not_active Expired - Fee Related
- 1991-08-08 EP EP91307278A patent/EP0472328B1/en not_active Expired - Lifetime
- 1991-08-13 JP JP3226328A patent/JPH0770543B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010575A (ja) * | 1973-05-24 | 1975-02-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770543B2 (ja) | 1995-07-31 |
| EP0472328B1 (en) | 1997-03-05 |
| DE69124871D1 (de) | 1997-04-10 |
| EP0472328A2 (en) | 1992-02-26 |
| EP0472328A3 (en) | 1992-03-04 |
| US5096840A (en) | 1992-03-17 |
| DE69124871T2 (de) | 1997-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |