JPH0550144B2 - - Google Patents
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Description
〔本発明の分野〕
本発明は、シート抵抗が非常に良く制御され且
つ抵抗の温度係数が非常に低い多結晶薄膜抵抗体
を製造する方法に関する。 〔背景技術〕 長年にわたつて集積回路には、ポリシリコン膜
が用いられてきている。例えば、米国特許第
3585374号は、PN接合が薄膜中に形成されるよ
うに、多結晶薄膜の結晶粒度又は粒子サイズ（以
下、粒子サイズとする。）を制御する方法を示し
ている。 好ましいポリシリコンの付着プロセスは、減圧
及び600℃乃至700℃の温度、又は大気圧及び1000
℃乃至1200℃の温度でのシランの熱分解である。
大抵の場合、ドーピング元素は、付着プロセスの
間に導入されている。もし、導電性を与える不純
物が、イオン注入により、薄膜の付着後に薄膜に
入れられるなら、不純物の全体量のより良い制御
が得られる。その場合には、薄膜全体にわたる一
様な不純物の分布を保証するために、イオン注入
後の1100℃に及ぶアニーリングが必要である。 ポリシリコン薄膜は、電界効果トランジスタ装
置のゲート、バイボーラ・トランジスタにおける
装置接点領域を提供するために、又は抵抗体とし
て、大規模集積（LSI）回路装置では、広く用い
られてきた。LSI回路においてポリシリコン薄膜
を抵抗体として用いることにより、プロセスの節
約を得ることができる。以下の特許及び文献は、
種々の使用のために、イオン注入してポリシリコ
ン抵抗体を形成する方法及びその結果得られる製
品の例である。米国特許第3432792号は、囲りの
溝（moat）を充填した多結晶の拡散抵抗体を示
している。米国特許第4063210号は、非常に小さ
な粒子サイズを有し、また薄膜中の過飽和された
固溶体中にニツケル及びコバルトから成るグルー
プからのドーパントが分散された、多結晶抵抗体
を示している。米国特許第3576478号は、ポリシ
リコン抵抗体が結合された電界効果トランジスタ
を示している。米国特許第4199778号は、ポリシ
リコン抵抗体を形成するために、ポリシリコン層
に約１×1019原子／cm3の量でホウ素、リン又はヒ
素をイオン注入することを示している。米国特許
第4209716号及び第4240097号は、負荷及びスタテ
イツクRAMのメモリ・セルとして有用なイオン
注入で軽くドーブされたポリシリコン抵抗層を製
造する方法を示している。米国特許第4210465号
及び第4212684号は、ポリシリコン抵抗体がフイ
ールドの二酸化シリコン層の上に形成されるよう
な、ポリシリコン構造体の形成方法及びその結果
得られる構造体を示している。米国特許第
4214917号は、1013乃至1014イオン／cm2の一般的
な範囲の注入量レベルでリンをイオン注入するこ
とにより、比較的低い抵抗率のポリシリコン抵抗
体を形成することを教示している。米国特許第
4256515号は、フイールドの二酸化シリコン層の
上に形成される高抵抗率のポリシリコン抵抗体の
形成を示している。抵抗体の抵抗率は、ホウ素の
ような不純物のイオン注入により確立される。
IBM Technical Disclosure Bulletin、Vol.23、
No.7A、Decemer 1980、pp.2811−2812は、多結
晶薄膜を所望の抵抗率までドーブするために低エ
ネルギーのイオン注入を使用する、ポリシリコン
抵抗体の製造を示している。約500nｍの厚さの
薄膜について以外は、約10乃至500KeVの電力レ
ベル及び約1012乃至約1017イオン／cm2の注入量を
示している。イオン注入後、注入された不純物を
電気的に活性するために、ポリシリコンは、フラ
ツシユ・レーザ・アニール（flashlaser anneal）
が行なわれる。 〔本発明の概要〕 本発明の実施態様により、集積回路を作るため
のバイポーラLSIプロセスとともに用いられるこ
とが好ましい、ポリシリコン薄膜抵抗体を製造す
る方法が提供される。バイポーラ集積回路プロセ
スは、しばしば、トランジスタの付随的な
（qxtrinsic）ベースを提供するために、ホウ素で
非常にドープされたポリシリコン領域を使用す
る。 ポリシリコン薄膜抵抗体は、その固溶解度限界
乃至はその限界よりもわずかに上までホウ素でド
ープされる。プロセス変数により影響されるよう
な、多結晶薄膜の抵抗率及びその温度依存につい
ての制御可能性が、実際には重要である。本発明
のプロセスを成功させる上で重要な他のパラメー
タは、ポリシリコンの細かい粒子サイズを維持す
ることである。 ポリシリコン抵抗体を製造する方法は、絶縁体
の表面に非常に細かい粒子サイズのポリシリコン
層を付着し、続いて、ポリシリコンの固溶解度限
界乃至はその限界をわずか超えてホウ素をイオン
注入することを含む。このイオン注入は、通常、
二酸化シリコンのスクリーン方面層を用いて行な
われる。ポリシリコン層の粒子サイズを制御し、
薄膜の厚さ全体にわたつてホウ素イオンの分布を
均一に、そして固溶解度限度までシリコン中のホ
ウ素の濃度を上げるために、構造体は約800℃乃
至約1100℃の温度で15分乃至180分の間アニール
され得る。さて、抵抗体を形成するために、ポリ
シリコン層に適切な電気接点が設けられる。 また、NPNバイポーラ・トランジスタ及び抵
抗体を含む集積回路を形成する方法についても、
示される。誘電体（絶縁）領域により単結晶シリ
コン領域が互いに絶縁分離されたシリコン半導体
基体が、準備される。付随的なベース領域となる
べき領域以外の全ての領域を覆うマスクが、絶縁
領域を有するシリコン基体の表面の上に形成され
る。非常に細かい粒子サイズのポリシリコン層が
マスク及び付随的なベース領域となるべき領域の
上に付着される。ホウ素が、ポリシリコンの固溶
解度限界乃至はその限界をわずかに超える量で、
ポリシリコン層中にイオン注入される。それか
ら、ポリシリコン層中の粒子サイズを制御すると
ともに、この層から付随的なベース領域となるべ
き領域へホウ粗をドライブ・インするために、構
造体はアニールされる。ポリシリコン層から付随
的なベース領域の接点と抵抗体とを得るために、
通常のリソグラフイ及び食刻の技術により、ポリ
シリコン層の一部分が除去される。それから、付
随的なベース領域の接点領域及び抵抗体層への各
接点電極が形成される。 〔本発明の実施例〕 さて、特に第１図を参照するに、この図には、
ウエハ１０の上に形成された半導体構造体の非常
に拡大された断面図が示されている。典型的には
ウエハ１０は、シリコンであるが、しかしなが
ら、サフアイア、スピネル等の結晶ウエハであつ
ても良い。薄い絶縁層１２が、ウエハ１０上に形
成されている。この絶縁層は、シリコン・ウエハ
が使用される場合に熱的に成長される二酸化シリ
コン、蒸着される二酸化シリコン、窒化シリコ
ン、アルミナ等のような通常の絶縁物質である、
即ち通常の技術により付着される絶縁層である。
この絶縁層の厚さは、典型的には50乃至1000nｍ
である。 次に、細かい粒子の構造をしたポリシリコン薄
膜１４を形成するために、ポリシリコンの付着プ
ロセスが用いられる。約600℃乃至約750℃のよう
な低温でのシランの熱分解により、そのようなポ
リシリコン薄膜を形成するのが好ましい。プラズ
マ・エンハンスト（plasma enhanced）蒸着プ
ロセス、又は他の化学気相反応プロセス、高真空
蒸着プロセス若しくはスパツタリング・プロセス
のような、ポリシリコン薄膜を形成するために用
いられ得る他のいろいろなプロセスもある。 導電性を与えるホウ素不純物の導入が、ポリシ
リコンの固溶解度限界乃至はその限界をわずかに
超える濃度で行なわれる。重要な技術思想は、プ
ロセス温度の関数である不純物元素の固溶解度に
よつて、自由キヤリヤの濃度を制御することであ
る。過剰な不純物は、理論は別として実際上は、
電気的に中性である。ホウ素については、限界濃
度は、900℃において約７×1019原子／cm3、1000
℃において約１×1020原子／cm3、1100℃において
約1.1×1020原子／cm3となることが求められた。
不純物を導入する好ましい方法は、イオン注入に
よるものである。ポリシリコン付着の間のガス状
ドーピングの拡散は、結果として得られるポリシ
リコン層中の不純物の全体量を制御することの正
確さにおいて劣る。ポリシリコン層１４中へのホ
ウ素不純物のイオン注入の前に、ポリシリコン層
１４の表面に100nｍ程度の厚さに、熱酸間又は
化学気相付着により二酸化シリコン層を形成する
ことが好ましい。この酸化物化スクリーンの目的
は、続くアニーリング・ステツプにおいて、ポリ
シリコン層から蒸発によりホウ素が損失するのを
避けることである。イオン注入プロセスにおける
ホウ素イオンの好ましい注入量はポリシリコン層
の特定の厚さに依存する。 さて、ポリシリコン層は、付着温度より高い温
度で加熱処理即ちアニールされる。このアニーリ
ング・ステツプは、幾くつかの目的を達成するよ
うに設計されている。第１の目的は、層の厚さ全
体にわたつてドーピング元素即ちホウ素の分布を
一様にすることである。もしこのことが達成され
ないなら、層は、後の温度サイクルの間に抵抗率
が変化することになる。第２の目的は、シリコン
中のドーピング元素即ちホウ素の濃度を固溶解度
限界まで上げることである。固溶解度限界は、ア
ニーリング温度に依存し、抵抗性半導体層中の電
気的に活性なキヤリアの濃度を決める。第３の目
的は、シリコン層を再結晶化することである。こ
れにより、平均値Ｌで特徴付けられる粒子サイズ
の分布が得られる。この平均値Ｌは、アニーリン
グ温度とともに増加し、そして例えば伝送電子顕
微鏡写真の定量評価により、実験的に決められ得
る。625℃におけるシランの熱分解により付着さ
れた300nｍの厚さの層については、平均の粒子
サイズＬとアニーリング温度との間に、以下の関
係が、見出された。即ち、 900℃、１時間のアニーリングについては、Ｌ
は、ほぼ40nｍに等しい。 1000℃、１時間のアニーリングについては、Ｌ
は、約84nｍに等しい。 1100℃、１時間のアニーリングについては、Ｌ
は、約135nｍに等しい。 Ｌを制御する重要性は、このパラメータが結果
として得られる層の抵抗率及び抵抗の温度係数、
即ちTCRを決めるという事実に基づいている。 さて、所望の抵抗体領域を形成するためにポリ
シリコン層が、通常のリソグラフイ及び食刻の技
術により、画成される。二酸化シリコン又は二酸
化シリコン及び窒化シリコンの組合せのような絶
縁層１６が、ポリシリコン１４の表面及び絶縁層
１２の表面に、化学気相付着される。通常のリソ
グラフイ及び食刻の技術により、化学気相付着さ
れた絶縁層１６に開口が作られ、ポリシリコン抵
抗体１４への所望の接点領域が形成される。絶縁
層１６の表面に、全面付着の配線層１８が形成さ
れる。この層１８は、絶縁層１６中の開口を通つ
て、ポリシリコン抵抗体１４の接点をなす。配線
層に接点領域を画成するために、通常のリソグラ
フイ及び食刻の技術が使用され、その結果、第１
図のような抵抗体構造を生じる。 さて、第２図を参照するに、この図は、本発明
の他の実施例を示す。この実施例は、バイポー
ラ・トランジスタの付随的なベース及びポリシリ
コン抵抗体を形成するために、ホウ素で非常にド
ーブされたポリシリコン層を使用する。Ｐ−単結
晶シリコン物質のウエハ即ち基板２０を準備する
ことから製造は始まる。プロセスは、NPNバイ
ポーラ装置の集積回路を形成するように示され
る。第２図は、高密度バイポーラ・トランジスタ
構造体を形成するために用いられるシリコン基体
のある小さな部分を非常に拡大して示してある。
Ｐ−基板２０は、Ｎ＋サブコレクタ拡散領域２２
が形成されている。それから、Ｎエピタキシヤル
層２４が、基板の上に成長される。これらのプロ
セスは、例えばNPNバイポーラ・トランジスタ
の形成における標準的なものである。基板は、典
型的には、10乃至20Ω・cm程度の抵抗率を有する
＜100＞結晶方向のシリコンである。サブコレク
タ拡散領域は、典型的には、ヒ素を用いて形成さ
れ、約1020原子／cm3の表面濃度を有する。層２４
を形成するためのエピタキシヤル成長プロセス
は、約1000℃乃至約1200℃の温度における
SiCl4／H2又はSiH4／H2の混合気体の使用のよ
うな通常の技術により、行なわれ得る。エピタキ
シヤル成長の間に、Ｎ＋サブコレクタ中のドーパ
ントは、エピタキシヤル層中へ移動してサブコレ
クタ２２の形成が完了する。高密度集積回路のエ
ピタキシヤル層の厚さは、3μｍ以下程度である。
Ｐ＋領域２６もまた、形成されることになつてい
る二酸化シリコンの埋設分離領域２８の下に示さ
れている領域に形成され得る。これらの領域２６
はまた、エピタキシヤル層が成長するときに、エ
ピタキシヤル層中へ外方拡散する。Ｐ＋領域２６
は、埋設二酸化シリコンの下における表面反転及
び電流漏れを防ぐ。 次の一連のステツプは、単結晶シリコン領域を
互いに分離する分離手段の形成を含む。分離は、
PN接合の逆バイアス、部分的な誘電体分離又は
完全な誘電体分離のいずれでも良い。用いられる
誘電体物質は、二酸化シリコン、ガラス又はそれ
らの組合せ等であると良い。高密度集積回路にと
つて好ましい分離は、誘電体分離である。第２図
は、誘電体領域２８及び３０を有する部分的な誘
電体分離を示す。領域２８は、単結晶シリコン領
域を互いに分離し、領域３０は、ベース・エミツ
タ領域をコレクタ・リーチ・スルー領域から分離
する。このタイプの誘電体領域を形成する方法は
当分野にはたくさんある。この分離を達成するた
めの１つのプロセスが、1971年６月７日出願の米
国特許出願通し番号第150609号及び米国特許第
3648125号に示されている。代わりに、部分的な
誘電体分離は、1981年８月27日出願の米国特許出
願通し番号第296929号又は第296933号に示されて
いる方法に従つても、形成され得る。これらの特
許出願及び特許では、領域２８及び３０のような
部分的な誘電体分離領域を形成するためのプロセ
スが、詳細に示されている。 エミツタ領域、実質的な（intrinsic）ベース領
域及びコレクタ・リーチ・スルー領域となるべき
それらの領域を覆い且つ付随的な（extrinsic）
ベース領域となるべきそれらの領域に対して開い
ているマスク層３２が、半導体基体の上に形成さ
れる。マスク層は、例えば約50乃至1000nｍの厚
さの化学気相付着された二酸化シリコン層であ
る。このような層を付着するための好ましいプロ
セスは、化学気相付着である。代わりに、マスク
層は、二酸化シリコン層と窒素シリコン層又は他
の物質の層との組合せであつても良い。マスク層
の開口は、通常のリソグラフイ及びマスキングの
手順により形成される。最初はＰ型のドープされ
ていないポリシリコン層３４が、単結晶シリコン
基体への開口が存在するシリコン基体の表面上
に、一様に形成される。ポリシリコン層は付随的
なベース領域となるべきこれらの領域へのオーミ
ツク接点をなす。その他では、ポリシリコン層
は、マスク層３２の上に形成される。例えば層３
４は、625℃でのシランの熱分解を用いて付着さ
れる。Ｐ型のホウ素ドーパントが、所望のドーピ
ング濃度まで層３４中にイオン注入される。ポリ
シリコン層３４の厚さは、約30乃至500nｍ（好
ましくは、約300nｍ）である。好ましいドーピ
ング・レベルは、約３×1019ないし３×1020原
子／cm3である。さて、本発明の初めの実施例に関
しては先に述べたようなアニーリング即ち加熱の
ステツプにより、完了する。このステツプの間
に、Ｐ＋ポリシリコン層からＮ−エピタキシヤル
層２４中へのＰ＋ホウ素不純物の移動により、Ｐ
＋の付随的なベース領域３８が形成される。 エミツタ領域、実質的なベース領域及びコレク
タ・リーチ・スルー領域の上からポリシリコン層
３４を除去するために、リソグラフイ及び食刻の
技術が使用される。それから、二酸化シリコン層
３６が、好ましくは、層３４の上に通常の熱成長
を行なうことにより、成長される。エミツタ・ベ
ースとなるべき部分を覆う二酸化シリコンが、通
常の食刻技術により除去される。 さて、実質的なベース領域４０およびエミツタ
Ｎ＋領域４２が形成される。例えば、この構造は
イオン注入又は拡散を続けて行なうことにより、
形成される。しかしながら、1982年３月８日出願
の米国特許出願通し番号第355633号に示されてい
るようなイオン注入方法を用いることが好まし
い。この米国特許出願は、そのようなベース及び
エミツタの領域を形成する方法を示しており、ト
ランジスタのベース及びエミツタの領域が形成さ
れるべき単結晶シリコンの表面に、ポリシリコン
層が形成されるものである。ホウ素イオンが、単
結晶シリコン層とポリシリコン層との界面付近の
ポリシリコン層中に、イオン注入される。層構造
体のアニーリングにより、ホウ素が部分的に単結
晶シリコン構造体中にドライブされる。ヒ素イオ
ンが、ポリシリコン層４４中にイオン注入され
る。ホウ素を十分にドライブ・インしてトランジ
スタのベース領域を形成し、同時に、ヒ素をドラ
イブ・インしてトランジスタのエミツタ領域を形
成するために、第２のアニーリング・ステツプが
使用される。ホウ素のイオン注入のために２ステ
ツプのアニーリング・プロセスを含むこのプロセ
スには、パンチ・スルーを避けるために、十分な
幅とドーピングのベースをつくることが必要であ
る。ポリシリコン層４４は、最終の構造体におい
て、エミツタ領域４２へのエミツタ接点として、
残る。 付随的なベースの接点領域及び抵抗体領域への
接点開口が、絶縁層３６に形成される。通常の金
属蒸着技術により、全面付着の配線層が形成され
る。遷移金属、アルミニウム、アルミニウム銅等
が、適切な金属として使用される。付随的なベー
ス層への接点５０、エミツタへの接点５１並びに
ポリシリコン層３４中の抵抗体領域への接点５２
及び５４を形成するために、通常のリソグラフイ
及び食刻の技術により、配線層が画成される。 より大きいシート抵抗を得るために、イオン注
入の前又は後でポリシリコン層１４又は３４を薄
くすることができる。薄くする方法としては、反
応性イオン食刻、化学的食刻並びにポリシリコン
の１部分を熱酸化して希釈されたHFで酸化され
たポリシリコン層を除去する方法とがある。典型
的には、所望のシート抵抗を与えるような、ポリ
シリコンの量が除去されるであろう。例えば、結
果的に得られる50nｍ以下のポリシリコン層は大
きいシート抵抗の抵抗体を与えることになる。 以下の例は、本発明の理解を助けるために単に
示されたものであり、何ら本発明を限定するもの
ではない。 例１乃至例３ 〈100〉の結晶方向を有するシリコン・ウエハ
が、50nｍの厚さまで、熱的に酸化された。ドー
ブされていないポリシリコン層が、625℃、300乃
至400ミリトールで純粋なシランを熱分解するこ
とにより、各ウエハ上に形成された。付着速度
は、約10nｍ／分であつた。この付着の結果、層
の厚さは、ほぼ300nｍであつた（表参照）。ポ
リシリコン層は、800℃における酸化二窒素中の
シランの蒸着により付着された50nｍの二酸化シ
リコンで覆われた。ポリシリコン層は、50KeV、
５×1015ホウ素／cm2のイオン注入を用い、二酸化
シリコンのスクリーンを通して、ドーブされる。
例１のウエハは、窒素雰囲気中、900℃で１時間
アニールされた。例２のウエハは、窒素雰囲気
中、1000℃で１時間アニールされた。例３のウエ
ハは、窒素雰囲気中、1100℃で１時間アニールさ
れた。その後、スクリーン酸化物膜は、希釈フツ
化水素酸中で除去された。表は、プロセス及び
それについてなされたテストの結果を示す。
つ抵抗の温度係数が非常に低い多結晶薄膜抵抗体
を製造する方法に関する。 〔背景技術〕 長年にわたつて集積回路には、ポリシリコン膜
が用いられてきている。例えば、米国特許第
3585374号は、PN接合が薄膜中に形成されるよ
うに、多結晶薄膜の結晶粒度又は粒子サイズ（以
下、粒子サイズとする。）を制御する方法を示し
ている。 好ましいポリシリコンの付着プロセスは、減圧
及び600℃乃至700℃の温度、又は大気圧及び1000
℃乃至1200℃の温度でのシランの熱分解である。
大抵の場合、ドーピング元素は、付着プロセスの
間に導入されている。もし、導電性を与える不純
物が、イオン注入により、薄膜の付着後に薄膜に
入れられるなら、不純物の全体量のより良い制御
が得られる。その場合には、薄膜全体にわたる一
様な不純物の分布を保証するために、イオン注入
後の1100℃に及ぶアニーリングが必要である。 ポリシリコン薄膜は、電界効果トランジスタ装
置のゲート、バイボーラ・トランジスタにおける
装置接点領域を提供するために、又は抵抗体とし
て、大規模集積（LSI）回路装置では、広く用い
られてきた。LSI回路においてポリシリコン薄膜
を抵抗体として用いることにより、プロセスの節
約を得ることができる。以下の特許及び文献は、
種々の使用のために、イオン注入してポリシリコ
ン抵抗体を形成する方法及びその結果得られる製
品の例である。米国特許第3432792号は、囲りの
溝（moat）を充填した多結晶の拡散抵抗体を示
している。米国特許第4063210号は、非常に小さ
な粒子サイズを有し、また薄膜中の過飽和された
固溶体中にニツケル及びコバルトから成るグルー
プからのドーパントが分散された、多結晶抵抗体
を示している。米国特許第3576478号は、ポリシ
リコン抵抗体が結合された電界効果トランジスタ
を示している。米国特許第4199778号は、ポリシ
リコン抵抗体を形成するために、ポリシリコン層
に約１×1019原子／cm3の量でホウ素、リン又はヒ
素をイオン注入することを示している。米国特許
第4209716号及び第4240097号は、負荷及びスタテ
イツクRAMのメモリ・セルとして有用なイオン
注入で軽くドーブされたポリシリコン抵抗層を製
造する方法を示している。米国特許第4210465号
及び第4212684号は、ポリシリコン抵抗体がフイ
ールドの二酸化シリコン層の上に形成されるよう
な、ポリシリコン構造体の形成方法及びその結果
得られる構造体を示している。米国特許第
4214917号は、1013乃至1014イオン／cm2の一般的
な範囲の注入量レベルでリンをイオン注入するこ
とにより、比較的低い抵抗率のポリシリコン抵抗
体を形成することを教示している。米国特許第
4256515号は、フイールドの二酸化シリコン層の
上に形成される高抵抗率のポリシリコン抵抗体の
形成を示している。抵抗体の抵抗率は、ホウ素の
ような不純物のイオン注入により確立される。
IBM Technical Disclosure Bulletin、Vol.23、
No.7A、Decemer 1980、pp.2811−2812は、多結
晶薄膜を所望の抵抗率までドーブするために低エ
ネルギーのイオン注入を使用する、ポリシリコン
抵抗体の製造を示している。約500nｍの厚さの
薄膜について以外は、約10乃至500KeVの電力レ
ベル及び約1012乃至約1017イオン／cm2の注入量を
示している。イオン注入後、注入された不純物を
電気的に活性するために、ポリシリコンは、フラ
ツシユ・レーザ・アニール（flashlaser anneal）
が行なわれる。 〔本発明の概要〕 本発明の実施態様により、集積回路を作るため
のバイポーラLSIプロセスとともに用いられるこ
とが好ましい、ポリシリコン薄膜抵抗体を製造す
る方法が提供される。バイポーラ集積回路プロセ
スは、しばしば、トランジスタの付随的な
（qxtrinsic）ベースを提供するために、ホウ素で
非常にドープされたポリシリコン領域を使用す
る。 ポリシリコン薄膜抵抗体は、その固溶解度限界
乃至はその限界よりもわずかに上までホウ素でド
ープされる。プロセス変数により影響されるよう
な、多結晶薄膜の抵抗率及びその温度依存につい
ての制御可能性が、実際には重要である。本発明
のプロセスを成功させる上で重要な他のパラメー
タは、ポリシリコンの細かい粒子サイズを維持す
ることである。 ポリシリコン抵抗体を製造する方法は、絶縁体
の表面に非常に細かい粒子サイズのポリシリコン
層を付着し、続いて、ポリシリコンの固溶解度限
界乃至はその限界をわずか超えてホウ素をイオン
注入することを含む。このイオン注入は、通常、
二酸化シリコンのスクリーン方面層を用いて行な
われる。ポリシリコン層の粒子サイズを制御し、
薄膜の厚さ全体にわたつてホウ素イオンの分布を
均一に、そして固溶解度限度までシリコン中のホ
ウ素の濃度を上げるために、構造体は約800℃乃
至約1100℃の温度で15分乃至180分の間アニール
され得る。さて、抵抗体を形成するために、ポリ
シリコン層に適切な電気接点が設けられる。 また、NPNバイポーラ・トランジスタ及び抵
抗体を含む集積回路を形成する方法についても、
示される。誘電体（絶縁）領域により単結晶シリ
コン領域が互いに絶縁分離されたシリコン半導体
基体が、準備される。付随的なベース領域となる
べき領域以外の全ての領域を覆うマスクが、絶縁
領域を有するシリコン基体の表面の上に形成され
る。非常に細かい粒子サイズのポリシリコン層が
マスク及び付随的なベース領域となるべき領域の
上に付着される。ホウ素が、ポリシリコンの固溶
解度限界乃至はその限界をわずかに超える量で、
ポリシリコン層中にイオン注入される。それか
ら、ポリシリコン層中の粒子サイズを制御すると
ともに、この層から付随的なベース領域となるべ
き領域へホウ粗をドライブ・インするために、構
造体はアニールされる。ポリシリコン層から付随
的なベース領域の接点と抵抗体とを得るために、
通常のリソグラフイ及び食刻の技術により、ポリ
シリコン層の一部分が除去される。それから、付
随的なベース領域の接点領域及び抵抗体層への各
接点電極が形成される。 〔本発明の実施例〕 さて、特に第１図を参照するに、この図には、
ウエハ１０の上に形成された半導体構造体の非常
に拡大された断面図が示されている。典型的には
ウエハ１０は、シリコンであるが、しかしなが
ら、サフアイア、スピネル等の結晶ウエハであつ
ても良い。薄い絶縁層１２が、ウエハ１０上に形
成されている。この絶縁層は、シリコン・ウエハ
が使用される場合に熱的に成長される二酸化シリ
コン、蒸着される二酸化シリコン、窒化シリコ
ン、アルミナ等のような通常の絶縁物質である、
即ち通常の技術により付着される絶縁層である。
この絶縁層の厚さは、典型的には50乃至1000nｍ
である。 次に、細かい粒子の構造をしたポリシリコン薄
膜１４を形成するために、ポリシリコンの付着プ
ロセスが用いられる。約600℃乃至約750℃のよう
な低温でのシランの熱分解により、そのようなポ
リシリコン薄膜を形成するのが好ましい。プラズ
マ・エンハンスト（plasma enhanced）蒸着プ
ロセス、又は他の化学気相反応プロセス、高真空
蒸着プロセス若しくはスパツタリング・プロセス
のような、ポリシリコン薄膜を形成するために用
いられ得る他のいろいろなプロセスもある。 導電性を与えるホウ素不純物の導入が、ポリシ
リコンの固溶解度限界乃至はその限界をわずかに
超える濃度で行なわれる。重要な技術思想は、プ
ロセス温度の関数である不純物元素の固溶解度に
よつて、自由キヤリヤの濃度を制御することであ
る。過剰な不純物は、理論は別として実際上は、
電気的に中性である。ホウ素については、限界濃
度は、900℃において約７×1019原子／cm3、1000
℃において約１×1020原子／cm3、1100℃において
約1.1×1020原子／cm3となることが求められた。
不純物を導入する好ましい方法は、イオン注入に
よるものである。ポリシリコン付着の間のガス状
ドーピングの拡散は、結果として得られるポリシ
リコン層中の不純物の全体量を制御することの正
確さにおいて劣る。ポリシリコン層１４中へのホ
ウ素不純物のイオン注入の前に、ポリシリコン層
１４の表面に100nｍ程度の厚さに、熱酸間又は
化学気相付着により二酸化シリコン層を形成する
ことが好ましい。この酸化物化スクリーンの目的
は、続くアニーリング・ステツプにおいて、ポリ
シリコン層から蒸発によりホウ素が損失するのを
避けることである。イオン注入プロセスにおける
ホウ素イオンの好ましい注入量はポリシリコン層
の特定の厚さに依存する。 さて、ポリシリコン層は、付着温度より高い温
度で加熱処理即ちアニールされる。このアニーリ
ング・ステツプは、幾くつかの目的を達成するよ
うに設計されている。第１の目的は、層の厚さ全
体にわたつてドーピング元素即ちホウ素の分布を
一様にすることである。もしこのことが達成され
ないなら、層は、後の温度サイクルの間に抵抗率
が変化することになる。第２の目的は、シリコン
中のドーピング元素即ちホウ素の濃度を固溶解度
限界まで上げることである。固溶解度限界は、ア
ニーリング温度に依存し、抵抗性半導体層中の電
気的に活性なキヤリアの濃度を決める。第３の目
的は、シリコン層を再結晶化することである。こ
れにより、平均値Ｌで特徴付けられる粒子サイズ
の分布が得られる。この平均値Ｌは、アニーリン
グ温度とともに増加し、そして例えば伝送電子顕
微鏡写真の定量評価により、実験的に決められ得
る。625℃におけるシランの熱分解により付着さ
れた300nｍの厚さの層については、平均の粒子
サイズＬとアニーリング温度との間に、以下の関
係が、見出された。即ち、 900℃、１時間のアニーリングについては、Ｌ
は、ほぼ40nｍに等しい。 1000℃、１時間のアニーリングについては、Ｌ
は、約84nｍに等しい。 1100℃、１時間のアニーリングについては、Ｌ
は、約135nｍに等しい。 Ｌを制御する重要性は、このパラメータが結果
として得られる層の抵抗率及び抵抗の温度係数、
即ちTCRを決めるという事実に基づいている。 さて、所望の抵抗体領域を形成するためにポリ
シリコン層が、通常のリソグラフイ及び食刻の技
術により、画成される。二酸化シリコン又は二酸
化シリコン及び窒化シリコンの組合せのような絶
縁層１６が、ポリシリコン１４の表面及び絶縁層
１２の表面に、化学気相付着される。通常のリソ
グラフイ及び食刻の技術により、化学気相付着さ
れた絶縁層１６に開口が作られ、ポリシリコン抵
抗体１４への所望の接点領域が形成される。絶縁
層１６の表面に、全面付着の配線層１８が形成さ
れる。この層１８は、絶縁層１６中の開口を通つ
て、ポリシリコン抵抗体１４の接点をなす。配線
層に接点領域を画成するために、通常のリソグラ
フイ及び食刻の技術が使用され、その結果、第１
図のような抵抗体構造を生じる。 さて、第２図を参照するに、この図は、本発明
の他の実施例を示す。この実施例は、バイポー
ラ・トランジスタの付随的なベース及びポリシリ
コン抵抗体を形成するために、ホウ素で非常にド
ーブされたポリシリコン層を使用する。Ｐ−単結
晶シリコン物質のウエハ即ち基板２０を準備する
ことから製造は始まる。プロセスは、NPNバイ
ポーラ装置の集積回路を形成するように示され
る。第２図は、高密度バイポーラ・トランジスタ
構造体を形成するために用いられるシリコン基体
のある小さな部分を非常に拡大して示してある。
Ｐ−基板２０は、Ｎ＋サブコレクタ拡散領域２２
が形成されている。それから、Ｎエピタキシヤル
層２４が、基板の上に成長される。これらのプロ
セスは、例えばNPNバイポーラ・トランジスタ
の形成における標準的なものである。基板は、典
型的には、10乃至20Ω・cm程度の抵抗率を有する
＜100＞結晶方向のシリコンである。サブコレク
タ拡散領域は、典型的には、ヒ素を用いて形成さ
れ、約1020原子／cm3の表面濃度を有する。層２４
を形成するためのエピタキシヤル成長プロセス
は、約1000℃乃至約1200℃の温度における
SiCl4／H2又はSiH4／H2の混合気体の使用のよ
うな通常の技術により、行なわれ得る。エピタキ
シヤル成長の間に、Ｎ＋サブコレクタ中のドーパ
ントは、エピタキシヤル層中へ移動してサブコレ
クタ２２の形成が完了する。高密度集積回路のエ
ピタキシヤル層の厚さは、3μｍ以下程度である。
Ｐ＋領域２６もまた、形成されることになつてい
る二酸化シリコンの埋設分離領域２８の下に示さ
れている領域に形成され得る。これらの領域２６
はまた、エピタキシヤル層が成長するときに、エ
ピタキシヤル層中へ外方拡散する。Ｐ＋領域２６
は、埋設二酸化シリコンの下における表面反転及
び電流漏れを防ぐ。 次の一連のステツプは、単結晶シリコン領域を
互いに分離する分離手段の形成を含む。分離は、
PN接合の逆バイアス、部分的な誘電体分離又は
完全な誘電体分離のいずれでも良い。用いられる
誘電体物質は、二酸化シリコン、ガラス又はそれ
らの組合せ等であると良い。高密度集積回路にと
つて好ましい分離は、誘電体分離である。第２図
は、誘電体領域２８及び３０を有する部分的な誘
電体分離を示す。領域２８は、単結晶シリコン領
域を互いに分離し、領域３０は、ベース・エミツ
タ領域をコレクタ・リーチ・スルー領域から分離
する。このタイプの誘電体領域を形成する方法は
当分野にはたくさんある。この分離を達成するた
めの１つのプロセスが、1971年６月７日出願の米
国特許出願通し番号第150609号及び米国特許第
3648125号に示されている。代わりに、部分的な
誘電体分離は、1981年８月27日出願の米国特許出
願通し番号第296929号又は第296933号に示されて
いる方法に従つても、形成され得る。これらの特
許出願及び特許では、領域２８及び３０のような
部分的な誘電体分離領域を形成するためのプロセ
スが、詳細に示されている。 エミツタ領域、実質的な（intrinsic）ベース領
域及びコレクタ・リーチ・スルー領域となるべき
それらの領域を覆い且つ付随的な（extrinsic）
ベース領域となるべきそれらの領域に対して開い
ているマスク層３２が、半導体基体の上に形成さ
れる。マスク層は、例えば約50乃至1000nｍの厚
さの化学気相付着された二酸化シリコン層であ
る。このような層を付着するための好ましいプロ
セスは、化学気相付着である。代わりに、マスク
層は、二酸化シリコン層と窒素シリコン層又は他
の物質の層との組合せであつても良い。マスク層
の開口は、通常のリソグラフイ及びマスキングの
手順により形成される。最初はＰ型のドープされ
ていないポリシリコン層３４が、単結晶シリコン
基体への開口が存在するシリコン基体の表面上
に、一様に形成される。ポリシリコン層は付随的
なベース領域となるべきこれらの領域へのオーミ
ツク接点をなす。その他では、ポリシリコン層
は、マスク層３２の上に形成される。例えば層３
４は、625℃でのシランの熱分解を用いて付着さ
れる。Ｐ型のホウ素ドーパントが、所望のドーピ
ング濃度まで層３４中にイオン注入される。ポリ
シリコン層３４の厚さは、約30乃至500nｍ（好
ましくは、約300nｍ）である。好ましいドーピ
ング・レベルは、約３×1019ないし３×1020原
子／cm3である。さて、本発明の初めの実施例に関
しては先に述べたようなアニーリング即ち加熱の
ステツプにより、完了する。このステツプの間
に、Ｐ＋ポリシリコン層からＮ−エピタキシヤル
層２４中へのＰ＋ホウ素不純物の移動により、Ｐ
＋の付随的なベース領域３８が形成される。 エミツタ領域、実質的なベース領域及びコレク
タ・リーチ・スルー領域の上からポリシリコン層
３４を除去するために、リソグラフイ及び食刻の
技術が使用される。それから、二酸化シリコン層
３６が、好ましくは、層３４の上に通常の熱成長
を行なうことにより、成長される。エミツタ・ベ
ースとなるべき部分を覆う二酸化シリコンが、通
常の食刻技術により除去される。 さて、実質的なベース領域４０およびエミツタ
Ｎ＋領域４２が形成される。例えば、この構造は
イオン注入又は拡散を続けて行なうことにより、
形成される。しかしながら、1982年３月８日出願
の米国特許出願通し番号第355633号に示されてい
るようなイオン注入方法を用いることが好まし
い。この米国特許出願は、そのようなベース及び
エミツタの領域を形成する方法を示しており、ト
ランジスタのベース及びエミツタの領域が形成さ
れるべき単結晶シリコンの表面に、ポリシリコン
層が形成されるものである。ホウ素イオンが、単
結晶シリコン層とポリシリコン層との界面付近の
ポリシリコン層中に、イオン注入される。層構造
体のアニーリングにより、ホウ素が部分的に単結
晶シリコン構造体中にドライブされる。ヒ素イオ
ンが、ポリシリコン層４４中にイオン注入され
る。ホウ素を十分にドライブ・インしてトランジ
スタのベース領域を形成し、同時に、ヒ素をドラ
イブ・インしてトランジスタのエミツタ領域を形
成するために、第２のアニーリング・ステツプが
使用される。ホウ素のイオン注入のために２ステ
ツプのアニーリング・プロセスを含むこのプロセ
スには、パンチ・スルーを避けるために、十分な
幅とドーピングのベースをつくることが必要であ
る。ポリシリコン層４４は、最終の構造体におい
て、エミツタ領域４２へのエミツタ接点として、
残る。 付随的なベースの接点領域及び抵抗体領域への
接点開口が、絶縁層３６に形成される。通常の金
属蒸着技術により、全面付着の配線層が形成され
る。遷移金属、アルミニウム、アルミニウム銅等
が、適切な金属として使用される。付随的なベー
ス層への接点５０、エミツタへの接点５１並びに
ポリシリコン層３４中の抵抗体領域への接点５２
及び５４を形成するために、通常のリソグラフイ
及び食刻の技術により、配線層が画成される。 より大きいシート抵抗を得るために、イオン注
入の前又は後でポリシリコン層１４又は３４を薄
くすることができる。薄くする方法としては、反
応性イオン食刻、化学的食刻並びにポリシリコン
の１部分を熱酸化して希釈されたHFで酸化され
たポリシリコン層を除去する方法とがある。典型
的には、所望のシート抵抗を与えるような、ポリ
シリコンの量が除去されるであろう。例えば、結
果的に得られる50nｍ以下のポリシリコン層は大
きいシート抵抗の抵抗体を与えることになる。 以下の例は、本発明の理解を助けるために単に
示されたものであり、何ら本発明を限定するもの
ではない。 例１乃至例３ 〈100〉の結晶方向を有するシリコン・ウエハ
が、50nｍの厚さまで、熱的に酸化された。ドー
ブされていないポリシリコン層が、625℃、300乃
至400ミリトールで純粋なシランを熱分解するこ
とにより、各ウエハ上に形成された。付着速度
は、約10nｍ／分であつた。この付着の結果、層
の厚さは、ほぼ300nｍであつた（表参照）。ポ
リシリコン層は、800℃における酸化二窒素中の
シランの蒸着により付着された50nｍの二酸化シ
リコンで覆われた。ポリシリコン層は、50KeV、
５×1015ホウ素／cm2のイオン注入を用い、二酸化
シリコンのスクリーンを通して、ドーブされる。
例１のウエハは、窒素雰囲気中、900℃で１時間
アニールされた。例２のウエハは、窒素雰囲気
中、1000℃で１時間アニールされた。例３のウエ
ハは、窒素雰囲気中、1100℃で１時間アニールさ
れた。その後、スクリーン酸化物膜は、希釈フツ
化水素酸中で除去された。表は、プロセス及び
それについてなされたテストの結果を示す。
【表】
これらポリシリコン層の室温での抵抗率が、正
方形アレイの４点プローブで測定された。極性と
いつしよに電流及び電圧のプローブが、切換えら
れ、そしてデータは、Philips Res.Repts.13、１
−９（1958）に示されているようなVander
Pauwの方法に従つて評価される。報告されてい
る抵抗率の値は、ウエハ当り少なくとも15の測定
の平均である。それらの絶対的な精度は±５％よ
りも良いと見積られている。抵抗の温度依存は、
同じウエハから切断した８×８mm2の膜試料につい
て測定された。温度サイクルの間の接点の問題を
避けるために、1.5mmのアルミニウム・ドツト部
が正方形の角に蒸着され、そしてシリコン中に合
金化される。電流−電圧のプローブ及び極性が、
測定誤差を減少させるために、逆にされた。室温
では、測定した２組からの抵抗率は、互いに１乃
至２％内になつた。抵抗値は、５℃間隔で、５℃
から65℃まで測定された。 粒子サイズの測定については、ポリシリコン層
が伝送電子顕微鏡により試験されるようになり、
シリコン基板及び熱二酸化シリコン膜が、食刻除
去された。回折パターは、好ましい方向を示さな
い一様なリングを示した。（220）及び（331）に
方向付けられた結晶子において回折されたビーム
から形成された像について、暗い視域の条件で顕
微鏡写真がとられた。３×3μｍ2の表面領域内の
全ての結晶子を測定することにより、47000Xに
拡大し写真が評価された。各結晶子は、その最大
及びその最小の寸法に沿つて測定され、そして、
２つの値の平均値ｌによつて、特徴付けられた。
全ての値をサイズ・カテゴリliに分類した後に、
平均粒子サイズＬが、全ての結晶子について合計
することにより導かれた。即ち、 Ｌ＝Σnili／Σni 暗い視域条件のために、全ての結晶子が計算さ
れなかつたが、測定された値は、観測されたラン
ダムな方法のために（表に与えられた結果を参
照）、全体の代表的なサブセツトと考えられる。 ホウ素を電気的に活性化し、ポリシリコン層全
体にわたつて平均した分布を得るために、注入後
のアニーリングが必要である。第３図は、約1.6
×1020原子／cm3のホウ素濃度について、窒素中の
アニーリング時間の関数としてポリシリコン層の
抵抗率を示す。第３図に示されているように、層
の抵抗率は、１時間弱のアニーリング後には、本
質的に安定である。その後の小さな変化は、ゆつ
くりした粒子成長によるものである。１×1020原
子／cm3より低い濃度では、ポリシリコン中のホウ
素の迅速な拡散は、一様な分布を導く。ホウ素の
溶解度限界を実質的に超える、ホウ素のより高い
濃度では、ホウ素は、実質的により低い拡散率の
ために、一様には散乱しない。明らかに、ホウ素
の１部分が、沈殿してしまい、冷却後には、電気
的に不活性になつた。 ホウ素の溶解度限界近く又はそれをわずかに越
えるホウ素濃度を有するポリシリコン層の抵抗率
が、第４図に示されている。第４図は、注入され
たホウ素の濃度の関数として抵抗率を示してい
る。描かれた曲線は、注入後、60分間、種々の温
度でアニールされたものである。点々で示された
曲線は、先に1100℃で60分間アニールされ、そし
て注入後、900℃で60分間アニールされたもので
ある。予期されたように、所解度限界に達するま
でに、アクセブタ濃度を増加させると、抵抗率を
減少する。投与の濃度については、より高いアニ
ール温度が、より低い抵抗率を生じる。この結果
は、溶解度における比較的小さな差のためという
よりも、むしろ、ほとんど増加した正孔の移動度
のためである。 粒子サイズについてのアニーリング温度の効果
が、第５図に示されている。約1.6×1020原子／
cm3のホウ素濃度について、３つの異なる温度で窒
素中、60分のアニーリングをした後における
300nｍの厚さのポリシリコン層中の粒子サイズ
の分布が、第５図に与えられている。900℃、１
時間のアニーリング後では、結晶子の約３分の１
が、まだ25nｍよりも小さい。これらは、アニー
リング温度が上昇すると、完全に消える。粒子成
長の上限は、層の厚さにより定まる。1000℃及び
1100℃のアニーリング後の平均粒子サイズは、
900℃の加熱処理後のものに比べて、夫々、２倍
及び３倍大きくなつている。第４図の点線は、も
しアニーリング・ステツプがホウ素の注入前に実
行されるなら、再結晶について同じ状態が得られ
ることを示している。 適度にホウ素がドーブされたポリシリコン層に
ついては、主要な導電機構が、粒子の境界におけ
る電位障壁を越える、熱的に活性化されたキヤリ
ヤの転送であるので、抵抗の温度依存は、負にな
る。この調査についての非常にホウ素ドーブされ
た層は、第６図に示されているように、抵抗につ
いて小さな正の温度係数を有する。第６図は、約
1.6×1020原子／cm3のホウ素濃度を有するポリシ
リコン層に関して、３つのアニール温度について
の温度対抵抗率の比、即ちρf(T)÷ρf（30）を示し
ている。細かい結晶層（TA＝900℃）について
は、TCRが100ppm／℃より小さい。アニール温
度が上昇すると、TCRがより正になり、単結晶
シリコンの値に近づく。従つて、粒子の境界は、
TCRをゼロ近く乃至はそれ以下の値に減少させ
る。 実際の適用については、固体溶解度限界乃至は
それをわずかに越えてホウ素でドーブされたポリ
シリコン層の抵抗体が、特に都合が良い。それら
のシート抵抗は、注入量における小さな変化に対
して敏感でないし、TCRは、100ppm／℃と同じ
位い低くされ得る。ポリシリコン層の厚さの他か
に、制御されるべき最も重要な変数は、製造プロ
セスにおいて用いられる最大温度である。この温
度は、層のTCRの他かに、粒子サイズ及びそれ
によるキヤリヤの移動度（シート抵抗）を定め
る。さらに、層の抵抗値は、実用上興味のある範
囲で抵抗体に印加される電圧には独立である。
方形アレイの４点プローブで測定された。極性と
いつしよに電流及び電圧のプローブが、切換えら
れ、そしてデータは、Philips Res.Repts.13、１
−９（1958）に示されているようなVander
Pauwの方法に従つて評価される。報告されてい
る抵抗率の値は、ウエハ当り少なくとも15の測定
の平均である。それらの絶対的な精度は±５％よ
りも良いと見積られている。抵抗の温度依存は、
同じウエハから切断した８×８mm2の膜試料につい
て測定された。温度サイクルの間の接点の問題を
避けるために、1.5mmのアルミニウム・ドツト部
が正方形の角に蒸着され、そしてシリコン中に合
金化される。電流−電圧のプローブ及び極性が、
測定誤差を減少させるために、逆にされた。室温
では、測定した２組からの抵抗率は、互いに１乃
至２％内になつた。抵抗値は、５℃間隔で、５℃
から65℃まで測定された。 粒子サイズの測定については、ポリシリコン層
が伝送電子顕微鏡により試験されるようになり、
シリコン基板及び熱二酸化シリコン膜が、食刻除
去された。回折パターは、好ましい方向を示さな
い一様なリングを示した。（220）及び（331）に
方向付けられた結晶子において回折されたビーム
から形成された像について、暗い視域の条件で顕
微鏡写真がとられた。３×3μｍ2の表面領域内の
全ての結晶子を測定することにより、47000Xに
拡大し写真が評価された。各結晶子は、その最大
及びその最小の寸法に沿つて測定され、そして、
２つの値の平均値ｌによつて、特徴付けられた。
全ての値をサイズ・カテゴリliに分類した後に、
平均粒子サイズＬが、全ての結晶子について合計
することにより導かれた。即ち、 Ｌ＝Σnili／Σni 暗い視域条件のために、全ての結晶子が計算さ
れなかつたが、測定された値は、観測されたラン
ダムな方法のために（表に与えられた結果を参
照）、全体の代表的なサブセツトと考えられる。 ホウ素を電気的に活性化し、ポリシリコン層全
体にわたつて平均した分布を得るために、注入後
のアニーリングが必要である。第３図は、約1.6
×1020原子／cm3のホウ素濃度について、窒素中の
アニーリング時間の関数としてポリシリコン層の
抵抗率を示す。第３図に示されているように、層
の抵抗率は、１時間弱のアニーリング後には、本
質的に安定である。その後の小さな変化は、ゆつ
くりした粒子成長によるものである。１×1020原
子／cm3より低い濃度では、ポリシリコン中のホウ
素の迅速な拡散は、一様な分布を導く。ホウ素の
溶解度限界を実質的に超える、ホウ素のより高い
濃度では、ホウ素は、実質的により低い拡散率の
ために、一様には散乱しない。明らかに、ホウ素
の１部分が、沈殿してしまい、冷却後には、電気
的に不活性になつた。 ホウ素の溶解度限界近く又はそれをわずかに越
えるホウ素濃度を有するポリシリコン層の抵抗率
が、第４図に示されている。第４図は、注入され
たホウ素の濃度の関数として抵抗率を示してい
る。描かれた曲線は、注入後、60分間、種々の温
度でアニールされたものである。点々で示された
曲線は、先に1100℃で60分間アニールされ、そし
て注入後、900℃で60分間アニールされたもので
ある。予期されたように、所解度限界に達するま
でに、アクセブタ濃度を増加させると、抵抗率を
減少する。投与の濃度については、より高いアニ
ール温度が、より低い抵抗率を生じる。この結果
は、溶解度における比較的小さな差のためという
よりも、むしろ、ほとんど増加した正孔の移動度
のためである。 粒子サイズについてのアニーリング温度の効果
が、第５図に示されている。約1.6×1020原子／
cm3のホウ素濃度について、３つの異なる温度で窒
素中、60分のアニーリングをした後における
300nｍの厚さのポリシリコン層中の粒子サイズ
の分布が、第５図に与えられている。900℃、１
時間のアニーリング後では、結晶子の約３分の１
が、まだ25nｍよりも小さい。これらは、アニー
リング温度が上昇すると、完全に消える。粒子成
長の上限は、層の厚さにより定まる。1000℃及び
1100℃のアニーリング後の平均粒子サイズは、
900℃の加熱処理後のものに比べて、夫々、２倍
及び３倍大きくなつている。第４図の点線は、も
しアニーリング・ステツプがホウ素の注入前に実
行されるなら、再結晶について同じ状態が得られ
ることを示している。 適度にホウ素がドーブされたポリシリコン層に
ついては、主要な導電機構が、粒子の境界におけ
る電位障壁を越える、熱的に活性化されたキヤリ
ヤの転送であるので、抵抗の温度依存は、負にな
る。この調査についての非常にホウ素ドーブされ
た層は、第６図に示されているように、抵抗につ
いて小さな正の温度係数を有する。第６図は、約
1.6×1020原子／cm3のホウ素濃度を有するポリシ
リコン層に関して、３つのアニール温度について
の温度対抵抗率の比、即ちρf(T)÷ρf（30）を示し
ている。細かい結晶層（TA＝900℃）について
は、TCRが100ppm／℃より小さい。アニール温
度が上昇すると、TCRがより正になり、単結晶
シリコンの値に近づく。従つて、粒子の境界は、
TCRをゼロ近く乃至はそれ以下の値に減少させ
る。 実際の適用については、固体溶解度限界乃至は
それをわずかに越えてホウ素でドーブされたポリ
シリコン層の抵抗体が、特に都合が良い。それら
のシート抵抗は、注入量における小さな変化に対
して敏感でないし、TCRは、100ppm／℃と同じ
位い低くされ得る。ポリシリコン層の厚さの他か
に、制御されるべき最も重要な変数は、製造プロ
セスにおいて用いられる最大温度である。この温
度は、層のTCRの他かに、粒子サイズ及びそれ
によるキヤリヤの移動度（シート抵抗）を定め
る。さらに、層の抵抗値は、実用上興味のある範
囲で抵抗体に印加される電圧には独立である。
第１図は、本発明のある実施例により形成され
たポリシリコン抵抗体の概略断面面図である。第
２図は、本発明の他の実施例により形成された、
NPNトランジスタ及びポリシリコン抵抗体を含
む集積回路の概略断面図である。第３図は、約
1.6×1020原子／cm3のホウ素濃度について、窒素
雰囲気でのアニーリング時間の関数としてポリシ
リコン薄膜の抵抗率を示す。第４図は、900℃、
1000℃及び1100℃の温度について、注入されたホ
ウ素の濃度の関数として抵抗率を示す。第５図
は、３つの異なる温度における、アニーリング後
のポリシリコン薄膜中の粒子サイズの分布を示
す。第６図は、３つのアニーリング温度につい
て、ポリシリコン薄膜の温度対抵抗率の比を示
す。 １０……ウエハ、１２……絶縁層、１４……ポ
リシリコン薄膜、１８……配線層。
たポリシリコン抵抗体の概略断面面図である。第
２図は、本発明の他の実施例により形成された、
NPNトランジスタ及びポリシリコン抵抗体を含
む集積回路の概略断面図である。第３図は、約
1.6×1020原子／cm3のホウ素濃度について、窒素
雰囲気でのアニーリング時間の関数としてポリシ
リコン薄膜の抵抗率を示す。第４図は、900℃、
1000℃及び1100℃の温度について、注入されたホ
ウ素の濃度の関数として抵抗率を示す。第５図
は、３つの異なる温度における、アニーリング後
のポリシリコン薄膜中の粒子サイズの分布を示
す。第６図は、３つのアニーリング温度につい
て、ポリシリコン薄膜の温度対抵抗率の比を示
す。 １０……ウエハ、１２……絶縁層、１４……ポ
リシリコン薄膜、１８……配線層。
Claims (1)
- 【特許請求の範囲】 １ 絶縁体の表面に細かい粒子サイズのポリシリ
コンの層を形成し、 前記ポリシリコン層が、ポリシリコンに対する
ホウ素の固溶解度限界にほぼ等しいか又は当該固
溶解度限界を越える約１×1020原子／cm3から３×
1020原子／cm3の濃度を有するように、前記ポリシ
リコン層にホウ素をイオン注入し、 前記ポリシリコンの層を約900℃の温度でアニ
ールし、 抵抗体としての前記ポリシリコンの層へのコン
タクトを形成すること、 を含むポリシリコン抵抗体の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/364,371 US4467519A (en) | 1982-04-01 | 1982-04-01 | Process for fabricating polycrystalline silicon film resistors |
| US364371 | 1982-04-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182259A JPS58182259A (ja) | 1983-10-25 |
| JPH0550144B2 true JPH0550144B2 (ja) | 1993-07-28 |
Family
ID=23434221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051713A Granted JPS58182259A (ja) | 1982-04-01 | 1983-03-29 | ポリシリコン抵抗体の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4467519A (ja) |
| EP (1) | EP0090963B1 (ja) |
| JP (1) | JPS58182259A (ja) |
| DE (1) | DE3380614D1 (ja) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4467519A (en) * | 1982-04-01 | 1984-08-28 | International Business Machines Corporation | Process for fabricating polycrystalline silicon film resistors |
| US4575923A (en) * | 1983-04-06 | 1986-03-18 | North American Philips Corporation | Method of manufacturing a high resistance layer having a low temperature coefficient of resistance and semiconductor device having such high resistance layer |
| JPS605570A (ja) * | 1983-06-09 | 1985-01-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4579600A (en) * | 1983-06-17 | 1986-04-01 | Texas Instruments Incorporated | Method of making zero temperature coefficient of resistance resistors |
| US4779126A (en) * | 1983-11-25 | 1988-10-18 | International Rectifier Corporation | Optically triggered lateral thyristor with auxiliary region |
| US4679170A (en) * | 1984-05-30 | 1987-07-07 | Inmos Corporation | Resistor with low thermal activation energy |
| US4560419A (en) * | 1984-05-30 | 1985-12-24 | Inmos Corporation | Method of making polysilicon resistors with a low thermal activation energy |
| JPS618966A (ja) * | 1984-06-22 | 1986-01-16 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 金属間化合物半導体集積回路 |
| JPS6186269A (ja) * | 1984-10-04 | 1986-05-01 | Tdk Corp | サ−マルヘツド |
| GB2175136B (en) * | 1985-04-10 | 1988-10-05 | Mitsubishi Electric Corp | Semiconductor manufacturing method |
| JPH0620110B2 (ja) * | 1985-10-07 | 1994-03-16 | 日本電気株式会社 | 半導体装置 |
| DE3545238A1 (de) * | 1985-12-20 | 1987-06-25 | Licentia Gmbh | Strukturierter halbleiterkoerper |
| DE3545244A1 (de) * | 1985-12-20 | 1987-06-25 | Licentia Gmbh | Strukturierter halbleiterkoerper |
| US4764026A (en) * | 1986-07-07 | 1988-08-16 | Varian Associates, Inc. | Semiconductor wafer temperature measuring device and method |
| US4703557A (en) * | 1986-10-07 | 1987-11-03 | Cts Corporation | Adjustment of thick film resistor (TCR) by laser annealing |
| JPS63136668A (ja) * | 1986-11-28 | 1988-06-08 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US5067002A (en) * | 1987-01-30 | 1991-11-19 | Motorola, Inc. | Integrated circuit structures having polycrystalline electrode contacts |
| US4837176A (en) * | 1987-01-30 | 1989-06-06 | Motorola Inc. | Integrated circuit structures having polycrystalline electrode contacts and process |
| US4920388A (en) * | 1987-02-17 | 1990-04-24 | Siliconix Incorporated | Power transistor with integrated gate resistor |
| US5240511A (en) * | 1987-02-20 | 1993-08-31 | National Semiconductor Corporation | Lightly doped polycrystalline silicon resistor having a non-negative temperature coefficient |
| US4762801A (en) * | 1987-02-20 | 1988-08-09 | National Semiconductor Corporation | Method of fabricating polycrystalline silicon resistors having desired temperature coefficients |
| US4797804A (en) * | 1987-03-09 | 1989-01-10 | International Business Machines Corporation | High density, high performance, single event upset immune data storage cell |
| EP0373832A3 (en) * | 1988-12-10 | 1992-03-18 | Canon Kabushiki Kaisha | Semiconductor device and photoelectric conversion apparatus using the device |
| US5028973A (en) * | 1989-06-19 | 1991-07-02 | Harris Corporation | Bipolar transistor with high efficient emitter |
| JP2547870B2 (ja) * | 1989-10-27 | 1996-10-23 | 山形日本電気株式会社 | 半導体装置 |
| JPH0461201A (ja) * | 1990-06-29 | 1992-02-27 | Hitachi Ltd | 薄膜抵抗体 |
| US5138256A (en) * | 1991-04-23 | 1992-08-11 | International Business Machines Corp. | Method and apparatus for determining the thickness of an interfacial polysilicon/silicon oxide film |
| US5481129A (en) * | 1991-10-30 | 1996-01-02 | Harris Corporation | Analog-to-digital converter |
| JPH06143581A (ja) * | 1992-11-05 | 1994-05-24 | Xerox Corp | インクジェット印字ヘッド |
| JP2601136B2 (ja) * | 1993-05-07 | 1997-04-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0786515A (ja) * | 1993-09-16 | 1995-03-31 | Nec Corp | ポリシリコン抵抗体の形成方法 |
| KR950034754A (ko) * | 1994-05-06 | 1995-12-28 | 윌리엄 이. 힐러 | 폴리실리콘 저항을 형성하는 방법 및 이 방법으로부터 제조된 저항 |
| US5489547A (en) * | 1994-05-23 | 1996-02-06 | Texas Instruments Incorporated | Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient |
| JP3124473B2 (ja) * | 1994-08-19 | 2001-01-15 | セイコーインスツルメンツ株式会社 | 半導体装置とその製造方法 |
| US5885884A (en) * | 1995-09-29 | 1999-03-23 | Intel Corporation | Process for fabricating a microcrystalline silicon structure |
| US6315384B1 (en) | 1999-03-08 | 2001-11-13 | Hewlett-Packard Company | Thermal inkjet printhead and high-efficiency polycrystalline silicon resistor system for use therein |
| US6255185B1 (en) | 1999-05-19 | 2001-07-03 | International Business Machines Corporation | Two step anneal for controlling resistor tolerance |
| US6351021B1 (en) * | 1999-07-01 | 2002-02-26 | Intersil Americas Inc. | Low temperature coefficient resistor (TCRL) |
| DE19933959A1 (de) * | 1999-07-20 | 2001-02-01 | Infineon Technologies Ag | Verfahren zur Herstellung zweier unterschiedlich dotierter benachbarter Gebiete in einem integrierten Halbleiter |
| US6267471B1 (en) | 1999-10-26 | 2001-07-31 | Hewlett-Packard Company | High-efficiency polycrystalline silicon resistor system for use in a thermal inkjet printhead |
| JP4389359B2 (ja) * | 2000-06-23 | 2009-12-24 | 日本電気株式会社 | 薄膜トランジスタ及びその製造方法 |
| US6399401B1 (en) * | 2001-07-24 | 2002-06-04 | Advanced Micro Devices, In. | Test structures for electrical linewidth measurement and processes for their formation |
| JP2003077854A (ja) * | 2001-09-05 | 2003-03-14 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| US6682992B2 (en) | 2002-05-15 | 2004-01-27 | International Business Machines Corporation | Method of controlling grain size in a polysilicon layer and in semiconductor devices having polysilicon structures |
| US7285472B2 (en) * | 2005-01-27 | 2007-10-23 | International Business Machines Corporation | Low tolerance polysilicon resistor for low temperature silicide processing |
| US7642892B1 (en) | 2006-03-10 | 2010-01-05 | Integrated Device Technology, Inc. | Negative voltage coefficient resistor and method of manufacture |
| KR20130047775A (ko) * | 2008-09-19 | 2013-05-08 | 에이저 시스템즈 엘엘시 | 집적 회로의 저항 조율을 위해 전자기 복사선에 의해 유도된 규소의 동소체 또는 비정질 변경 |
| US8796772B2 (en) * | 2012-09-24 | 2014-08-05 | Intel Corporation | Precision resistor for non-planar semiconductor device architecture |
| US9570538B2 (en) * | 2014-03-19 | 2017-02-14 | International Business Machines Corporation | Methods of manufacturing polyresistors with selected TCR |
| CN110690169B (zh) * | 2019-10-22 | 2022-06-28 | 深圳兆同星科技有限公司 | 一种集成电路加工工艺 |
| CN112707366A (zh) * | 2020-12-29 | 2021-04-27 | 无锡中微晶园电子有限公司 | 一种高精度多晶低阻的工艺制造技术 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50131488A (ja) * | 1974-04-03 | 1975-10-17 | ||
| JPS52128083A (en) * | 1976-04-20 | 1977-10-27 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS558026A (en) * | 1978-06-30 | 1980-01-21 | Matsushita Electric Ind Co Ltd | Semi-conductor device manufacturing method |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3432792A (en) * | 1967-08-03 | 1969-03-11 | Teledyne Inc | Isolated resistor for integrated circuit |
| US3558374A (en) * | 1968-01-15 | 1971-01-26 | Ibm | Polycrystalline film having controlled grain size and method of making same |
| US3576478A (en) * | 1969-07-22 | 1971-04-27 | Philco Ford Corp | Igfet comprising n-type silicon substrate, silicon oxide gate insulator and p-type polycrystalline silicon gate electrode |
| US4063210A (en) * | 1976-02-17 | 1977-12-13 | General Motors Corporation | Temperature independent semiconductor resistor and method of making same |
| JPS5351985A (en) * | 1976-10-22 | 1978-05-11 | Hitachi Ltd | Semiconductor wiring constitution |
| US4240097A (en) * | 1977-05-31 | 1980-12-16 | Texas Instruments Incorporated | Field-effect transistor structure in multilevel polycrystalline silicon |
| US4209716A (en) * | 1977-05-31 | 1980-06-24 | Texas Instruments Incorporated | Semiconductor integrated circuit with implanted resistor element in second-level polycrystalline silicon layer |
| US4214917A (en) * | 1978-02-10 | 1980-07-29 | Emm Semi | Process of forming a semiconductor memory cell with continuous polysilicon run circuit elements |
| US4157269A (en) * | 1978-06-06 | 1979-06-05 | International Business Machines Corporation | Utilizing polysilicon diffusion sources and special masking techniques |
| US4225877A (en) * | 1978-09-05 | 1980-09-30 | Sprague Electric Company | Integrated circuit with C-Mos logic, and a bipolar driver with polysilicon resistors |
| US4290185A (en) * | 1978-11-03 | 1981-09-22 | Mostek Corporation | Method of making an extremely low current load device for integrated circuit |
| US4210465A (en) * | 1978-11-20 | 1980-07-01 | Ncr Corporation | CISFET Processing including simultaneous implantation of spaced polycrystalline silicon regions and non-memory FET channel |
| US4212684A (en) * | 1978-11-20 | 1980-07-15 | Ncr Corporation | CISFET Processing including simultaneous doping of silicon components and FET channels |
| US4291328A (en) * | 1979-06-15 | 1981-09-22 | Texas Instruments Incorporated | Interlevel insulator for integrated circuit with implanted resistor element in second-level polycrystalline silicon |
| US4229502A (en) * | 1979-08-10 | 1980-10-21 | Rca Corporation | Low-resistivity polycrystalline silicon film |
| JPS5688818A (en) * | 1979-12-17 | 1981-07-18 | Hitachi Ltd | Polycrystalline silicon membrane and its production |
| US4411708A (en) * | 1980-08-25 | 1983-10-25 | Trw Inc. | Method of making precision doped polysilicon vertical ballast resistors by multiple implantations |
| US4431460A (en) * | 1982-03-08 | 1984-02-14 | International Business Machines Corporation | Method of producing shallow, narrow base bipolar transistor structures via dual implantations of selected polycrystalline layer |
| US4467519A (en) * | 1982-04-01 | 1984-08-28 | International Business Machines Corporation | Process for fabricating polycrystalline silicon film resistors |
-
1982
- 1982-04-01 US US06/364,371 patent/US4467519A/en not_active Expired - Lifetime
-
1983
- 1983-03-15 DE DE8383102546T patent/DE3380614D1/de not_active Expired
- 1983-03-15 EP EP83102546A patent/EP0090963B1/en not_active Expired
- 1983-03-29 JP JP58051713A patent/JPS58182259A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50131488A (ja) * | 1974-04-03 | 1975-10-17 | ||
| JPS52128083A (en) * | 1976-04-20 | 1977-10-27 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS558026A (en) * | 1978-06-30 | 1980-01-21 | Matsushita Electric Ind Co Ltd | Semi-conductor device manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0090963B1 (en) | 1989-09-20 |
| EP0090963A3 (en) | 1985-11-21 |
| DE3380614D1 (en) | 1989-10-26 |
| US4467519A (en) | 1984-08-28 |
| EP0090963A2 (en) | 1983-10-12 |
| JPS58182259A (ja) | 1983-10-25 |
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| Kakkad et al. | Dopant Enhanced Grain Growth During Crystallization of Amorphous Silicon Using Rapid Thermal Anealing | |
| Bashira et al. | BRIEF REPORTS AND COMMENTS | |
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