JP3199452B2 - Ｐｎｐ装置用ｐ埋め込み層の製造方法 - Google Patents
Ｐｎｐ装置用ｐ埋め込み層の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title description 9
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 37
- 229910052732 germanium Inorganic materials 0.000 claims description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 29
- 238000009792 diffusion process Methods 0.000 claims description 29
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 26
- 229910052796 boron Inorganic materials 0.000 claims description 26
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 22
- 229910052733 gallium Inorganic materials 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- 230000000873 masking effect Effects 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 229910052787 antimony Inorganic materials 0.000 description 5
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- CKHJYUSOUQDYEN-UHFFFAOYSA-N gallium(3+) Chemical compound [Ga+3] CKHJYUSOUQDYEN-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/2205—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities from the substrate during epitaxy, e.g. autodoping; Preventing or using autodoping
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0119—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs
- H10D84/0121—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs the complementary BJTs being vertical BJTs
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
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Description
【０００１】
【産業上の利用分野】本発明は、プレーナ型のシリコン
エピタキシャルモノリシックＰＮ接合分離型集積回路
（ＩＣ）装置における高導電度のＰ型埋め込み層及びそ
の製造方法に関するものである。
エピタキシャルモノリシックＰＮ接合分離型集積回路
（ＩＣ）装置における高導電度のＰ型埋め込み層及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】この様な埋め込み層は、寄生抵抗を減少
させるために、例えばＰＮＰトランジスタなどの活性回
路要素の下側に位置させることが望ましい。Ｎ型埋め込
み層は、長年の間使用されており、その製造は、プレー
ナ型ＮＰＮトランジスタ及びその他の関連した要素に関
連して日常的なものとなっている。これらは、ドナード
ーピング要素として砒素又はアンチモンの何れかを使用
している。なぜならば、それらのドーピング元素は両方
とも、通常のＮ型ドーパントである燐と比較すると、シ
リコン内において比較的ゆっくりと拡散するので有用で
ある。しかしながら、燐の拡散とほぼ一致する拡散を有
するボロンと比較して、何れのＰ型アクセプタドーパン
トも等しく遅い拡散を有するものはない。従って、ほと
んどのＰＮＰトランジスタはボロンをドープした埋め込
み層を有している。しかしながら、ボロンは比較的迅速
に拡散するので、比較的厚い埋め込み層となる。この特
性は、適宜高電圧のＰＮＰトランジスタを製造する場合
には、エピタキシャル層がＮＰＮトランジスタ用の等価
な層よりも実質的に一層厚いものとしなければならない
ことを意味している。更に、ＩＣ装置においては、米国
特許第４，９４０，６７１号及び第４，９０８，３２８
号に記載される如く、同一のプロセスにおいて縦型ＮＰ
Ｎ及びＰＮＰトランジスタが製造される場合には、エピ
タキシャル層の厚さは妥協の産物でなければならない。
このことは、ＰＮＰ及びＮＰＮトランジスタの性能を同
時的に最適化することを困難としている。
させるために、例えばＰＮＰトランジスタなどの活性回
路要素の下側に位置させることが望ましい。Ｎ型埋め込
み層は、長年の間使用されており、その製造は、プレー
ナ型ＮＰＮトランジスタ及びその他の関連した要素に関
連して日常的なものとなっている。これらは、ドナード
ーピング要素として砒素又はアンチモンの何れかを使用
している。なぜならば、それらのドーピング元素は両方
とも、通常のＮ型ドーパントである燐と比較すると、シ
リコン内において比較的ゆっくりと拡散するので有用で
ある。しかしながら、燐の拡散とほぼ一致する拡散を有
するボロンと比較して、何れのＰ型アクセプタドーパン
トも等しく遅い拡散を有するものはない。従って、ほと
んどのＰＮＰトランジスタはボロンをドープした埋め込
み層を有している。しかしながら、ボロンは比較的迅速
に拡散するので、比較的厚い埋め込み層となる。この特
性は、適宜高電圧のＰＮＰトランジスタを製造する場合
には、エピタキシャル層がＮＰＮトランジスタ用の等価
な層よりも実質的に一層厚いものとしなければならない
ことを意味している。更に、ＩＣ装置においては、米国
特許第４，９４０，６７１号及び第４，９０８，３２８
号に記載される如く、同一のプロセスにおいて縦型ＮＰ
Ｎ及びＰＮＰトランジスタが製造される場合には、エピ
タキシャル層の厚さは妥協の産物でなければならない。
このことは、ＰＮＰ及びＮＰＮトランジスタの性能を同
時的に最適化することを困難としている。
【０００３】所望の低固有抵抗層を形成するが上側に存
在するエピタキシャル層内に過剰に拡散することのない
Ｐドーパントを使用することが望ましい。
在するエピタキシャル層内に過剰に拡散することのない
Ｐドーパントを使用することが望ましい。
【０００４】
【発明が解決しようとする課題】本発明の目的とすると
ころは、垂直に配列したプレーナ型ＰＮＰトランジスタ
と共に使用するのに適したＰ型埋め込み層及びその製造
方法を提供することである。本発明の別の目的とすると
ころは、ドーパントの拡散を抑制すべく作用する比較的
高ドーズのゲルマニウムと共にＰ型埋め込み層が所望さ
れる領域内においてシリコンＩＣウエハにＰ型ドーパン
トを付与する技術を提供することである。
ころは、垂直に配列したプレーナ型ＰＮＰトランジスタ
と共に使用するのに適したＰ型埋め込み層及びその製造
方法を提供することである。本発明の別の目的とすると
ころは、ドーパントの拡散を抑制すべく作用する比較的
高ドーズのゲルマニウムと共にＰ型埋め込み層が所望さ
れる領域内においてシリコンＩＣウエハにＰ型ドーパン
トを付与する技術を提供することである。
【０００５】
【課題を解決するための手段】本発明によれば、Ｐ型埋
め込み層を形成すべきシリコンウエハを適宜の酸化物層
でコーティングし、該酸化物層をホトリソグラフィによ
り埋め込み層を形成すべき箇所から除去する。次いで、
比較的高ドーズのゲルマニウムを、該酸化物をマスクと
して使用して、比較的高い電圧でイオン注入する。次い
で、この注入物をアニーリングし、従って注入されたゲ
ルマニウム原子は置換箇所においてシリコン結晶格子と
結合する。次いで、同一の酸化物マスクを使用してボロ
ン及びガリウムをイオン注入し、それらをゲルマニウム
リッチ領域に対して局所化させる。次いで、該ウエハか
ら酸化物を剥離し、且つ高温付着技術により従来のエピ
タキシャル層を付与する。次いで、エピタキシャル層上
に適宜の酸化物を形成し且つ従来の分離拡散を実施す
る。エピタキシャル層付着及び分離拡散の期間中に、埋
め込み層ドーパントが該エピタキシャル層内に外拡散す
る。該エピタキシャル層はこの外拡散に対処すべく十分
な厚さとせねばならない。ボロンとガリウムとが使用さ
れる場合には、この外拡散は著しく且つ該エピタキシャ
ル層は比較的厚く形成せねばならない。しかしながら、
埋め込み層内にゲルマニウムを設けることにより、この
外拡散をＮＰＮトランジスタ用のＮ型埋め込み層形成の
場合の砒素又はアンチモンのものと同等の程度に十分に
抑制することが可能となる。
め込み層を形成すべきシリコンウエハを適宜の酸化物層
でコーティングし、該酸化物層をホトリソグラフィによ
り埋め込み層を形成すべき箇所から除去する。次いで、
比較的高ドーズのゲルマニウムを、該酸化物をマスクと
して使用して、比較的高い電圧でイオン注入する。次い
で、この注入物をアニーリングし、従って注入されたゲ
ルマニウム原子は置換箇所においてシリコン結晶格子と
結合する。次いで、同一の酸化物マスクを使用してボロ
ン及びガリウムをイオン注入し、それらをゲルマニウム
リッチ領域に対して局所化させる。次いで、該ウエハか
ら酸化物を剥離し、且つ高温付着技術により従来のエピ
タキシャル層を付与する。次いで、エピタキシャル層上
に適宜の酸化物を形成し且つ従来の分離拡散を実施す
る。エピタキシャル層付着及び分離拡散の期間中に、埋
め込み層ドーパントが該エピタキシャル層内に外拡散す
る。該エピタキシャル層はこの外拡散に対処すべく十分
な厚さとせねばならない。ボロンとガリウムとが使用さ
れる場合には、この外拡散は著しく且つ該エピタキシャ
ル層は比較的厚く形成せねばならない。しかしながら、
埋め込み層内にゲルマニウムを設けることにより、この
外拡散をＮＰＮトランジスタ用のＮ型埋め込み層形成の
場合の砒素又はアンチモンのものと同等の程度に十分に
抑制することが可能となる。
【０００６】
【実施例】図１は、垂直乃至は縦型に配設したＮＰＮト
ランジスタを有するシリコンウエハの概略断面図を示し
ている。ウエハ１０はＰ導電型であり、且つその上に、
所望のトランジスタコレクタ特性を与えるべく選択され
た固有抵抗を有するＮ型エピタキシャル層１１を付着形
成している。高度にドープしたＰ＋＋分離リング１２が
エピタキシャル層１１を完全に貫通して拡散されてお
り、従って、活性ＮＰＮトランジスタを収容するＮ型エ
ピタキシャル物質からなるタブを分離している。従っ
て、そのトランジスタはモノリシックシリコンＩＣ内に
おいてＰＮ接合分離型となる。プレーナ即ち平坦状の表
面酸化物１３がエピタキシャル層１１を被覆しており且
つホトリソグラフィにより所定の形状とされて公知のプ
レーナトランジスタの形成を可能としている。
ランジスタを有するシリコンウエハの概略断面図を示し
ている。ウエハ１０はＰ導電型であり、且つその上に、
所望のトランジスタコレクタ特性を与えるべく選択され
た固有抵抗を有するＮ型エピタキシャル層１１を付着形
成している。高度にドープしたＰ＋＋分離リング１２が
エピタキシャル層１１を完全に貫通して拡散されてお
り、従って、活性ＮＰＮトランジスタを収容するＮ型エ
ピタキシャル物質からなるタブを分離している。従っ
て、そのトランジスタはモノリシックシリコンＩＣ内に
おいてＰＮ接合分離型となる。プレーナ即ち平坦状の表
面酸化物１３がエピタキシャル層１１を被覆しており且
つホトリソグラフィにより所定の形状とされて公知のプ
レーナトランジスタの形成を可能としている。
【０００７】該トランジスタは、導電性埋め込み層１４
を有しており、該埋め込み層は高度にドープしたＮ＋＋
であり且つ基板ウエハ１０内に延在している。エピタキ
シャル層を成長した後に外拡散が発生するので、該埋め
込み層はエピタキシャル層１１内に多少延在している。
高度に拡散したＮ＋＋シンカ１５が従来のプレーナトラ
ンジスタの形態で、埋め込み層１４から上表面金属コン
タクト１６への接続を与えている。
を有しており、該埋め込み層は高度にドープしたＮ＋＋
であり且つ基板ウエハ１０内に延在している。エピタキ
シャル層を成長した後に外拡散が発生するので、該埋め
込み層はエピタキシャル層１１内に多少延在している。
高度に拡散したＮ＋＋シンカ１５が従来のプレーナトラ
ンジスタの形態で、埋め込み層１４から上表面金属コン
タクト１６への接続を与えている。
【０００８】Ｐ型ベース領域１７が、エピタキシャル層
１１表面から本体内へ延在しており且つ金属表面コンタ
クト１８が設けられている。エピタキシャル物質よりも
一層高度にドープされているベース領域１７は、所望の
トランジスタベースパラメータを与えるべく選択された
固有抵抗を有している。
１１表面から本体内へ延在しており且つ金属表面コンタ
クト１８が設けられている。エピタキシャル物質よりも
一層高度にドープされているベース領域１７は、所望の
トランジスタベースパラメータを与えるべく選択された
固有抵抗を有している。
【０００９】非常に高度にドープしたＮ＋＋エミッタ領
域１９はベース領域１７内に閉込められており且つ部分
的にそれを介して延在している。表面金属コンタクト２
０はＮＰＮトランジスタエミッタ接続部を与えている。
理解される如く、該トランジスタ電極は垂直に即ち縦型
に配列されており且つ矢印２１はトランジスタコレクタ
領域の厚さを表わしている。この寸法は、エピタキシャ
ル層固有抵抗と共に、主にトランジスタコレクタブレー
クダウン電圧を決定する。高コレクタ電圧装置の場合、
寸法２１はかなりのものであり且つエピタキシャル層厚
さは主にそれにより決定される。実際上、埋め込み層１
４は、砒素又はアンチモンの何れかでドープされ、砒素
及びアンチモンは、両方とも、燐と比較すると比較的ゆ
っくりと拡散する。明らかに、エピタキシャル層１１の
前に基板表面１０上に通常はＣＶＤにより付着形成され
る層１４は、エピタキシャル層内に上方に拡散する。ベ
ース領域１７が下方に拡散するので、寸法２１は、拡散
長未満の層厚さにより決定される。これらの拡散長は、
エピタキシャル層成長及び爾後の分離拡散期間中に主に
形成される。埋め込み層１４内に遅く拡散する物質を使
用することにより、寸法２１は与えられたエピタキシャ
ル層厚さに対し最大となる。
域１９はベース領域１７内に閉込められており且つ部分
的にそれを介して延在している。表面金属コンタクト２
０はＮＰＮトランジスタエミッタ接続部を与えている。
理解される如く、該トランジスタ電極は垂直に即ち縦型
に配列されており且つ矢印２１はトランジスタコレクタ
領域の厚さを表わしている。この寸法は、エピタキシャ
ル層固有抵抗と共に、主にトランジスタコレクタブレー
クダウン電圧を決定する。高コレクタ電圧装置の場合、
寸法２１はかなりのものであり且つエピタキシャル層厚
さは主にそれにより決定される。実際上、埋め込み層１
４は、砒素又はアンチモンの何れかでドープされ、砒素
及びアンチモンは、両方とも、燐と比較すると比較的ゆ
っくりと拡散する。明らかに、エピタキシャル層１１の
前に基板表面１０上に通常はＣＶＤにより付着形成され
る層１４は、エピタキシャル層内に上方に拡散する。ベ
ース領域１７が下方に拡散するので、寸法２１は、拡散
長未満の層厚さにより決定される。これらの拡散長は、
エピタキシャル層成長及び爾後の分離拡散期間中に主に
形成される。埋め込み層１４内に遅く拡散する物質を使
用することにより、寸法２１は与えられたエピタキシャ
ル層厚さに対し最大となる。
【００１０】上述した構成はプレーナ型ＩＣ装置に対し
て典型的なものであるが、それは多数の方法で修正する
ことが可能である。一般的に行なわれている一つの修正
形態では、「アワーグラス（ｈｏｕｒｇｌａｓｓ）」と
呼ばれる分離方法がある。このアプローチにおいては、
分離領域１２が２ステップ分離プロセスを使用するため
に、アワーグラス即ち漏刻形状を有している。この場
合、埋め込み層を付着形成する場合に基板表面に対し最
初に分離不純物を付与する。次いで、エピタキシャル層
を成長させた後に、整合させた分離不純物領域をウエハ
の上表面に付与する。それに続く拡散サイクルでは、エ
ピタキシャル層を介して分離領域不純物を半分だけ拡散
させることが必要であるに過ぎない。このことは、拡散
サイクル時間を減少させることを意味しており、そのこ
とは、更に、埋め込み層１４の上方拡散を減少させる。
アワーグラス分離拡散が使用される場合には、シンカ１
５もアワーグラス形状を使用する。このことは、埋め込
み層の端部内に高ドーズの不純物を付与することにより
行なわれ、且つ等価な整合型付着をエピタキシャル層の
上部に付与する。次いで、分離拡散期間中に、シンカ１
５が形成される。この後者のアワーグラス分離プロセス
は、主に、エピタキシャル層厚さを減少させるために使
用されるが、それは更に二次的な利点を有している。層
１１は一層薄いので、横方向拡散も著しく減少される場
合には、分離拡散を完全に貫通して駆動することは必要
ではない。このことは、分離のために必要とされる面積
を減少させ且つ活性装置密度を改善する。
て典型的なものであるが、それは多数の方法で修正する
ことが可能である。一般的に行なわれている一つの修正
形態では、「アワーグラス（ｈｏｕｒｇｌａｓｓ）」と
呼ばれる分離方法がある。このアプローチにおいては、
分離領域１２が２ステップ分離プロセスを使用するため
に、アワーグラス即ち漏刻形状を有している。この場
合、埋め込み層を付着形成する場合に基板表面に対し最
初に分離不純物を付与する。次いで、エピタキシャル層
を成長させた後に、整合させた分離不純物領域をウエハ
の上表面に付与する。それに続く拡散サイクルでは、エ
ピタキシャル層を介して分離領域不純物を半分だけ拡散
させることが必要であるに過ぎない。このことは、拡散
サイクル時間を減少させることを意味しており、そのこ
とは、更に、埋め込み層１４の上方拡散を減少させる。
アワーグラス分離拡散が使用される場合には、シンカ１
５もアワーグラス形状を使用する。このことは、埋め込
み層の端部内に高ドーズの不純物を付与することにより
行なわれ、且つ等価な整合型付着をエピタキシャル層の
上部に付与する。次いで、分離拡散期間中に、シンカ１
５が形成される。この後者のアワーグラス分離プロセス
は、主に、エピタキシャル層厚さを減少させるために使
用されるが、それは更に二次的な利点を有している。層
１１は一層薄いので、横方向拡散も著しく減少される場
合には、分離拡散を完全に貫通して駆動することは必要
ではない。このことは、分離のために必要とされる面積
を減少させ且つ活性装置密度を改善する。
【００１１】上述した従来技術に関する説明は、ＩＣ形
態でどの様にして縦型プレーナＮＰＮトランジスタを形
成することが可能であるかを示している。ＰＮＰトラン
ジスタを製造する場合には、異なった一組の装置条件が
関与する。アクセプタ即ちＰ型シリコンドーピングを与
えるIII族元素は、Ｖ族ドナー元素である砒素及びアン
チモンと等価なゆっくりと拡散する元素を有するもので
はない。典型的に、ボロンドーピングが使用されるが、
その拡散定数は比較的速い拡散元素である燐の拡散定数
と比較的似通っている。このことは、埋め込み層として
ボロンを使用する場合には、外拡散が大きく且つエピタ
キシャル層はそれと比例して一層厚いものとせねばなら
ないことを意味している。
態でどの様にして縦型プレーナＮＰＮトランジスタを形
成することが可能であるかを示している。ＰＮＰトラン
ジスタを製造する場合には、異なった一組の装置条件が
関与する。アクセプタ即ちＰ型シリコンドーピングを与
えるIII族元素は、Ｖ族ドナー元素である砒素及びアン
チモンと等価なゆっくりと拡散する元素を有するもので
はない。典型的に、ボロンドーピングが使用されるが、
その拡散定数は比較的速い拡散元素である燐の拡散定数
と比較的似通っている。このことは、埋め込み層として
ボロンを使用する場合には、外拡散が大きく且つエピタ
キシャル層はそれと比例して一層厚いものとせねばなら
ないことを意味している。
【００１２】米国特許第４，７４６，９６４号に示した
如く、ガリウムはボロンと対構成とさせて、拡散速度を
減少させることが可能であり、且つボロンとガリウムの
組合わせから構成される埋め込み層を実現することが可
能である。しかしながら、その場合に得られる改良は必
ずしも満足のいくものではない。
如く、ガリウムはボロンと対構成とさせて、拡散速度を
減少させることが可能であり、且つボロンとガリウムの
組合わせから構成される埋め込み層を実現することが可
能である。しかしながら、その場合に得られる改良は必
ずしも満足のいくものではない。
【００１３】本発明者等の知見によれば、シリコンを、
ボロン及びガリウムと共に、ゲルマニウムでドーピング
した場合には、アクセプタの拡散が比較的ゆっくりとし
た速度で進行する程度にその拡散が抑制されることが判
明した。この拡散の抑制は、シリコン表面に約５−７×
１０15原子数／ｃｍ2 のゲルマニウムを付着形成した場
合に明らかとなる。この効果は、ゲルマニウムの含有量
を増加させると共に増加する。図２は、シリコン内のゲ
ルマニウム、ボロン及びガリウムの不純物分布をプロッ
トしたグラフである。このグラフは、Ｐ型シリコンウエ
ハを以下の如くに処理した場合に採取したデータから構
成したものである。
ボロン及びガリウムと共に、ゲルマニウムでドーピング
した場合には、アクセプタの拡散が比較的ゆっくりとし
た速度で進行する程度にその拡散が抑制されることが判
明した。この拡散の抑制は、シリコン表面に約５−７×
１０15原子数／ｃｍ2 のゲルマニウムを付着形成した場
合に明らかとなる。この効果は、ゲルマニウムの含有量
を増加させると共に増加する。図２は、シリコン内のゲ
ルマニウム、ボロン及びガリウムの不純物分布をプロッ
トしたグラフである。このグラフは、Ｐ型シリコンウエ
ハを以下の如くに処理した場合に採取したデータから構
成したものである。
【００１４】５０ｋｅＶのエネルギで１．５×１０16原
子数／ｃｍ2のドーズでゲルマニウムをウエハ内にイオ
ン注入させた。３０ｋｅＶのエネルギで３×１０14原子
数／ｃｍ2のドーズでガリウムをイオン注入し且つ３０
ｋｅＶのエネルギで６×１０14原子数／ｃｍ2のドーズ
で二弗化ボロンをイオン注入した。ゲルマニウムの注入
に続いて、１０秒の間１１００℃でアニーリングを行な
い、次いで３０分間の間純粋な酸素中において９００℃
でアニーリングを行なった。ガリウム及びボロンの注入
に続いて、３０分間の間、純粋な酸素中において９００
℃でアニーリングを行なった。ガリウム及びボロンは、
ゲルマニウムをドープした区域及びゲルマニウムが存在
しないその他の区域内に注入させた。二次イオン磁気分
光を使用して、ゲルマニウム、ガリウム及びボロンの化
学的分布を測定した。曲線２３はゲルマニウムの分布を
示している。曲線２４及び２５は、ゲルマニウムなしで
の、ガリウム分布及びボロン分布をそれぞれ示してい
る。曲線２６及び２７は、ゲルマニウムが存在する場合
のガリウム分布及びボロン分布をそれぞれ示している。
理解される如く、ゲルマニウムが存在することにより、
アクセプタの侵入度は約半分となっている。
子数／ｃｍ2のドーズでゲルマニウムをウエハ内にイオ
ン注入させた。３０ｋｅＶのエネルギで３×１０14原子
数／ｃｍ2のドーズでガリウムをイオン注入し且つ３０
ｋｅＶのエネルギで６×１０14原子数／ｃｍ2のドーズ
で二弗化ボロンをイオン注入した。ゲルマニウムの注入
に続いて、１０秒の間１１００℃でアニーリングを行な
い、次いで３０分間の間純粋な酸素中において９００℃
でアニーリングを行なった。ガリウム及びボロンの注入
に続いて、３０分間の間、純粋な酸素中において９００
℃でアニーリングを行なった。ガリウム及びボロンは、
ゲルマニウムをドープした区域及びゲルマニウムが存在
しないその他の区域内に注入させた。二次イオン磁気分
光を使用して、ゲルマニウム、ガリウム及びボロンの化
学的分布を測定した。曲線２３はゲルマニウムの分布を
示している。曲線２４及び２５は、ゲルマニウムなしで
の、ガリウム分布及びボロン分布をそれぞれ示してい
る。曲線２６及び２７は、ゲルマニウムが存在する場合
のガリウム分布及びボロン分布をそれぞれ示している。
理解される如く、ゲルマニウムが存在することにより、
アクセプタの侵入度は約半分となっている。
【００１５】図３乃至６は、本発明の一実施例に基づい
てＰ型埋め込み層を製造する場合のシリコンウエハの変
化を示している。図面はウエハの一部のみを示しており
且つ縮尺通りに示してあるわけではない。図面の簡単化
のために、縦方向の寸法を誇張して示してある。
てＰ型埋め込み層を製造する場合のシリコンウエハの変
化を示している。図面はウエハの一部のみを示しており
且つ縮尺通りに示してあるわけではない。図面の簡単化
のために、縦方向の寸法を誇張して示してある。
【００１６】図３に示した如く、Ｎ型基板ウエハ３０に
１ミクロン厚さの酸化物層３１が設けてある。該ウエハ
へホトレジスト層３２を付与し、且つ開口３３を形成し
て埋め込み層を形成すべき箇所において該酸化物を露出
させる。次いで、該ウエハをエッチングして該酸化物を
除去し且つ開口３３内側にシリコン表面を露出させる。
１ミクロン厚さの酸化物層３１が設けてある。該ウエハ
へホトレジスト層３２を付与し、且つ開口３３を形成し
て埋め込み層を形成すべき箇所において該酸化物を露出
させる。次いで、該ウエハをエッチングして該酸化物を
除去し且つ開口３３内側にシリコン表面を露出させる。
【００１７】次いで、該ホトレジストを除去し且つウエ
ハをウェット酸素中において酸化させて、図示した如
く、埋め込み層領域内にシリコンノッチ（凹所）を形成
する。次いで、該酸化物を剥離し且つウエハを、図４に
示した如く、ゲルマニウムでイオン注入する。ゲルマニ
ウムは、１８０ｋｅＶのエネルギで２×１０16原子数／
ｃｍ2のドーズで注入させる。従って、領域３４内のシ
リコンは高度にゲルマニウムでドープされることとな
る。次いで、該ウエハを不活性又は中性雰囲気中におい
て３０分間の間１１００℃でアニーリングを行なう。こ
のアニーリング期間中に、ゲルマニウム原子は置換箇所
においてシリコン結晶格子内に入り込む。このアニーリ
ングは、イオン注入期間中に発生される場合のある結晶
欠陥を緩和する作用がある。
ハをウェット酸素中において酸化させて、図示した如
く、埋め込み層領域内にシリコンノッチ（凹所）を形成
する。次いで、該酸化物を剥離し且つウエハを、図４に
示した如く、ゲルマニウムでイオン注入する。ゲルマニ
ウムは、１８０ｋｅＶのエネルギで２×１０16原子数／
ｃｍ2のドーズで注入させる。従って、領域３４内のシ
リコンは高度にゲルマニウムでドープされることとな
る。次いで、該ウエハを不活性又は中性雰囲気中におい
て３０分間の間１１００℃でアニーリングを行なう。こ
のアニーリング期間中に、ゲルマニウム原子は置換箇所
においてシリコン結晶格子内に入り込む。このアニーリ
ングは、イオン注入期間中に発生される場合のある結晶
欠陥を緩和する作用がある。
【００１８】次いで、図５に示した如く、該ウエハに対
して３０ｋｅＶのエネルギで３×１０14原子数／ｃｍ2
のドーズでガリウムをイオン注入し、次いで３０ｋｅＶ
のエネルギで６×１０14原子数／ｃｍ2のドーズで二弗
化ボロンをイオン注入する。該注入エネルギは、何れの
元素の投影範囲をほぼ等しいものとさせる。このこと
は、約２：３のドーズ比を与える。次いで、該ウエハを
純粋酸素中において９００℃の温度で３０分間の間アニ
ーリングする。
して３０ｋｅＶのエネルギで３×１０14原子数／ｃｍ2
のドーズでガリウムをイオン注入し、次いで３０ｋｅＶ
のエネルギで６×１０14原子数／ｃｍ2のドーズで二弗
化ボロンをイオン注入する。該注入エネルギは、何れの
元素の投影範囲をほぼ等しいものとさせる。このこと
は、約２：３のドーズ比を与える。次いで、該ウエハを
純粋酸素中において９００℃の温度で３０分間の間アニ
ーリングする。
【００１９】最後のアニーリングに続いて、該ウエハ表
面から酸化物を剥離し且つ注意深くクリーニングを行な
う。次いで、１０ミクロンの厚さのＮ型エピタキシャル
層を成長させて図６の層３５を形成する。従って、図４
及び５においてイオン注入させた不純物が結合して埋め
込み層３６を形成する。図４において形成したノッチ即
ち凹所は、新たに形成されたウエハ表面において埋め込
み層を画定すべく作用する。
面から酸化物を剥離し且つ注意深くクリーニングを行な
う。次いで、１０ミクロンの厚さのＮ型エピタキシャル
層を成長させて図６の層３５を形成する。従って、図４
及び５においてイオン注入させた不純物が結合して埋め
込み層３６を形成する。図４において形成したノッチ即
ち凹所は、新たに形成されたウエハ表面において埋め込
み層を画定すべく作用する。
【００２０】図３乃至６には示していないが、該ウエハ
のその他の領域を処理して、ゲルマニウムが存在しない
埋め込み層を形成することが可能である。点線３７はゲ
ルマニウムの抑制効果が存在しない場合のＰ型埋め込み
層の上方拡散の限界を示している。
のその他の領域を処理して、ゲルマニウムが存在しない
埋め込み層を形成することが可能である。点線３７はゲ
ルマニウムの抑制効果が存在しない場合のＰ型埋め込み
層の上方拡散の限界を示している。
【００２１】図７は、元のウエハ表面と相対的な深さに
対する活性キャリア濃度のプロットを示したグラフであ
る。曲線３８は、ゲルマニウムが存在する場合のキャリ
ア濃度を示しており、一方曲線３９はゲルマニウムが存
在しない場合の濃度を示している。約４×１０14／ｃｃ
のバックグラウンドは、Ｎ型ウエハドーピングを表わし
ている。その結果得られるＰＮ接合は、ゲルマニウムが
存在する場合には、０．２ミクロンより多少小さな深さ
に存在しており、且つゲルマニウムが存在しない場合に
は、その深さはほぼ２倍の深さである。その結果得られ
る図６の埋め込み層３５は、約２×１０18キャリア／ｃ
ｃのピークドーピング濃度を有しており、それは０．０
１Ω・ｃｍよりも実質的に小さなシリコン固有抵抗を示
している。
対する活性キャリア濃度のプロットを示したグラフであ
る。曲線３８は、ゲルマニウムが存在する場合のキャリ
ア濃度を示しており、一方曲線３９はゲルマニウムが存
在しない場合の濃度を示している。約４×１０14／ｃｃ
のバックグラウンドは、Ｎ型ウエハドーピングを表わし
ている。その結果得られるＰＮ接合は、ゲルマニウムが
存在する場合には、０．２ミクロンより多少小さな深さ
に存在しており、且つゲルマニウムが存在しない場合に
は、その深さはほぼ２倍の深さである。その結果得られ
る図６の埋め込み層３５は、約２×１０18キャリア／ｃ
ｃのピークドーピング濃度を有しており、それは０．０
１Ω・ｃｍよりも実質的に小さなシリコン固有抵抗を示
している。
【００２２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来技術に基づくＮＰＮトランジスタを有す
るシリコンウエハの一部を示した概略断面図。
るシリコンウエハの一部を示した概略断面図。
【図２】 イオン注入したボロン及びガリウムドーパン
ト濃度のみ及びゲルマニウムの存在下におけるボロン及
びガリウムに対するアニーリング後の分布を示したグラ
フ図。
ト濃度のみ及びゲルマニウムの存在下におけるボロン及
びガリウムに対するアニーリング後の分布を示したグラ
フ図。
【図３】 本発明の一実施例に基づいてＰ型埋め込み層
を製造する１段階における状態を示したシリコンウエハ
の一部の概略断面図。
を製造する１段階における状態を示したシリコンウエハ
の一部の概略断面図。
【図４】 本発明の一実施例に基づいてＰ型埋め込み層
を製造する１段階における状態を示したシリコンウエハ
の一部の概略断面図。
を製造する１段階における状態を示したシリコンウエハ
の一部の概略断面図。
【図５】 本発明の一実施例に基づいてＰ型埋め込み層
を製造する１段階における状態を示したシリコンウエハ
の一部の概略断面図。
を製造する１段階における状態を示したシリコンウエハ
の一部の概略断面図。
【図６】 本発明の一実施例に基づいてＰ型埋め込み層
を製造する１段階における状態を示したシリコンウエハ
の一部の概略断面図。
を製造する１段階における状態を示したシリコンウエハ
の一部の概略断面図。
【図７】 図６の段階の後のキャリア濃度を示しており
且つ実線がゲルマニウムが存在する場合のＰ型埋め込み
層及び点線がゲルマニウムが存在しない場合の埋め込み
層をそれぞれ示したグラフ図。
且つ実線がゲルマニウムが存在する場合のＰ型埋め込み
層及び点線がゲルマニウムが存在しない場合の埋め込み
層をそれぞれ示したグラフ図。
３０ 基板ウエハ ３１ 酸化物層 ３２ ホトレジスト層 ３３ 開口 ３６ 埋め込み層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シェルドン アロノウィッツ アメリカ合衆国， カリフォルニア 95127， サン ノゼ， バーレイ コ ート 3577 (56)参考文献 特開 平４−14815（ＪＰ，Ａ) 特開 昭58−27340（ＪＰ，Ａ) 米国特許4940671（ＵＳ，Ａ) 米国特許4746964（ＵＳ，Ａ) ＫＷＯＫ Ｋ．ＮＧ ｅｔ．ａ ｌ．，”Ｓｕｐｐｒｅｓｓｉｏｎ ｏｆ Ｈ０ｔ−Ｃａｒｒｉｅｒ Ｄｅｇｒａ ｄａｔｉｏｎ ｉｎ Ｓｉ ＭＯＳＦＥ Ｔ”，ＩＥＥＥ ＥＬＥＣＴＲＯＮ Ｄ ＥＶＩＣＥ ＬＥＴＴＥＲＳ，Ｖｏｌ. 11，Ｎｏ．１，1990年１月，ｐ45−47 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/22 - 21/24 H01L 21/26 - 21/268 H01L 21/322 - 21/326 H01L 21/33 - 21/331 H01L 21/70 - 21/74 H01L 21/76 - 21/765 H01L 21/77 H01L 29/68 - 29/737
Claims (7)
- 【請求項１】Ｐ型エピタキシャル層を上側に成長させた
Ｎ型基板を有するシリコン構成体内であって前記基板と
前記エピタキシャル層との界面に位置しているＰ型不純
物の埋込層を形成するボロンとガリウムの組合せの外拡
散を抑制する方法において、前記ボロンとガリウムの組
合せの拡散を抑制するのに十分な量のゲルマニウムを前
記埋込層の領域内に導入させることを特徴とする方法。 - 【請求項２】請求項１において、前記ゲルマニウムをイ
オン注入によって導入させることを特徴とする方法。 - 【請求項３】請求項２において、前記イオン注入の後に
アニーリングを行うことを特徴とする方法。 - 【請求項４】請求項２において、前記ボロンとガリウム
及び前記ゲルマニウムをイオン注入によって導入させる
ことを特徴とする方法。 - 【請求項５】請求項４において、前記イオン注入の後に
アニーリングを行うことを特徴とする方法。 - 【請求項６】シリコン基板内に埋込層を形成する方法に
おいて、 基板上にマスク用酸化物を形成し、 埋込層を形成すべき個所において前記マスク用酸化物内
に開口を形成し、 前記マスク用酸化物内の前記開口を介して前記基板内に
ゲルマニウムをイオン注入し、 前記イオン注入したゲルマニウムをアニーリングし、 前記マスク用酸化物内の前記開口を介して前記基板内に
ボロンとガリウムの組合せをイオン注入し、 前記イオン注入したボロンとガリウムとをアニーリング
し、 前記基板の表面から全ての酸化物を除去し、 前記基板の表面上にエピタキシャルシリコン層を設け、
その場合に前記ゲルマニウム、ガリウム、ボロンが前記
基板と前記エピタキシャルシリコン層との間の界面近く
に位置しており且つ前記ゲルマニウムが前記ボロンとガ
リウムのシリコン内への拡散を抑制する、 ことを特徴とする方法。 - 【請求項７】請求項６において、前記マスク用酸化物内
に開口を形成するステップの直後に、酸化及び酸化物剥
離を行って、前記開口内のシリコンを除去し、その際に
前記埋込層を形成すべき個所の前記シリコン基板内に凹
所を形成することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/710,646 US5137838A (en) | 1991-06-05 | 1991-06-05 | Method of fabricating P-buried layers for PNP devices |
| US710646 | 1991-06-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183046A JPH05183046A (ja) | 1993-07-23 |
| JP3199452B2 true JP3199452B2 (ja) | 2001-08-20 |
Family
ID=24854933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14595892A Expired - Lifetime JP3199452B2 (ja) | 1991-06-05 | 1992-06-05 | Ｐｎｐ装置用ｐ埋め込み層の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5137838A (ja) |
| EP (1) | EP0536869A3 (ja) |
| JP (1) | JP3199452B2 (ja) |
| KR (1) | KR100272067B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296387A (en) * | 1991-03-06 | 1994-03-22 | National Semiconductor Corporation | Method of providing lower contact resistance in MOS transistor structures |
| US5792679A (en) * | 1993-08-30 | 1998-08-11 | Sharp Microelectronics Technology, Inc. | Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant |
| US5633177A (en) * | 1993-11-08 | 1997-05-27 | Advanced Micro Devices, Inc. | Method for producing a semiconductor gate conductor having an impurity migration barrier |
| US5861321A (en) * | 1995-11-21 | 1999-01-19 | Texas Instruments Incorporated | Method for doping epitaxial layers using doped substrate material |
| JPH10261588A (ja) * | 1997-03-19 | 1998-09-29 | Mitsubishi Electric Corp | 半導体装置 |
| FR2779005B1 (fr) * | 1998-05-19 | 2000-07-13 | Sgs Thomson Microelectronics | Procede de depot par epitaxie d'une couche de silicium sur un substrat de silicium fortement dope |
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| US8530934B2 (en) | 2005-11-07 | 2013-09-10 | Atmel Corporation | Integrated circuit structures containing a strain-compensated compound semiconductor layer and methods and systems related thereto |
| JP4677890B2 (ja) | 2005-11-29 | 2011-04-27 | 信越半導体株式会社 | 埋め込み拡散エピタキシャルウエーハの製造方法および埋め込み拡散エピタキシャルウエーハ |
| US20070148890A1 (en) * | 2005-12-27 | 2007-06-28 | Enicks Darwin G | Oxygen enhanced metastable silicon germanium film layer |
| US20070262295A1 (en) * | 2006-05-11 | 2007-11-15 | Atmel Corporation | A method for manipulation of oxygen within semiconductor materials |
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| US20090004458A1 (en) * | 2007-06-29 | 2009-01-01 | Memc Electronic Materials, Inc. | Diffusion Control in Heavily Doped Substrates |
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- 1992-05-27 EP EP19920304751 patent/EP0536869A3/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH05183046A (ja) | 1993-07-23 |
| KR930001466A (ko) | 1993-01-16 |
| KR100272067B1 (ko) | 2000-11-15 |
| EP0536869A3 (en) | 1993-06-23 |
| EP0536869A2 (en) | 1993-04-14 |
| US5137838A (en) | 1992-08-11 |
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