JPH11330439A - 超薄型ｓｏｉ静電気放電保護素子の形成方法 - Google Patents
超薄型ｓｏｉ静電気放電保護素子の形成方法Info
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- JPH11330439A JPH11330439A JP11047212A JP4721299A JPH11330439A JP H11330439 A JPH11330439 A JP H11330439A JP 11047212 A JP11047212 A JP 11047212A JP 4721299 A JP4721299 A JP 4721299A JP H11330439 A JPH11330439 A JP H11330439A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】
【課題】 追加的に１つの処理工程のみを要求する、薄
型ＳＯＩ基板上のＥＳＤ保護素子を提供する。 【解決手段】 超薄型ＳＯＩ基板上に、ＥＳＤ保護素子
を形成する方法は、絶縁領域を単結晶シリコン基板上に
形成する工程および選択的に導電する領域を単結晶シリ
コン基板上に形成する工程を含む、単結晶シリコン基板
を調製する工程と、ドーパントを用いて、選択的に導電
する層をドーピングする工程と、選択された絶縁領域お
よびドープされた選択的に導電する領域の上に、シリコ
ン層をエピタキシャル成長させる工程と、エピタキシャ
ル成長されたシリコン層内にドーパントを再分散するた
めに、基板と基板上に形成された構造体とを、約８５０
から１１５０℃の温度で、約３０分から３時間までの
間、加熱する工程と、構造体における追加的な層の製造
を完成する工程と、構造体をメタライジングする工程と
を含む。
型ＳＯＩ基板上のＥＳＤ保護素子を提供する。 【解決手段】 超薄型ＳＯＩ基板上に、ＥＳＤ保護素子
を形成する方法は、絶縁領域を単結晶シリコン基板上に
形成する工程および選択的に導電する領域を単結晶シリ
コン基板上に形成する工程を含む、単結晶シリコン基板
を調製する工程と、ドーパントを用いて、選択的に導電
する層をドーピングする工程と、選択された絶縁領域お
よびドープされた選択的に導電する領域の上に、シリコ
ン層をエピタキシャル成長させる工程と、エピタキシャ
ル成長されたシリコン層内にドーパントを再分散するた
めに、基板と基板上に形成された構造体とを、約８５０
から１１５０℃の温度で、約３０分から３時間までの
間、加熱する工程と、構造体における追加的な層の製造
を完成する工程と、構造体をメタライジングする工程と
を含む。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、酸素注入分離（Ｓ
ｅｐａｒａｔｏｉｎ ｂｙ Ｉｍｐｌａｎｔａｔｉｏｎ
ｏｆ Ｏｘｙｇｅｎ：ＳＩＭＯＸ）基板等の絶縁性基
板上シリコン(Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔ
ｏｒ：ＳＯＩ)基板上での、超ＬＳＩ（ＶＬＳＩ）およ
び超々ＬＳＩ（ＵＬＳＩ）の形成に関し、詳細には、大
きな静電気放電保護を有する素子の製造に関する。
ｅｐａｒａｔｏｉｎ ｂｙ Ｉｍｐｌａｎｔａｔｉｏｎ
ｏｆ Ｏｘｙｇｅｎ：ＳＩＭＯＸ）基板等の絶縁性基
板上シリコン(Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔ
ｏｒ：ＳＯＩ)基板上での、超ＬＳＩ（ＶＬＳＩ）およ
び超々ＬＳＩ（ＵＬＳＩ）の形成に関し、詳細には、大
きな静電気放電保護を有する素子の製造に関する。
【０００２】
【従来の技術】超ＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ Ｓｃ
ａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：ＶＬＳＩ）および超
々ＬＳＩ（Ｕｌｔｒａ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎ
ｔｅｇｒａｔｉｏｎ：ＵＬＳＩ）構造体において、集積
回路の部分として製造される独立した素子の数は増加し
続け、同時に一方では素子の大きさは減少している。
ａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：ＶＬＳＩ）および超
々ＬＳＩ（Ｕｌｔｒａ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎ
ｔｅｇｒａｔｉｏｎ：ＵＬＳＩ）構造体において、集積
回路の部分として製造される独立した素子の数は増加し
続け、同時に一方では素子の大きさは減少している。
【０００３】
【発明が解決しようとする課題】その結果、素子が占め
る領域が減少するだけでなく、上部のシリコン膜の厚さ
も減少する。上部のシリコン膜層の上に形成される公知
の従来の静電気放電（ＥＳＤ）保護素子は、水平方向の
素子（ｌａｔｅｒａｌ ｄｅｖｉｃｅ）として形成され
るが、上記の結果、そのようなＥＳＤ保護素子の活性領
域が減少し、結果的に脆弱なＥＳＤ保護しか得られな
い。ＳＯＩウエハの基板上にＥＳＤ保護素子が製造され
る場合、プロセスは複雑且つより長くなり、つまりその
ような素子を製造するためには、より高いコストがかか
る。
る領域が減少するだけでなく、上部のシリコン膜の厚さ
も減少する。上部のシリコン膜層の上に形成される公知
の従来の静電気放電（ＥＳＤ）保護素子は、水平方向の
素子（ｌａｔｅｒａｌ ｄｅｖｉｃｅ）として形成され
るが、上記の結果、そのようなＥＳＤ保護素子の活性領
域が減少し、結果的に脆弱なＥＳＤ保護しか得られな
い。ＳＯＩウエハの基板上にＥＳＤ保護素子が製造され
る場合、プロセスは複雑且つより長くなり、つまりその
ような素子を製造するためには、より高いコストがかか
る。
【０００４】本発明は上記を鑑みて達成されたもので、
その目的は、追加的に１つの処理工程のみを要求する、
薄型ＳＯＩ基板上のＥＳＤ保護素子を提供することであ
る。
その目的は、追加的に１つの処理工程のみを要求する、
薄型ＳＯＩ基板上のＥＳＤ保護素子を提供することであ
る。
【０００５】本発明の別の目的は、上部のシリコン膜の
厚さが１０ｎｍ以下であり得る、超浅型（ｕｌｔｒａ−
ｓｈａｌｌｏｗ）ＳＯＩ技術に基づくＥＳＤ保護の形成
を提供することである。
厚さが１０ｎｍ以下であり得る、超浅型（ｕｌｔｒａ−
ｓｈａｌｌｏｗ）ＳＯＩ技術に基づくＥＳＤ保護の形成
を提供することである。
【０００６】
【課題を解決するための手段】本発明による、超薄型Ｓ
ＯＩ基板上に、ＥＳＤ保護素子を形成する方法は、絶縁
領域を単結晶シリコン基板上に形成する工程および選択
的に導電する領域を単結晶シリコン基板上に形成する工
程を含む、単結晶シリコン基板を調製する工程と、ドー
パントを用いて、選択的に導電する層をドーピングする
工程と、選択された絶縁領域およびドープされた選択的
に導電する領域の上に、シリコン層をエピタキシャル成
長させる工程と、ドープされた選択的に導電する領域か
ら、エピタキシャル成長されたシリコン層内にドーパン
トを再分散するために、基板と基板上に形成された構造
体とを加熱する工程と、構造体における追加的な層の製
造を完成する工程と、構造体をメタライジングする工程
とを含み、そのことにより上記目的が達成される。
ＯＩ基板上に、ＥＳＤ保護素子を形成する方法は、絶縁
領域を単結晶シリコン基板上に形成する工程および選択
的に導電する領域を単結晶シリコン基板上に形成する工
程を含む、単結晶シリコン基板を調製する工程と、ドー
パントを用いて、選択的に導電する層をドーピングする
工程と、選択された絶縁領域およびドープされた選択的
に導電する領域の上に、シリコン層をエピタキシャル成
長させる工程と、ドープされた選択的に導電する領域か
ら、エピタキシャル成長されたシリコン層内にドーパン
トを再分散するために、基板と基板上に形成された構造
体とを加熱する工程と、構造体における追加的な層の製
造を完成する工程と、構造体をメタライジングする工程
とを含み、そのことにより上記目的が達成される。
【０００７】加熱する工程が、約８５０℃から１１５０
℃の温度で、約３０分から３時間までの間、加熱する工
程を含んでもよい。
℃の温度で、約３０分から３時間までの間、加熱する工
程を含んでもよい。
【０００８】ドーピングする工程が、約１０ｋｅＶと４
０ｋｅＶとの間のエネルギー、約１×１０12ｃｍ-2から
５×１０13ｃｍ-2のドーズ量という条件下でＢＦ2イオ
ンを注入する工程を含み、エピタキシャル成長されたシ
リコン中のイオンの濃度が、約１×１０17ｃｍ-3であっ
てもよい。
０ｋｅＶとの間のエネルギー、約１×１０12ｃｍ-2から
５×１０13ｃｍ-2のドーズ量という条件下でＢＦ2イオ
ンを注入する工程を含み、エピタキシャル成長されたシ
リコン中のイオンの濃度が、約１×１０17ｃｍ-3であっ
てもよい。
【０００９】本発明による、超薄型ＳＯＩ基板上に、Ｅ
ＳＤ保護素子を形成する改良された方法は、絶縁領域を
単結晶シリコン基板上に形成する工程および選択的に導
電する領域を単結晶シリコン基板上に形成する工程を含
む、単結晶シリコン基板を調製する工程と、ドーパント
を用いて、選択的に導電する層をドーピングする工程
と、選択された絶縁領域およびドープされた選択的に導
電する領域の上に、シリコン層をエピタキシャル成長さ
せる工程とを含み、さらに、ドープされた選択的に導電
する領域から、エピタキシャル成長されたシリコン層内
にドーパントを再分散するために、基板と基板上に形成
された構造体とを加熱する工程を含み、そのことにより
上記目的が達成される。
ＳＤ保護素子を形成する改良された方法は、絶縁領域を
単結晶シリコン基板上に形成する工程および選択的に導
電する領域を単結晶シリコン基板上に形成する工程を含
む、単結晶シリコン基板を調製する工程と、ドーパント
を用いて、選択的に導電する層をドーピングする工程
と、選択された絶縁領域およびドープされた選択的に導
電する領域の上に、シリコン層をエピタキシャル成長さ
せる工程とを含み、さらに、ドープされた選択的に導電
する領域から、エピタキシャル成長されたシリコン層内
にドーパントを再分散するために、基板と基板上に形成
された構造体とを加熱する工程を含み、そのことにより
上記目的が達成される。
【００１０】加熱する工程が、約８５０℃から１１５０
℃の温度で、約３０分から３時間までの間、加熱する工
程を含んでもよい。
℃の温度で、約３０分から３時間までの間、加熱する工
程を含んでもよい。
【００１１】ドーピングする工程が、約１０ＫｅＶと４
０ｋｅＶとの間のエネルギー、約１×１０12ｃｍ-2から
５×１０13ｃｍ-2のドーズ量という条件下でＢＦ2イオ
ンを注入する工程を含み、エピタキシャル成長されたシ
リコン中のイオンの濃度が、約１×１０17ｃｍ-3であっ
てもよい。
０ｋｅＶとの間のエネルギー、約１×１０12ｃｍ-2から
５×１０13ｃｍ-2のドーズ量という条件下でＢＦ2イオ
ンを注入する工程を含み、エピタキシャル成長されたシ
リコン中のイオンの濃度が、約１×１０17ｃｍ-3であっ
てもよい。
【００１２】
【発明の実施の形態】本発明により形成された素子の構
造体は、特別な材料の調製を必要としない。超浅型ＳＯ
Ｉの厚さは非常に薄いため、素子が隆起型のソースまた
はドレイン構造体を必要とすると想定される。この想定
は、上部のシリコン膜が５０ｎｍよりも薄く、且つプロ
セスがソース電極またはドレイン電極のシリサイド化を
必要としない場合に当てはまる。
造体は、特別な材料の調製を必要としない。超浅型ＳＯ
Ｉの厚さは非常に薄いため、素子が隆起型のソースまた
はドレイン構造体を必要とすると想定される。この想定
は、上部のシリコン膜が５０ｎｍよりも薄く、且つプロ
セスがソース電極またはドレイン電極のシリサイド化を
必要としない場合に当てはまる。
【００１３】まず図１において、基板１０（好適な実施
形態においては、ＳＩＭＯＸ基板である）は、単結晶シ
リコンであるシリコン層１２と、酸化物層１４とを含
む。酸化物層１４は１００ｎｍと３００ｎｍとの間の厚
さを有する。
形態においては、ＳＩＭＯＸ基板である）は、単結晶シ
リコンであるシリコン層１２と、酸化物層１４とを含
む。酸化物層１４は１００ｎｍと３００ｎｍとの間の厚
さを有する。
【００１４】以下の説明において、３素子の形成を、本
発明の構造体および方法の代表例として挙げる。ｎＭＯ
Ｓトランジスタ１６、ｎ-チャネルスナップバックＭＯ
Ｓトランジスタ１８、およびｐ+／ｎ／ｐ／ｎ+シリコン
制御整流素子（ＳＣＲ）２０が図示される。ゲートコン
トロールダイオード、ツェナダイオードおよびバイポー
ラトランジスタ等の他の素子もまた、本発明の方法によ
り形成され得る。
発明の構造体および方法の代表例として挙げる。ｎＭＯ
Ｓトランジスタ１６、ｎ-チャネルスナップバックＭＯ
Ｓトランジスタ１８、およびｐ+／ｎ／ｐ／ｎ+シリコン
制御整流素子（ＳＣＲ）２０が図示される。ゲートコン
トロールダイオード、ツェナダイオードおよびバイポー
ラトランジスタ等の他の素子もまた、本発明の方法によ
り形成され得る。
【００１５】基板はまず、それぞれが互いに分離された
活性領域を形成するように、公知の技術によって調製さ
れる。これは、ＬＯＣＯＳによって処理され得るか、あ
るいはメサ構造体であり得る。ＬＯＣＯＳは、素子領域
を分離するのに使用される局部酸化プロセスである。図
１に示された構造体に、メサ分離の後に形成される複数
の活性領域が示されている。
活性領域を形成するように、公知の技術によって調製さ
れる。これは、ＬＯＣＯＳによって処理され得るか、あ
るいはメサ構造体であり得る。ＬＯＣＯＳは、素子領域
を分離するのに使用される局部酸化プロセスである。図
１に示された構造体に、メサ分離の後に形成される複数
の活性領域が示されている。
【００１６】次にチャネルにおいてイオン注入またはド
ーピングが行われ、その結果ｎ-シリコン島２６とｐ-シ
リコン島２２、２４および２８とが形成される。ｎ-シ
リコン島を形成するために、１０ｋｅＶと５０ｋｅＶと
の間のエネルギー、１×１０ 12ｃｍ-2と５×１０13ｃｍ
-2との間の濃度という条件下でヒ素イオンが注入され
る。ｐ-シリコン島を形成するために、１０ｋｅＶと４
０ｋｅＶとの間のエネルギー、１×１０12ｃｍ-2と５×
１０13ｃｍ-2との間の濃度という条件下でＢＦ2イオン
が注入される。このイオン注入は、ＭＯＳトランジスタ
製造のための、０．３ボルトと０．７ボルトとの間の適
切な閾値電圧を与えるために行われる。加えて、このこ
とが、続く工程における素子のＥＳＤ保護のための下地
を整える。
ーピングが行われ、その結果ｎ-シリコン島２６とｐ-シ
リコン島２２、２４および２８とが形成される。ｎ-シ
リコン島を形成するために、１０ｋｅＶと５０ｋｅＶと
の間のエネルギー、１×１０ 12ｃｍ-2と５×１０13ｃｍ
-2との間の濃度という条件下でヒ素イオンが注入され
る。ｐ-シリコン島を形成するために、１０ｋｅＶと４
０ｋｅＶとの間のエネルギー、１×１０12ｃｍ-2と５×
１０13ｃｍ-2との間の濃度という条件下でＢＦ2イオン
が注入される。このイオン注入は、ＭＯＳトランジスタ
製造のための、０．３ボルトと０．７ボルトとの間の適
切な閾値電圧を与えるために行われる。加えて、このこ
とが、続く工程における素子のＥＳＤ保護のための下地
を整える。
【００１７】図２において、ゲートの酸化によって、こ
こでは絶縁領域としても言及される酸化物層３０、３２
および３４が、先にドープされたシリコン島を覆うよう
に形成される。多結晶シリコンの層がＣＶＤ法によって
堆積され、ｎ+領域を形成するようにドープされる。ｎ+
領域は最終的にゲート電極３６となる。好適な実施形態
において、４０ｋｅＶおよび１２０ｋｅＶのエネルギー
レベル、１×１０15ｃｍ-2から１×１０16ｃｍ-2の濃度
という条件下で、リンイオンが注入される。あるいは、
多結晶シリコンのドーピングは、ソース／ドレインイオ
ン注入と同時に行われ得るが、ここではソース／ドレイ
ンイオン注入は後続の工程である。構造体はフォトレジ
ストで覆われ、ゲート電極３６を形成するようにエッチ
ングされ、その後フォトレジストが除去される。ドープ
された領域もまた、ここでは選択的に導電する領域とし
て言及される。
こでは絶縁領域としても言及される酸化物層３０、３２
および３４が、先にドープされたシリコン島を覆うよう
に形成される。多結晶シリコンの層がＣＶＤ法によって
堆積され、ｎ+領域を形成するようにドープされる。ｎ+
領域は最終的にゲート電極３６となる。好適な実施形態
において、４０ｋｅＶおよび１２０ｋｅＶのエネルギー
レベル、１×１０15ｃｍ-2から１×１０16ｃｍ-2の濃度
という条件下で、リンイオンが注入される。あるいは、
多結晶シリコンのドーピングは、ソース／ドレインイオ
ン注入と同時に行われ得るが、ここではソース／ドレイ
ンイオン注入は後続の工程である。構造体はフォトレジ
ストで覆われ、ゲート電極３６を形成するようにエッチ
ングされ、その後フォトレジストが除去される。ドープ
された領域もまた、ここでは選択的に導電する領域とし
て言及される。
【００１８】図３において、酸化物層３８がＣＶＤ法に
よって堆積され、多結晶シリコンゲート３６の周囲に酸
化物の側壁を形成するように異方性エッチングが行われ
る。シリコン層４０、４２および４４（図４）が、他の
シリコンおよび多結晶シリコン層の上にのみシリコンを
成長させる選択性エピタキシャル成長法によって成長さ
れる。新たに成長されたシリコンの層はドープされな
い。
よって堆積され、多結晶シリコンゲート３６の周囲に酸
化物の側壁を形成するように異方性エッチングが行われ
る。シリコン層４０、４２および４４（図４）が、他の
シリコンおよび多結晶シリコン層の上にのみシリコンを
成長させる選択性エピタキシャル成長法によって成長さ
れる。新たに成長されたシリコンの層はドープされな
い。
【００１９】ＥＳＤ保護素子の形成における次の工程
は、拡散工程である。この工程は、本発明によるＥＳＤ
保護素子の製造において必要とされる、唯一の追加的な
処理工程である。構造体は、８５０℃から１１５０℃の
温度で、３０分から３時間までの間、加熱される。この
加熱処理によって、シリコン島２２、２４、２６および
２８中のドーパントが、エピタキシャル堆積されたシリ
コン層４０、４２および４４内に再分散される。その結
果、先に参照符号２２および４０で示した領域を組み合
わせた、ドープされたシリコン領域４６と、先に参照符
号２４および４２で示した領域を組み合わせた領域４８
と、先に参照符号２６および４４で示した領域を組み合
わせた領域５０と、先に参照符号２８および４４で示し
た領域を組み合わせた領域５２とが形成される。チャネ
ル領域の総ドーパント量は約１×１０12ｃｍ-2である。
従って、ドーパントが均一に分散された場合、上部のシ
リコン層およびエピタキシャルシリコン層のドーピング
密度は、約５×１０16ｃｍ-3から１０×１０17ｃｍ-3の
オーダーとなる。
は、拡散工程である。この工程は、本発明によるＥＳＤ
保護素子の製造において必要とされる、唯一の追加的な
処理工程である。構造体は、８５０℃から１１５０℃の
温度で、３０分から３時間までの間、加熱される。この
加熱処理によって、シリコン島２２、２４、２６および
２８中のドーパントが、エピタキシャル堆積されたシリ
コン層４０、４２および４４内に再分散される。その結
果、先に参照符号２２および４０で示した領域を組み合
わせた、ドープされたシリコン領域４６と、先に参照符
号２４および４２で示した領域を組み合わせた領域４８
と、先に参照符号２６および４４で示した領域を組み合
わせた領域５０と、先に参照符号２８および４４で示し
た領域を組み合わせた領域５２とが形成される。チャネ
ル領域の総ドーパント量は約１×１０12ｃｍ-2である。
従って、ドーパントが均一に分散された場合、上部のシ
リコン層およびエピタキシャルシリコン層のドーピング
密度は、約５×１０16ｃｍ-3から１０×１０17ｃｍ-3の
オーダーとなる。
【００２０】図６において、追加的な層および構造体が
製造される。３素子で説明する場合、構造体は、ｎ+お
よびｐ+イオン注入のためのマスクをするために、フォ
トレジストで覆われる。その結果、ｎ+領域５４および
５６、ｎ+領域５８および６０、ｐ+領域６２、ならびに
ｎ+領域６４が形成される。
製造される。３素子で説明する場合、構造体は、ｎ+お
よびｐ+イオン注入のためのマスクをするために、フォ
トレジストで覆われる。その結果、ｎ+領域５４および
５６、ｎ+領域５８および６０、ｐ+領域６２、ならびに
ｎ+領域６４が形成される。
【００２１】次に、酸化物層６６が、構造体全体を覆う
ようにＣＶＤ法によって堆積される。構造体がフォトレ
ジストで覆われると、コンタクトホールを形成するため
のエッチングおよびメタリゼーションが行われ、その結
果、メタルコンタクト６８、７０、７２、７４、７６、
７８および８０が形成される。スナップバックｎＭＯＳ
１８においては、メタルゲート素子が、ゲートおよびソ
ースに接続された１つの電極を有することに留意された
い。
ようにＣＶＤ法によって堆積される。構造体がフォトレ
ジストで覆われると、コンタクトホールを形成するため
のエッチングおよびメタリゼーションが行われ、その結
果、メタルコンタクト６８、７０、７２、７４、７６、
７８および８０が形成される。スナップバックｎＭＯＳ
１８においては、メタルゲート素子が、ゲートおよびソ
ースに接続された１つの電極を有することに留意された
い。
【００２２】この構造体におけるｐｎ接合の電流処理容
量は、従来の構造体におけるｐｎ接合の電流処理容量よ
りも
量は、従来の構造体におけるｐｎ接合の電流処理容量よ
りも
【００２３】
【数１】
【００２４】倍の大きさである。２５ｎｍの厚さの上部
のシリコン膜が、１００ｎｍの厚さの選択性ＥＰＩ層を
有する場合、素子の電流処理容量は、同じ表面領域上に
形成された従来の構造体の電流処理容量の５倍の大きさ
である。より大きなＥＳＤ保護またはより狭いＥＳＤ保
護素子領域が要求される場合、より厚い選択性エピタキ
シャル層が使用され得る。
のシリコン膜が、１００ｎｍの厚さの選択性ＥＰＩ層を
有する場合、素子の電流処理容量は、同じ表面領域上に
形成された従来の構造体の電流処理容量の５倍の大きさ
である。より大きなＥＳＤ保護またはより狭いＥＳＤ保
護素子領域が要求される場合、より厚い選択性エピタキ
シャル層が使用され得る。
【００２５】ここではスナップバックｎＭＯＳおよびＳ
ＣＲの領域のみが図示されているが、他の全てのＥＳＤ
保護素子が、ここで説明された拡散工程を追加すること
により製造され得る。サリサイドプロセスが要求される
場合、ＥＳＤ保護素子のシリサイド化を防ぐために、追
加的にマスクが使用されねばならない。ＥＳＤ保護素子
が適切に製造された場合、１００ｎｍ選択性ＥＰＩ隆起
型ソース／ドレインプロセスのための直列抵抗は、サリ
サイドプロセスが素子の性能を著しく向上させない程度
に低い。
ＣＲの領域のみが図示されているが、他の全てのＥＳＤ
保護素子が、ここで説明された拡散工程を追加すること
により製造され得る。サリサイドプロセスが要求される
場合、ＥＳＤ保護素子のシリサイド化を防ぐために、追
加的にマスクが使用されねばならない。ＥＳＤ保護素子
が適切に製造された場合、１００ｎｍ選択性ＥＰＩ隆起
型ソース／ドレインプロセスのための直列抵抗は、サリ
サイドプロセスが素子の性能を著しく向上させない程度
に低い。
【００２６】本発明の方法の好適な実施形態を開示した
が、言うまでもなく、添付の請求項に限定される本発明
の範囲から逸れることなく、更なる変更および改変がな
され得る。
が、言うまでもなく、添付の請求項に限定される本発明
の範囲から逸れることなく、更なる変更および改変がな
され得る。
【００２７】
【発明の効果】本発明によれば、追加的に１つの処理工
程のみを要求する、薄型ＳＯＩ基板上のＥＳＤ保護素子
を提供することができる。また、上部のシリコン膜の厚
さが１０ｎｍ以下であり得る、超浅型ＳＯＩ技術に基づ
くＥＳＤ保護の形成を提供することができる。
程のみを要求する、薄型ＳＯＩ基板上のＥＳＤ保護素子
を提供することができる。また、上部のシリコン膜の厚
さが１０ｎｍ以下であり得る、超浅型ＳＯＩ技術に基づ
くＥＳＤ保護の形成を提供することができる。
【図１】本発明により、基板上に３素子を形成する最初
の工程の正面断面図である。
の工程の正面断面図である。
【図２】ＥＳＤ保護素子を形成する、次に続く工程を示
す図である
す図である
【図３】酸化物の側壁を異方性エッチングする工程の後
の、素子の配置を示す図である。
の、素子の配置を示す図である。
【図４】選択性エピタキシャルシリコン成長を行う工程
の後の、本発明により形成される素子の正面断面図であ
る。
の後の、本発明により形成される素子の正面断面図であ
る。
【図５】シリコン層が適切にドープされた後の、本発明
により形成される素子の正面断面図である。
により形成される素子の正面断面図である。
【図６】ｎ+およびｐ+イオン注入の後の、本発明により
形成される素子の正面断面図である。
形成される素子の正面断面図である。
【図７】本発明により形成される、ＥＳＤ保護素子の代
表例を示す正面断面図である。
表例を示す正面断面図である。
１０ 基板 １２ シリコン層 １４ 酸化物層 １６ ｎＭＯＳトランジスタ １８ ｎ-チャネルスナップバックＭＯＳトランジスタ ２０ ｐ+／ｎ／ｐ／ｎ+シリコン制御整流器（ＳＣＲ） ２２、２４、２８ ｐ-シリコン島 ２６ ｎ-シリコン島 ３０、３２、３４ 酸化物層 ３６ ゲート電極、多結晶シリコンゲート ３８ 酸化物層 ４０、４２、４４ シリコン層 ４６ シリコン領域 ４８、５２ ｐ-領域 ５０ ｎ-領域 ５４、５６、６２ ｎ+領域 ５８、６０、６４ ｐ+領域 ６６ 酸化物層 ６８、７０、７２、７４、７６、７８、８０ メタルコ
ンタクト
ンタクト
Claims (6)
- 【請求項１】 超薄型ＳＯＩ基板上に、ＥＳＤ保護素子
を形成する方法であって、該方法は、 絶縁領域を単結晶シリコン基板上に形成する工程および
選択的に導電する領域を該単結晶シリコン基板上に形成
する工程を含む、該単結晶シリコン基板を調製する工程
と、 ドーパントを用いて、選択的に導電する層をドーピング
する工程と、 選択された絶縁領域および該ドープされた選択的に導電
する領域の上に、シリコン層をエピタキシャル成長させ
る工程と、 該ドープされた選択的に導電する領域から、該エピタキ
シャル成長されたシリコン層内に該ドーパントを再分散
するために、該基板と該基板上に形成された構造体とを
加熱する工程と、 該構造体における追加的な層の製造を完成する工程と、 該構造体をメタライジングする工程とを含む、方法。 - 【請求項２】 前記加熱する工程が、約８５０℃から１
１５０℃の温度で、約３０分から３時間までの間、加熱
する工程を含む、請求項１に記載の方法。 - 【請求項３】 前記ドーピングする工程が、約１０ｋｅ
Ｖと４０ｋｅＶとの間のエネルギー、約１×１０12ｃｍ
-2から５×１０13ｃｍ-2のドーズ量という条件下でＢＦ
2イオンを注入する工程を含み、前記エピタキシャル成
長されたシリコン中のイオンの濃度が、約１×１０17ｃ
ｍ-3である、請求項１または２に記載の方法。 - 【請求項４】 超薄型ＳＯＩ基板上に、ＥＳＤ保護素子
を形成する改良された方法であって、該方法は、絶縁領
域を単結晶シリコン基板上に形成する工程および選択的
に導電する領域を該単結晶シリコン基板上に形成する工
程を含む、該単結晶シリコン基板を調製する工程と、ド
ーパントを用いて、選択的に導電する層をドーピングす
る工程と、選択された絶縁領域および該ドープされた選
択的に導電する領域の上に、シリコン層をエピタキシャ
ル成長させる工程とを含み、さらに、 該ドープされた選択的に導電する領域から、該エピタキ
シャル成長されたシリコン層内に該ドーパントを再分散
するために、該基板と該基板上に形成された構造体とを
加熱する工程を含む、方法。 - 【請求項５】 前記加熱する工程が、約８５０℃から１
１５０℃の温度で、約３０分から３時間までの間、加熱
する工程を含む、請求項４に記載の方法。 - 【請求項６】 前記ドーピングする工程が、約１０Ｋｅ
Ｖと４０ｋｅＶとの間のエネルギー、約１×１０12ｃｍ
-2から５×１０13ｃｍ-2のドーズ量という条件下でＢＦ
2イオンを注入する工程を含み、前記エピタキシャル成
長されたシリコン中のイオンの濃度が約１×１０17ｃｍ
-3である、請求項４または５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/082.084 | 1998-05-20 | ||
| US09/082,084 US6080612A (en) | 1998-05-20 | 1998-05-20 | Method of forming an ultra-thin SOI electrostatic discharge protection device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330439A true JPH11330439A (ja) | 1999-11-30 |
| JP3792930B2 JP3792930B2 (ja) | 2006-07-05 |
Family
ID=22168973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04721299A Expired - Fee Related JP3792930B2 (ja) | 1998-05-20 | 1999-02-24 | 超薄型ｓｏｉ静電気放電保護素子の形成方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6080612A (ja) |
| EP (1) | EP0959497B1 (ja) |
| JP (1) | JP3792930B2 (ja) |
| KR (1) | KR100281397B1 (ja) |
| DE (1) | DE69932564T2 (ja) |
| TW (1) | TW407359B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429505B1 (en) | 2000-08-08 | 2002-08-06 | Mitsubishi Denki Kabushiki Kaisha | SOI semiconductor controlled rectifier and diode for electrostatic discharge protection |
| CN100452392C (zh) * | 2003-05-22 | 2009-01-14 | 统宝光电股份有限公司 | 具厚膜多晶硅的静电放电防护元件、电子装置及制造方法 |
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|---|---|---|---|---|
| US6388289B1 (en) * | 1999-01-28 | 2002-05-14 | Oki Electric Industry Co., Ltd. | Semiconductor device having electrostatic discharge protection circuit |
| JP2001077368A (ja) * | 1999-09-03 | 2001-03-23 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6913959B2 (en) * | 2003-06-23 | 2005-07-05 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device having a MESA structure |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0147249B1 (en) * | 1983-09-19 | 1989-01-18 | Fairchild Semiconductor Corporation | Method of manufacturing transistor structures having junctions bound by insulating layers, and resulting structures |
| JPH0738435B2 (ja) * | 1986-06-13 | 1995-04-26 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US5930638A (en) * | 1993-07-12 | 1999-07-27 | Peregrine Semiconductor Corp. | Method of making a low parasitic resistor on ultrathin silicon on insulator |
| KR0142797B1 (ko) * | 1994-06-17 | 1998-08-17 | 문정환 | 실리콘-온-인슐레이터구조의 제조방법 |
| US5889315A (en) * | 1994-08-18 | 1999-03-30 | National Semiconductor Corporation | Semiconductor structure having two levels of buried regions |
| US5610790A (en) * | 1995-01-20 | 1997-03-11 | Xilinx, Inc. | Method and structure for providing ESD protection for silicon on insulator integrated circuits |
| KR100331296B1 (ko) * | 1995-12-20 | 2002-06-20 | 클라크 3세 존 엠. | 에피택셜 핀치 저항기 및 그 형성 방법 |
| FR2746544B1 (fr) * | 1996-03-20 | 1998-05-15 | Commissariat Energie Atomique | Substrat de type silicium sur isolant pour la fabrication de transistors et procede de preparation d'un tel substrat |
| FR2756104B1 (fr) * | 1996-11-19 | 1999-01-29 | Sgs Thomson Microelectronics | Fabrication de circuits integres bipolaires/cmos |
| FR2758004B1 (fr) * | 1996-12-27 | 1999-03-05 | Sgs Thomson Microelectronics | Transistor bipolaire a isolement dielectrique |
-
1998
- 1998-05-20 US US09/082,084 patent/US6080612A/en not_active Expired - Fee Related
-
1999
- 1999-02-24 JP JP04721299A patent/JP3792930B2/ja not_active Expired - Fee Related
- 1999-03-16 TW TW088104066A patent/TW407359B/zh active
- 1999-03-18 EP EP99302108A patent/EP0959497B1/en not_active Expired - Lifetime
- 1999-03-18 DE DE69932564T patent/DE69932564T2/de not_active Expired - Fee Related
- 1999-03-31 KR KR1019990011184A patent/KR100281397B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429505B1 (en) | 2000-08-08 | 2002-08-06 | Mitsubishi Denki Kabushiki Kaisha | SOI semiconductor controlled rectifier and diode for electrostatic discharge protection |
| CN100452392C (zh) * | 2003-05-22 | 2009-01-14 | 统宝光电股份有限公司 | 具厚膜多晶硅的静电放电防护元件、电子装置及制造方法 |
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| Publication number | Publication date |
|---|---|
| KR100281397B1 (ko) | 2001-02-01 |
| US6080612A (en) | 2000-06-27 |
| KR19990087887A (ko) | 1999-12-27 |
| EP0959497B1 (en) | 2006-08-02 |
| DE69932564D1 (de) | 2006-09-14 |
| JP3792930B2 (ja) | 2006-07-05 |
| EP0959497A1 (en) | 1999-11-24 |
| DE69932564T2 (de) | 2007-10-25 |
| TW407359B (en) | 2000-10-01 |
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