JPS61190957A - 半導体装置の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置、特にモノリシックＩＣ（半導体集
積回路装置）等における高濃度埋込層形成方法に関し、
主として高速デジタルＩＣを対象とする。

〔背景技術〕

ｎｐｎバイポーラ・トランジスタを主要素子として有す
るモノシリツクＩＣＥおいては、高比抵抗ｐ型８４（シ
リコン）を基板としてその上にｎ型の８１工ピタキシヤ
ル層を形成してコレクタ領域とし、このｎ型エピタキシ
ャル層の表面にｐ型拡散によるベース領域及び浅いｎ＋
＋拡散によるエミッタ領域を形成するが、コレクタより
の電流取り出しを容易とするためにｐ型基板とエピタキ
シャル層との間に高濃度のｎ＋＋埋込層を埋め込む構造
は従来から公知である。（コロナ社昭和５４年４月５日
初版発行集積回路工学１．ｐ１４８−１．ｓａ、「バイ
ポーラトランジスタ」　）ｎ＋＋埋込層を形成する方法
として、現在多く採用されている対向法によれば拡散層
を形成する基板表面をアルミナ（Ａｘ、ｏ、　）を含む
粗面基板に対向させアンチモンを拡散する方式を用いて
おり、アルミナによるアンチモン酸化物の分解反応促進
により、その不純物濃度は１０オーダに達するものであ
るが、基板ウェハ面内への不純物分布が必しも均一にな
らないことがわかっている。

特に、高速ディジタルＩＣを製造する場合にあっては、
Ｓ１工ピタキシヤル層が１〜２μｍときわめて浅いため
、ｎ＋＋埋込層での不純物濃度にばらつきがあると、エ
ピタキシャル層表面に形成されるバイポーラ素子の特性
にばらつきを生じることで問題となっている。

これを改善するために本出願人においてはＳｉ基板表面
にｓｂイオン打込みを行なう方法を提案したが、この方
法で高濃度にｓｂを打込むとＳｉ結晶表面に受ける損失
が大きく、表面結晶欠陥を生じやすく、その上に形成さ
れるエピタキシャル層のバイポーラ素子の特性に影響を
及ばずことになった。

〔発明の目的〕

本発明は上記した問題を克服するためになされたもので
ある。

すなわち、本発明の一つの目的は高濃度で高品質の埋込
層を形成する方法を提供することにある。

本発明の他の一つの目的は高速高品質のディジタルＩＣ
製造技術の提供にある。

〔発明のＷｔ要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、ｐ型のＳＩ半導体基板の一主面表面にイオン
打込みにより高濃度のｓｂを部分的に導入して第１のｎ
＋型領領域形成し、この第１のｎ＋型領領域対し℃Ｓ１
イオン打込みを行うことによりアモルファス化し、次い
で低温熱処理することにより上記アモルファス化した領
域を単結晶化して、第２のｎ＋型領領域し、しかるのち
、この上に低濃度ｎ型のＳｉをエピタキシャル成長させ
ることにより第２のｎ＋型領領域ｎ＋＋埋込層とするも
のであって、これ疋より、高濃度、無欠陥で均一濃度の
ｎ＋＋埋込層が得られ、その上に形成するエピタキシャ
ル層も無欠陥なものとなり、高品質の高速デジタルＩＣ
の製造が可能となって前記目的を達成できる。

〔実施例〕

第１図乃至第７図は本発明の一実施例を示すものであっ
て、８１″Ｐ導体基板上にバイポーラＩＣを製造するプ
ロセスにおけるｎ＋＋埋込層形成のための工程を主とす
る工程断面図である。

以下各工程にそって本発明を詳述する。

［１１高比抵抗ｐ−型ＳＩつ円ハを基板１とし℃用意し
、第１図に示すように表面酸化による５ｉｎｓ膜２をホ
トレジスト技術により部分的に除去し、Ｓｂ（アンチモ
ン）を高濃度（１０／　ｃｍ　）のイオンとして打込み
、Ｓｉ表面に高濃度ｓｂ打込層３をつくる。

ｔ２Ｊ　　アニール（熱処理）するごとにより上記ｓｂ
をＳｉ基板表面に拡散して第２図に示すように第１久ｎ
＋型拡散領域４をつくる。この第１久ｎ＋型拡散領域は
前工程（１）での高濃度不純物イオン打込みによって表
面に歪や欠陥を多く含んだ単結晶領域となっている。

［３１上記ｓｂによるｎ＋＋拡散領域に対してＳｉイオ
ン打込みを行い、この部分をアモルファス化する。（第
３図）このとき前工程（１）のＳｉｎ、膜２をマスクと
して利用することにより、ｓｂの打込まれた領域のみが
選択的にアモルファス・５４９域５となる。

［４１このあと低温熱処理、たとえば６００℃で数１０
時間加熱することにより第４図に示すように上記アモル
ファスＳｉ層域を単結晶化（固相エピタキシャル化）し
、その部分は第２久ｎ＋型拡散領域６となる。このｎ＋
型拡散領域の表面は再結晶されたことにより欠陥を全く
含まない状態となる（第４図） （５１基板上全面に気相エピタキシャル成長により、低
濃度のドナ不純物ドープのｎ型Ｓｉ層を第５図に示すよ
うに形成する。この気相エピタキシャル成長は、先とえ
ば、３ｉＣＪｌ、の還元、すなわちｓｉ（、ｇ４＋　２
Ｈ，→Ｓｉ　　＋　４Ｈ（Ｊの反応を利用することによ
り１〜２μｍ厚さに形成する。このｎ型Ｓｉ層のエピタ
キシャル成長により℃、前記ｎ＋型拡散領域６はｎ＋型
埋込層となる。

（６１ｎ型８１層７の表面酸化によりＳｉｎ、膜８を形
成し、これを部分的エツチングしてマスクとなし、Ｂ（
ボロン）のイオン打込み、拡散を行うことにより、第６
図に示すようにアイソレーションｐ型層９をつ（す、ｎ
型８層７をいくつかの島領域７ａ、７ｂに分離する。

（７１公知の選択拡散技術によって各島領域の表面に第
７図に示すようにｎｐｎ　）ランジスタのためのコレク
タ取出ｎ＋型拡散層１０．ベースｐ型拡触層１２．エミ
ッタｎ＋型拡触層１３を形成する。

さらに表面のＳ　ＩＯ２）ＩＩ　８に対してコンタクト
ホトエッチを行い、ＡＪ　（アルミニウム）の蒸着（ス
パッタ）アニール、配線パターンマスクによるホトエッ
チχ行つて各領域にオーミックコンタクトす６ＡＪ　電
極（配ｍ　）　１３　ｙｙｔ形成１．、ハイポーラＩＣ
１１Ｉ：完成する。

〔発明の効果〕

以上実施例で述べた本発明によれば下記のように効果が
得られる。

（１１８１イオン打込みにより歪や欠陥を含むｓｂ打込
Ｍ１にアモルファス化し、これを低温熱処理により有効
な同相成長が行われるため上記歪や欠陥は全く消失する
。

＋２１　　歪や欠陥のないｎ　型層の上にエピタキシャ
ル成長させたｎ型Ｓｉ層は同様に歪や欠陥がなく、この
表面に形成されたトランジスタ等の素子は高品質なもの
となり歩留が向上する。

１３１　　ｎ＋型埋込）―はｓｂイオン打込みにより濃
度を均一に制御できるため特性が均一となり歩留が向上
する。

〔実施例２〕 第８図乃至第１１図は本発明の他の一笑施例な示すもの
であって、Ｓｉ半導体基板上にバイポーラＩＣを製造す
るプロセスに？けるｎ　型埋込層形成のための工程断面
図である。

（１１高比抵抗ｐ−型Ｓ１ワエ八を基板２１として用意
し、第８図に示すように全面にアモルファス、　　Ｓ１
層２２を形成する。

このアモルファス８１層の形成は、たとえばシラｙ（Ｓ
ｉＨ，）ガスを直流あるいは高周波グロー放電中で分解
し、２００〜３００℃に加熱された基板上に薄膜状のア
モルファスＳｉ層を形成する。

なお、基板とし曵はＳｉ基板以外に、これを結晶構造の
類似するサファイア基板を使用することもできる。また
、アモルファスＳｉ層にはｐ型化するためにＢ（ボロン
）を低濃度にドープしてｇ（必要がある。

（２１アモルファスＳｉ層２２の上に第９図に示すよう
にホトレジスト等を利用したマスク２３を形成し、高濃
度のｓｂ（アンチモン）イオン打込みを行い、高濃度埋
込層を形成すべき部分２４にｓｂを導入する。

（３１低温熱処理、たとえば６００℃で数１０時間加熱
することにより、アモルファスＳｉ層を単結晶化する。

第１０図に示すように、ｓｂのイオン打込みされた部分
はｎ＋型拡散頌領域５となり、ｓｂのイオン打込みされ
ない部分は低濃度のｐ型層２６としてｐ−型基板２１に
接続することになる。

＋４１　　単結晶化されたアモルファスＳｉ層の全面に
気相エピタキシャル成長により低濃度のｎ型Ｓｉ層２７
を第１１図に示すように形成する。これによって前工程
［３１で形成されたｎ　型拡散領域２５はｎ十型埋込層
２８となる。

これ以後のアイソレーション工程、素子の能動領域形成
工程及びＡ１１１極形成工程は実施例１で述べたものと
同様である。

〔発明の効果〕

以上実施例で述べた不発明によれば下記の効果が得られ
る。

（１１アモルファスＳｉを固相成長させることにより歪
や欠陥のない高濃度ｎ＋屋埋込層が得られ。

その上に形成するエピタキシャルｎ型層表面の歪や欠陥
をなくし、高品質の素子が得られ歩留が向上する点は実
施例１の場合と同様である。

（２）　　基板とし″Ｃ８ｉ基板以外にサファイヤ等を
用いることができ、応用範囲が拡張する。

以上本発明によってなされた発明を実施例にもとづき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その主旨を逸脱しない範囲で櫨々変更可能
であることはいうまでもない。

たとえば、ｎ＋型埋込層な形成するためのドナ不純物と
してｓｂの代りに人Ｓ（ヒ素）等を使５ことも可能であ
る。あるいは、アイソレーションのためにＢ（ボロン）
イオン打込みによるｐｆＪＭｉ込層を形成する場合も同
様の効果を得ることができる。

〔利用分野〕

本発明はバイポーラＩＣ，特に微細化されたＩＣの埋込
層形成プロセスの全てに適用できる。

本発明は高速ディジタルＩＣ（たとえばメモリ。

ロジック用ＩＣ）に適用する場合に最も有効である。

本発明はその他の微細化されたＩＣ，ＬＳＩ。

高集積化されたＩＣ，ＬＳＩに応用することができる。

【図面の簡単な説明】

第１図乃至第７図は本発明の一実施例を示す半導体装置
製造プロセスの工程断面図である。 第８図乃至第１１図は本発明の他の一実施例を示す半導
体装置製造プロセスの主要工程断面図である。 ｌ・・・ｐ−型Ｓｉ基板、２・・・酸化膜、３・・・高
濃度ｓｂ打込領域、４・・・第１久ｎ＋型拡散領域、５
・・・アモルファスＳ１領域、６・・・第２次ｎ＋型拡
散佃域、７・・エピタキシャルｎ型Ｓｉ層、８・・・酸
化膜、９・・・アイソレーション層。 第１図 第　　２　　図 第　　３　　図 第　　４　　図 第　　５　　図 第　　７　　図 第　　８　　図 第１０図

Claims (1)

1. 【特許請求の範囲】 １、シリコン半導体基板の一主面表面の一部又は全面に
   、高濃度不純物を導入し、少なくとも上記高濃度不純物
   の導入された領域にシリコン・イオン打込みを行うこと
   によりこの高濃度領域をアモルファス化し、次いで低温
   熱処理を行うことによって上記高濃度領域を単結晶化し
   、その後上記高濃度領域を埋め込んで全面に半導体層を
   気相エピタキシャルにより成長させることを特徴とする
   半導体装置の製造方法。 ２、上記半導体基板は低濃度ｐ型シリコン基板であり、
   上記高濃度不純物はアンチモンであるとともに、上記気
   相エピタキシャルによる半導体層は低濃度ｎ型シリコン
   層である特許請求の範囲第１項に記載の半導体装置の製
   造方法。 ３、シリコン半導体基板の主面上にアモルファス・シリ
   コン層を前面に形成し、このアモルファス・シリコン層
   の全部又は一部に対し高濃度不純物を導入した後、低温
   熱処理を行うことによって上記アモルファス・シリコン
   層を単結晶化し、この後上記単結晶化したシリコン層を
   埋め込んで全面にシリコン半導体層を気相エピタキシャ
   ルにより成長させることを特徴とする半導体装置の製造
   方法。 ４、上記シリコン半導体基板は低濃度ｐ型シリコン基板
   であり、上記高濃度不純物はアンチモンであるとともに
   、上記気相エピタキシャルによる半導体層は低濃度ｎ型
   シリコン層である特許請求の範囲第３項に記載の半導体
   装置の製造方法。