CN1197124C - 半导体器件 - Google Patents
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Abstract
可用于禁止逆向工程的半导体器件及其方法，包括在半导体器件衬底区之上形成两个有源区。依据本发明的一个示范性实施例，可以将一个位于两个重掺杂区之间的可掺杂连接，或区域，掺杂为第一种极性类型，而两个重掺杂区具有相反的极性。如果由设计需要决定，该可掺杂区可用于导电连接两个重掺杂区。在该可掺杂区之上形成一种介电材料，并延伸至两个重掺杂区的每一个中的一部分之上，以禁止在该可掺杂区边缘之上形成硅化物。与硅化物工艺相关，在靠近该介电材料处以及两个重掺杂区的另一部分之上形成一种硅化物。
Description
技术领域
本发明一般涉及到半导体器件和半导体制作，尤其涉及到通常使用硅化物工艺，并与禁止反向处理的工作相关的半导体器件。
背景技术
电子工业继续依赖于半导体技术的进步，以实现在更小区域内更快速运行的器件。对于许多应用，实现更高性能的器件需要将大量电子器件集成在单个硅芯片上。随着硅芯片中每个给定区域内电子器件数目的增加，制作工艺变得越来越困难。
已经制作了在许多领域具有各种用途的很多种类的半导体器件。这种硅基半导体器件常常包括金属-氧化物-半导体(MOS)晶体管，如P-沟道MOS(PMOS)晶体管，N-沟道MOS(NMOS)晶体管和互补MOS(CMOS)晶体管，双极型晶体管，BiCMOS晶体管等。
这些半导体器件的每一种都常常包括一个半导体衬底，在其上形成有多个有源器件。一种给定的有源器件的特定结构可以因器件类型不同而不同。由于一种给定的有源器件的特定结构可以因器件类型不同而不同，MOS-型晶体管通常包括重掺杂扩散区，作为源区和漏区，和一个栅极，它调制在源和漏区之间的沟道中流动的电流。
在这些器件的制作中，一个重要的步骤是隔离区的形成，隔离区的作用是将密集地集成在硅芯片中的电子器件或其部分电学隔开。典型地，电流不能在相邻MOS-型晶体管的有源区之间流动。不过，在某些电路设计中，希望电学连接相邻MOS-型晶体管的源/漏扩散。这种连接可用于各种电路设计应用，包括，举例来说，需要电阻性晶体管相互耦合的相邻晶体管电路。
在涉及诸如一个N-阱衬底中的两个P+掺杂相邻区的两个相同极性扩散区的电路应用中，两个相邻区之间衬底区的一部分可用作一个电绝缘体。更精确地讲，每个重掺杂扩散区和相邻衬底的一部分起一个阻碍电子在两个扩散之间流动的反向偏压的二极管的作用。反过来，两个相邻区之间衬底区的一部分可用作一个电导体。实现这种导电性的一种方法是使两个相邻区之间衬底区的这一部分与两个相邻区极性相同。相应地，可以同时掺杂每个相邻重掺杂区与两个相邻区之间衬底区的这一部分，以克服反向偏压二极管效应。
对于许多设计者，希望按照这种方式连接同一极性类型的两个有源区，以防止竞争者的反向处理。反向处理涉及到使用分析技术，比如扫描电子显微镜，来确定一个集成电路的设计，包括有源区之间电连接的测定。对于许多分析技术，包括扫描电子显微镜，按照上述方式连接和阻断同一极性类型的两个有源区之间的连通性，其表象是相同的，从而暗中破坏了典型的反向处理工作。
这种方法对于所有的电路结构，尤其是涉及到硅化物工艺的电路结构，都不是容易实现的。硅化物工艺指的是自对准硅化物工艺，在这种工艺中，通过金属与硅的热反应在一个有源区上形成“硅化物”，以便在具有最小的掩膜台阶的硅化物上形成接触区。在硅化物工艺中，将相同极性的两个重掺杂区硅化通常会导致在两个相邻区之间衬底区的该部分之上形成硅化物，而这反过来也导致两个重掺杂区之间短路。因为两个相邻区域由可检测的硅化物连接起来，所以利用典型的反向处理工作可轻易地检测出相邻重掺杂区之间是否是电连接的。
发明内容
本发明的目的是在希望禁止或防止反向处理的工作的应用中具有特定优势。
根据本发明，提供了一种半导体器件，包括：位于半导体器件的一个衬底区之上的两个有源区；一个位于这两个有源区之间的可掺杂插入区，该可掺杂插入区掺杂为第一极性类型，而上述两个有源区掺杂为与第一极性类型相反的第二极性类型，其中所述可掺杂插入区被布置为选择性掺杂为第二极性类型以永久连接上述两个有源区，并且，在所述可掺杂插入区没有被掺杂为第二极性类型以永久地连接所述两个有源区时，第一极性类型被保持在所述可掺杂插入区以永久地禁止连接上述两个有源区；一个介电材料，形成于该可掺杂插入区之上，覆盖在整个所述可掺杂插入区上，使得该介电材料延伸到所述两个有源区的每一个区的第一部分之上，该第一部分邻近所述可掺杂插入区，所述介电材料用于禁止在可掺杂插入区的边缘之上形成硅化物；和一个硅化物，邻近所述两个有源区的第二部分之上的介电材料，所述第二部分邻近所述两个有源区的第一部分，并且远离可掺杂插入区的边缘。
所述可掺杂插入区被掺杂，以导电连接所述两个有源区。
所述的半导体器件可以进一步包括这两个有源区的第二部分之上的自对准硅化物接触。
这两个有源区的每一个都包括一个相对重掺杂区和一个相对轻掺杂区，该介电材料延伸至每个相对轻掺杂区的至少一部分之上。
或者，这两个有源区的每一个都包括一个相对重掺杂区和一个相对轻掺杂区，该介电材料延伸至每个相对轻掺杂区的至少一部分之上，而且进一步包括这两个有源区的至少一个的相对重掺杂区之上的自对准硅化物接触。对该可掺杂插入区进行掺杂，以选择性地连接这两个有源区。
上述半导体器件进一步包括该可掺杂插入区的至少一部分中的一个区域，用于防止这两个有源区导电连接。
这两个有源区的每一个都不包括一个相对轻掺杂区。
该介电材料是一种氧化物隔离片。
该可掺杂插入区的结构包括至少一个非硅化的轻度掺杂区扩散方块。
本发明的上述概述并非有意描述每个给出的实施例或本发明的每个实现。以下的附图和详细描述将更精确地说明这些实施例。
附图说明
下面结合附图详细描述本发明的各个实施例，通过这些描述可以更完整地理解本发明。附图为：
图1是依据本发明的一个示范性实施例、包括相同极性类型的两个相邻重掺杂区的半导体结构的横截面图；
图2到图6是根据本发明，显示了用于形成如图1所示的半导体结构的工艺步骤的横截面图；和
图7是依据本发明的另一个示范性实施例、如图1所示的半导体结构构造的顶视图。
具体实施方式
通过对下面的应用例子的讨论可以最好地理解本发明的各个方面，尽管没必要将本发明限制在这个范围中。
本发明的一个特定示范性实现的目标是一种半导体器件及其制作。该半导体器件包括一个扩散区，它将该半导体器件中一个衬底区上的两个有源区分隔开。衬底区是一种极性类型，N或P，而两个重掺杂区的每一个分别是同一种相反的极性类型，P+或N+，而且重掺杂区的一部分延伸至衬底中。在扩散区和两个有源区的每一个的一部分之上，形成一种介电材料(比如一种隔离氧化物或其他绝缘材料)，以禁止在可掺杂插入区边缘之上形成硅化物。使用金属在两个有源区中的一个或两个的另一部分之上的介电材料附近形成硅化物。
根据设计需要，有源区之间可以相互电学相关，如：内连接，举例来说，通过将扩散区掺杂为与有源区相同的极性类型的方法；通过阻断这个扩散区使两个有源区相互隔绝，举例来说，使用合适的掩膜来阻断该掺杂/注入台阶；或电阻连接，举例来说，通过选择掺杂扩散区(举例来说，相对于扩散区每一侧的对应有源区为轻度掺杂)。在每种情形下，该结构在显微镜下的表象是相同的。
现在来看附图，图1给出了同样依据本发明的半导体结构的另一个示范性实施例的横截面图。图1中的半导体结构包括掺杂为N+的两个相邻有源区10和12，它们之间有一个扩散区14，位于其下的一个P+阱16，和位于其上的一个氧化物隔离片18。在这个例子结构中，界氧化物区22和24分别画在有源区10和12的一侧。
最靠近扩散区14的、两个相邻有源区10和12的每一个的部分分别包括轻度掺杂区(LDD)10a和12a，例如N型轻度掺杂区(NLDD)。NLDD区10a和12a延伸到氧化物隔离片18之下，以防止相邻N+区10或12与P阱16之间短路，而且它们在氧化物隔离片18与NLDD区10a和12a之间具有足够的交叠，以允许掩膜对准误差以及后续处理中隔离片的损失。根据一种应用/电路设计，扩散区14起一个绝缘体的作用，其作用方式类似于两个反向偏压的二极管。作为一种替代方案，将整个隔离片下注入为NLDD，可在两个NLDD区10a和12a之间形成连接。作为另一种替代方案，按照一种选择方式注入NLDD以得到连接区内希望的电阻特性，可以实现两个NLDD区10a和12a之间的电阻连接。例如，通过整个隔离片下的均匀掺杂，选择性地实施注入可以得到一个完整的连接，或者通过隔离片下的选择浓度和/或区域掺杂来选择性实现电阻连接。由于杂质浓度，或其欠缺是不能用显微镜测量的，该结构可以挫败常规的反向处理努力。
使用金属在位于两个有源区10和12之上的氧化物隔离片18的附近形成一种硅化物20。形成硅化物之后再形成接触26和28，然后用金属线制作到接触26和28的接线头32和34。
同样依据本发明，图2到图6显示了用于形成如图1所示的半导体结构的一套示范性工艺步骤。在一个示范性实施中，这些工艺步骤的使用与标准的0.25微米工艺流程相关。图2显示的是在不掺杂扩散区来连接图1中的有源区10a和12a的情形下，以阻挡线的形式形成LDD掩膜。也可以掺杂扩散区使之连接有源区10a和12a，例如，通过消除图2中的步骤。在图3中，除去阻挡后，使用具有足够交叠的一个隔离片掩膜和一个刻蚀台阶来确定一个氧化物区，或氧化物隔片18，以隔离扩散区，从而允许区域10a和12a中的掩膜对准和隔离片的损失(对于被隔离的点或有源区的情形)。下一步，使用N+离子注入确定如图4所示的更重掺杂区N+区10和12。如图5所示，一个硅化处理台阶可将一层硅化物20留在有源区10和12之上，而且使用隔离片18来阻断可跨越扩散区顶部而将N+区短路的硅化物的形成。如图6所示，形成接触和金属接线头，完成工艺的这个阶段，将器件按照电路说明接在合适的节点上。
图7是依据本发明的另一个示范性实施，如图1所示的半导体结构构造的顶视图。标记为60的点划线区显示的是在两个有源区之间没有形成连接的情形下NLDD注入被阻断的区域。
在一个涉及标准的0.25微米工艺流程的例子应用中，一个最小的连接尺寸包括一个非硅化LDD扩散方块，用于提供约1000欧姆的电阻。当然可以实现更大或更小的电阻，例如，通过改变连接的宽度。
在同样依据本发明的另一个例子工艺中，一个去除硅化物工艺涉及到沉积一层介电膜，然后仅仅在形成硅化物之前刻蚀该膜。在此情形下，设计该介电膜是为了交叠重掺杂区，从而消除了在不需要有源区之间的连接时轻掺杂注入的必要性。
相应地，本发明具有多个优越方面。例如，用常规的显微镜是不能检测每个上述实施例中连接区发挥的功能。另一个显著优点是连接区可以制作为一个导电连接或电阻连接，而且不需要在常规的制作工艺添加任何步骤。例如，导电/电阻连接可在有源区的注入步骤中实现。用于建立有源区的注入步骤是常规的，因此不会更多地增加成本或时间。
已结合几个特定的示范性实施例描述了本发明，该领域中的技术人员可认识到可对其作很多变化。另一个变化例，例如，涉及到只使用隔离片的一侧来阻断与硅化物相关的短路。这些变化和其他对示范性实施例的上述讨论的偏离都将落在由随后的权利要求书定义的本发明的精神和范围之内。
Claims (10)
1.一种半导体器件，包括：
位于半导体器件的一个衬底区之上的两个有源区；
一个位于这两个有源区之间的可掺杂插入区，该可掺杂插入区掺杂为第一极性类型，而上述两个有源区掺杂为与第一极性类型相反的第二极性类型，其中所述可掺杂插入区被布置为选择性掺杂为第二极性类型以永久连接上述两个有源区，并且，在所述可掺杂插入区没有被掺杂为第二极性类型以永久地连接所述两个有源区时，第一极性类型被保持在所述可掺杂插入区以永久地禁止连接上述两个有源区；
一个介电材料，形成于该可掺杂插入区之上，覆盖在整个所述可掺杂插入区上，使得该介电材料延伸到所述两个有源区的每一个区的第一部分之上，该第一部分邻近所述可掺杂插入区，所述介电材料用于禁止在可掺杂插入区的边缘之上形成硅化物；和
一个硅化物，邻近所述两个有源区的第二部分之上的介电材料，所述第二部分邻近所述两个有源区的第一部分，并且远离可掺杂插入区的边缘。
2.权利要求1所述的半导体器件，其特征在于所述可掺杂插入区被掺杂，以导电连接所述两个有源区。
3.权利要求1所述的半导体器件，其特征在于进一步包括这两个有源区的第二部分之上的自对准硅化物接触。
4.权利要求1所述的半导体器件，其特征在于这两个有源区的每一个都包括一个相对重掺杂区和一个相对轻掺杂区，该介电材料延伸至每个相对轻掺杂区的至少一部分之上。
5.权利要求1所述的半导体器件，其特征在于这两个有源区的每一个都包括一个相对重掺杂区和一个相对轻掺杂区，该介电材料延伸至每个相对轻掺杂区的至少一部分之上，而且进一步包括这两个有源区的至少一个的相对重掺杂区之上的自对准硅化物接触。
6.权利要求5所述的半导体器件，其特征在于对该可掺杂插入区进行掺杂，以选择性地连接这两个有源区。
7.权利要求5所述的半导体器件，其特征在于进一步包括该可掺杂插入区的至少一部分中的一个区域，用于防止这两个有源区导电连接。
8.权利要求1所述的半导体器件，其特征在于这两个有源区的每一个都不包括一个相对轻掺杂区。
9.权利要求1所述的半导体器件，其特征在于该介电材料是一种氧化物隔离片。
10.权利要求1所述的半导体器件，其特征在于所述可掺杂插入区的结构包括至少一个非硅化的轻度掺杂区扩散方块。
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| US6774413B2 (en) | 2001-06-15 | 2004-08-10 | Hrl Laboratories, Llc | Integrated circuit structure with programmable connector/isolator |
| US6740942B2 (en) * | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| US6897535B2 (en) * | 2002-05-14 | 2005-05-24 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
| US7049667B2 (en) * | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| US6979606B2 (en) * | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
| AU2003293540A1 (en) * | 2002-12-13 | 2004-07-09 | Raytheon Company | Integrated circuit modification using well implants |
| KR20050011317A (ko) * | 2003-07-22 | 2005-01-29 | 삼성전자주식회사 | 리버스 엔지니어링 방지수단을 구비하는 반도체 집적회로및 이의 리버스 엔지니어링 방지방법 |
| WO2005052805A1 (en) | 2003-11-26 | 2005-06-09 | Electronics And Telecommunications Research Institute | Data structure, event reporting system and method for event reporting |
| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| US6955931B1 (en) * | 2005-02-10 | 2005-10-18 | Advanced Micro Devices, Inc. | Method for detecting silicide encroachment of a gate electrode in a semiconductor arrangement |
| US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
| US8017514B2 (en) | 2008-05-05 | 2011-09-13 | International Business Machines Corporation | Optically transparent wires for secure circuits and methods of making same |
| US9287879B2 (en) * | 2011-06-07 | 2016-03-15 | Verisiti, Inc. | Semiconductor device having features to prevent reverse engineering |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4268911A (en) | 1979-06-21 | 1981-05-19 | Fairchild Camera And Instrument Corp. | ROM Program security circuits |
| US4603381A (en) | 1982-06-30 | 1986-07-29 | Texas Instruments Incorporated | Use of implant process for programming ROM type processor for encryption |
| JPS59207652A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US5010032A (en) | 1985-05-01 | 1991-04-23 | Texas Instruments Incorporated | Process for making CMOS device with both P+ and N+ gates including refractory metal silicide and nitride interconnects |
| US4885617A (en) * | 1986-11-18 | 1989-12-05 | Siemens Aktiengesellschaft | Metal-oxide semiconductor (MOS) field effect transistor having extremely shallow source/drain zones and silicide terminal zones, and a process for producing the transistor circuit |
| US4766516A (en) | 1987-09-24 | 1988-08-23 | Hughes Aircraft Company | Method and apparatus for securing integrated circuits from unauthorized copying and use |
| US4843026A (en) | 1987-09-24 | 1989-06-27 | Intel Corporation | Architecture modification for improved ROM security |
| JPH022142A (ja) * | 1988-06-13 | 1990-01-08 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| FR2658951B1 (fr) * | 1990-02-23 | 1992-05-07 | Bonis Maurice | Procede de fabrication d'un circuit integre pour filiere analogique rapide utilisant des lignes d'interconnexions locales en siliciure. |
| US5236857A (en) | 1991-10-30 | 1993-08-17 | Texas Instruments Incorporated | Resistor structure and process |
| WO1993009567A1 (en) | 1991-10-31 | 1993-05-13 | Vlsi Technology, Inc. | Auxiliary gate lightly doped drain (agldd) structure with dielectric sidewalls |
| WO1996025765A1 (en) | 1995-02-16 | 1996-08-22 | Peregrine Semiconductor Corporation | Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon-on-sapphire |
| US5780920A (en) | 1995-10-06 | 1998-07-14 | Micron Technology, Inc. | Method of forming a resistor and integrated circuitry having a resistor construction |
| US5661085A (en) | 1996-06-17 | 1997-08-26 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method for forming a low contact leakage and low contact resistance integrated circuit device electrode |
| US5804470A (en) | 1996-10-23 | 1998-09-08 | Advanced Micro Devices, Inc. | Method of making a selective epitaxial growth circuit load element |
| US5834356A (en) | 1997-06-27 | 1998-11-10 | Vlsi Technology, Inc. | Method of making high resistive structures in salicided process semiconductor devices |
-
1999
- 1999-03-18 US US09/271,737 patent/US6326675B1/en not_active Expired - Lifetime
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