JPS6278869A - Ｅｓｄ保護装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の前景 発明の分野 この発明は、一般に集積回路保護装置に関し、かつ特に
出力端子への静電放電により引き起こされ得る損傷から
集積回路を保護するための装置に関する。

先行技術の説明 半導体集積回路に相関の１つの根深い問題は、外部のコ
ネクタビンのいずれかへの静電放電（ＥＳＤ）により回
路に引き起こされ得る損傷である。

半導体チップを取扱う際に、指の先端からの単なる静電
気放電が、幾千ボルトという成る瞬間のレベルに到達し
得る。ダイス内部へのよりずっと小さな静電圧放電は、
接合の破損、コンタクトの破損、熱焼損、およびゲート
を有する構成要素を用いる回路内のゲート酸化物層の破
損により破壊され得ることが一般に知られている。

ＥＳＤ保護は、チップ範囲内の装置の寸法が減少し、か
つそれゆえ製品がＥＳＤ事象の悪影響をより受けやすく
なるに伴い、興味が増大して話題となった。

一般に、ＥＳＤ保護装置は２種類、すなわち入力保護設
計および出力保護設計に分けられ得る。

動作上の要件が異なるため、各々に対し異なる機構が必
要である。通常、チップ出力は、高い抵抗要因を許容で
きない。もし出力の電圧範囲が増大すれば、これはさら
により深刻となる。

典型的なＥＳＤ保護機構は、出力トランジスタの出力接
合の破損、またはゲートを有するダイオードの破損のい
ずれかに依存する。第１図は、集積回路のＥＳＤ保護の
ために用いられる典型的な配置の例である。出力バッフ
ァトランジスタのレイアウトは、成る保護を与えるよう
に最適化されてもよい。もし出力トランジスタＮ１、Ｎ
２がコンタクトとゲートの間で適当な間隔をあけてレイ
アウトされるならば、そのとき故障機構は［第１図（ｂ
）の囲まれた区域により設計された］出力接合の破損に
より支配される。この故障モードのＥＳＤ電圧は、ゲー
トを有するダイオードの破損の配置のためのそれよりも
わずかに高い。このような装置の例は、ペルチン他の発
明による米国特許第４，１３９，９３５号に示される。

この例と比較すると、この開示はバッファ段階から独立
している発明を教示する。

一般に、現在の技術のＥＳＤ保護装置は、接続ビン内へ
おおよそ２０００ボルトを消散する能力を達成する。し
かしながら、破壊的な接合の破損が、よりずっと低いＥ
ＳＤ電圧で浅い接合ＣＭＯ８回路内に発生することは既
にわかっている。ゆえに、集積回路に対して、より大き
なＥＳＤ保護を与える装置が必要となる。

発明の要約 この発明の目的は、半導体チップ回路の外部の接続ビン
のいずれかへのＥＳＤにより引き起こされ得る損傷から
、それを保護することである。

この発明の他の目的は、集積回路の外部の接合ビンのい
ずれかへのＥＳＤ入力に対し、それの出力許容範囲を改
良する半導体装置を提供することである。

この発明のさらに他の目的は、様々な集積回路の製作の
設計および方法に責任を負うべきＥＳＤ保護装置構造を
提供することである。

この発明のさらに他の目的は、様々なＣＭＯ３集積回路
への組み入れに適したＥＳＤ保護装置構造を提供するこ
とである。

広い局面では、この発明は、ＥＳＤ発生の間パンチスル
ーターンオンを可能にするように構成されているが、通
常の回路出力動作条件の間ターンオンを止める電界効果
トランジスタ（ＦＥＴ）装置である。もし集積回路がバ
ックバイアス電圧で動作するならば、通常の回路動作の
間のターンオン電圧は、回路の性能に影響を与えないよ
うに、より高くなるだろう。開示された好ましい実施例
は、ｎ−ウェル、ｎ−チャネル、ポリシリコンゲートの
構造であり、ゲートおよびｎ＋のドープされたドレイン
が集積回路のパッドの出力コンタクトの間に結合され、
かつｎ＋のドープソースが回路接地基準電位レベル、Ｖ
ｓｓに結合される。

この発明の他の目的、特徴および利点は、以下の詳細な
説明および添付の図面を考察すると明らかになり、そこ
では各図を通じて同じ参照符号が同じ特徴を表わす。

この説明において参照される図面は、特定的に注目され
る場合を除き、尺度決めするように描かれたのではない
ことが理解されるべきである。さらに、図面はこの発明
により製作された集積回路の一部分のみを例示すること
を意図している。

発明の詳細な説明 さて、この発明の特定の実施例を詳細に参照すると、そ
れはこの発明を実施するために発明者によって現在企図
されている最良のモードを例示する。代わりの実施例も
また、応用可能なものとして簡潔に述べられる。

集積回路構成要素の製作工程で用いられる一般の技術の
詳細が述べられた刊行物が多くあるが認識されるべきで
ある。例として、フェアチャイルドコーポレーションが
１９７９年に版権を得たレストン・パブリッシング・カ
ンパニー、インコーホレーテッドの「半導体および集積
回路製作技術」（Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　　＆　
　Ｉｎｔｅｇｒａｔｅｄ　　Ｃ１ｒｃｕ１ｔＦａｂｒｉ
ｃａｔ１ｏｎ　　Ｔｅｃｈｎｉｑｕｅｓ　）を参照され
たい。これらの技術は一般に、この発明の構造の製作に
採用され得る。さらに、このような方法の個々の工程は
、商業的に入手可能な集積回路製作機械を用いて行なわ
れ得る。この発明の理解に特定的に必要であるため、好
ましい実施例のための近似の技術データが現在の技術に
基づいて述べられる。この技術における将来の開発は、
当業者に明らかであるような適切な調整を必要とするか
もしれない。

さて第２図を参照すると、ＥＳＤ（ｉ護装置は参照数字
１０で示される。結晶シリコンサブストレートまたはサ
ブストレート上のエピタキシャル結晶シリコン層のよう
なサブストレート１２は、半導体サブストレート１２を
与えるように軽くドープされる。サブストレートは、た
とえば１ｃｍ”あたりおおよそ１０Ｘ４ないし１０１５
の濃度までサブストレートに硼素イオンをドープするこ
とにより、第１の導電型、この実施例ではｐ−１を有す
るように作られる。

サブストレート１２の表面１４に、第２の導電型ｎの第
１のウェル領域１６および第２のウェル領域１８が埋没
される。ウェルは、たとえばマスキングおよび拡散技術
またはイオン注入技術により形成され得る。たとえば、
サブストレート表面１４下におおよそ２ないし５ミクロ
ンの深さで、サブストレートとで接合を形成するように
１ｃｍ３あたりおおよそ１０１６の濃度まで注入され得
る。

ウェル１６．１８の間のサブストレート１２の領域２−
０は、チャネル領域２０を規定する。チャネル長、すな
わちｎ−ウェル−ｎ−ウェルの間隔は構造の性能を最適
化するように選択され得る。

これに関し、より詳細に以下に述べられる。

好ましい実施例でソース領域２２を規定する第１の端子
領域２２は、第１のウェル領域１６内に埋没される。た
とえば、マスキングおよび拡散技術またはイオン注入技
術は、サブストレート表面１４で第１のウェル領域１６
内にソース領域２２を作るために行なわれ得る。

好ましい実施例では、埋没される第１のウェル領域１６
と同じ導電型を、しかしキャリヤのより高い濃度を伴い
、領域２２に与えるために、ソース領域２２は砒素イオ
ンがドープされる。それゆえ、これはｎ＋ドープのソー
ス領域２２と呼ばれ、１ｃｍ”あたりおおよそ１ｘ１０
１９ないし１×１０２１のドープ濃度を有する。

好ましい実施例のソース領域の寸法は、おおよそｌｏＸ
ｌｏｏミクロン（幅×長さ）である。接合の深さは、第
１のウェル領域１６内へおおよそ０、　３ないし０．４
ミクロンである。

同様に、好ましい実施例でドレイン領域２４を規定する
第２の端子領域２４は、第２のウェル領域１８内に埋没
される。ソース領域２２の注入と同じ製作パラメータが
応用される。

ソース２２、ドレイン２４およびチャネル２０の領域に
重畳して、絶縁体層２６が形成される。

好ましい実施例では、熱酸化物層２６は標準の拡散手順
を用いて製作される。薄い酸化物層２８を有する酸化物
層２６は、ソース領域２２およびドレイン領域２４の上
に形成される。フィールド酸化物３０と呼ばれる厚い領
域３０は、チャネル領域２０ならびに第１のウェル領域
１６の隣接部分３２および第２のウェル領域１８の隣接
部分３４の上に形成される。フィールド酸化物３０の厚
さは、おおよそ１ミクロンまたはそれ以下である。

薄層領域２８の厚さは、おおよそ２００ないし５００オ
ングストロームである。

ポリシリコンゲート３６は、フィールド酸化物３０およ
び隣接するｎ−ウェル領域３２．３４に重畳する。ゲー
ト３６の厚さは、おおよそ０．５ミクロンである。

たとえば一般に周知の化学的気相成長を用いて形成され
てもよい絶縁体層３８は、必要な構成要素の絶縁体を提
供する。

マスキングおよびエツチングなどにより絶縁体層領域３
８内にコンタクト窓４０．４２が設けられ、金属層４４
．４６を介して第１のおよび第２の端子領域２２．２４
にそれぞれ相互接続を与える。

同様に、後に生成された金属層４６を介して相互接続を
与えるために、ゲート３６上の絶縁体層３８に、コンタ
クト窓５０が設けられる。

そのように構成されているので、ＥＳＤ保護装置１０は
、ｎ−ウェル、ｎ−チャネル、バンチスルートランジス
タと呼ばれてもよく、それは第３図（ａ）および第３図
（ｂ）を参照して最もよく理解されるように、次の態様
で動作する。

２個のＭＯＳＦＥＴ　　Ｑｌ、Ｑ２は、集積回路（示さ
れていない）のための出力バッファ２を形成するように
結合される。ＭＯＳＦＥＴ　　Ｑｌ、Ｑ２の各々は、第
３図（ｂ）で示されるように例示のＥＳＤ保護回路４に
おけるｎ−チャネル装置である。各ＭＯ３ＦＥＴ　　Ｑ
ｌ、Ｑ２のゲート入力端子は、チップ回路の出力信号を
受取るように結合される。１個のＭＯＳＦＥＴ　　Ｑｌ
のドレインは、チップの基準電位Ｖｃｃにバイアスをか
けるチップに結合される。そのＭＯＳＦＥＴ　　Ｑｌの
ソースは、チップの出力パッドおよび他のＭＯＳＦＥＴ
　　Ｑ２のドレインに結合され、それも同様に出力パッ
ドに結合される。第２のＭＯＳＦＥＴ　　Ｑ２のソース
は、チップの接地基準電位ＶｓＳに結合される。

ＥＳＤ保護装置１０は、第３図（ａ）に示されるように
出力バッファと出力パッドの間で結合される。ゲート３
６とドレイン２４は、出力パッドに結合される。ソース
２２は、Ｖｓｓに結合される。代わりの実施例では、Ｑ
ｌおよびＱ２のパッドコンタクトは、コンタクト６０の
下のドレイン側に深いｎ−ウェル接合を形成するために
、燐イオンが注入される。これはさらに、ＥＳＤ事象の
間浅い接合の破損から出力バッファトランジスタＱ１、
Ｑ２を保護する。すべてのコンタクトは、ｎ＋のドープ
領域である。これらのコンタクトおよびコンタクトウェ
ル領域のドープは、第１のおよび第２のウェルに対する
それとほぼ同じである。

ＥＳＤ保護装置１０は、「バンチスルー」の原理で動作
する。もしＭＯＳＦＥＴのドレインおよびソース領域の
間の間隔が十分に小さく、かつサブストレートの抵抗率
が十分に高いならば、逆バイアスされたドレイン−ソー
ス接合に相関のディブレジョン領域はドレイン電圧の増
大に伴い拡大し得る。究極的には、このディブレジョン
領域は、ソース−サブストレート接合に相関のディブレ
ジョン領域に接触する。パンチスルーを越えて増加する
正の印加ドレイン電圧では、ソース領域内の多数キャリ
ヤが、空乏のチャネル領域内に注入され、かつチャネル
内の横方向の高い電界によりドレインに押し流される。

ＥＳＤ保護装置１０は、現在の製作方法技術により、次
のように設計され得る、すなわち、この装置１０のター
ンオン電圧はパンチスルーモード内にあり、かつ出力バ
ッファＭＯＳＦＥＴ　　Ｑｌ、Ｑ２のゲートを有するダ
イオードの破損電圧または接合の破損電圧よりもずっと
低いように設計され得る。この設計の標準では、このよ
うなＥＳＤが出力バッファ２またはチップの内部回路に
永久的な損傷を引き起こし得る前に、出力パッド内への
ＥＳＤの十分なダンピングが生じる。

ｎ−ウェル−ｎ−ウェル間隔は、第４図で示される曲線
に基づいて適当に選択される。適当な選択は、出力パッ
ドでのＥＳＤ′＄象の間、ＥＳＤ保護装置１０のターン
オンのための十分な電圧、および装置１０が通常の動作
の間、オフのままであるように十分に高いパンチスルー
レベルを与える。

好ましい実施例では、７ミクロンのｎ−ウェル−ｎ−ウ
ェル間隔がＥＳＤ事象の間、おおよそ１１ないし１２ボ
ルトのパンチスルーターンオンを表わすことがわかった
。一般にパンチスルーターンオンが低くなればなるほど
、ＥＳＤ保護はますます良くなる。

またｍ４図から注目されるように、ＥＳＤ保護装置１０
の性能はチップのバックバイアスの利用により最適化さ
れ得る。バックバイアスすると、装置１０が採用される
チップは、より高い電力供給電圧で動作され得る。これ
は、装置１０を種々様々な集積回路の応用とともに利用
可能にするという利点を提供する。同一の物理的寸法の
装置１０に対し、バックバイアスの利用は通常の動作の
間、必要なパンチスルーターンオン電圧を効果的に２倍
にすることが（第４図で）理解され得る。

これは、装置１０が、採用されるチップの通常のシステ
ム動作に影響を与えないことを確実にする。

しかし、処理の間、バイアスが確立されなかったらパン
チスルーレベルは、一般にバッファトランジスタＱ１、
Ｑ２に相関の破損電圧よりもずっと低くなる。

代わりの実施例では、酸化物の厚さの変化により、かつ
酸化物２６に隣接するチャネル領域２０内にドープされ
たフィールド注入領域を作ることにより、最適化が達成
され得る。第４図で示される検査データでは、フィール
ド酸化物２６の下方におおよそ１．５Ｘ１０’　”の濃
度まで硼素イオンをドープされたフィールド注入領域が
考察される。

この発明の好ましい実施例に関する上記の説明は、例示
と説明の目的で提示されたものである。

これは余すところないものではなく、またこの発明を開
示された正確な形式に限定するものでもない。明らかに
、当業者にとっては多（の修正と変更が明らかとなるで
あろう。この発明は、他のＭＯＳまたはバイポーラ方法
すら用いるような他の技術で実施されることが可能であ
る。実施例は、この発明の原理とその実際の応用を最も
良く説明するために選ばれ述べられたのであって、それ
によって当業者が、企図された特定の用途に適する様々
な修正と様々な実施例において、この発明を理解するこ
とを可能にする。この発明の範囲は、添付の特許請求の
範囲とその均等物によって規定されることが意図されて
いる。

【図面の簡単な説明】

第１図（ａ）は、先行技術における出力バッフ７トラン
ジスタ配置のためのレイアウトの図である。 第１図（ｂ）は、第１図（ａ）で示された先行技術の電
気概略図である。 第２図は、この発明による好ましい実施例のＥＳＤ保護
装置構造の概略断面図である。 第３図Ｃａ）は、第２図で示された構造を実現化する、
この発明によるＥＳＤ保護装置のレイアウドの図である
。 第３図（ｂ）は、第３図（ａ）で示されたこの発明によ
る電気概略図である。 第４図は、第２図で示された装置構造のｎ−ウェル−ｎ
−ウェル間隔に対するパンチスルー電圧値の表を示すグ
ラフである。 図において、２は出力バッファ、１０はＥＳＤ保護装置
、１２はサブストレート、１４はサブストレート表面、
１６．１８はウェル領域、２０はチャネル領域、２２．
２４は端子領域、２６．２８は酸化物層、３０はフィー
ルド酸化物、３２゜３４はｎ−ウェル領域、３６はポリ
シリコンゲート、３８は絶縁体層、４０，４２．５０は
コンタクト窓、４４．４６は金属層、６０はコンタクト
である。 特許出願人　アドバンスト・マイクロ・ディバ−５ゝ 侠 占 蟻

Claims (18)

【特許請求の範囲】
1. （１）集積回路を出力パッドに結合する出力バッファ段
   階を有し、 前記出力パッドに結合されて、前記出力バッファ段階か
   ら離れた前記パッド内へのＥＳＤをチャネルするための
   手段を含み、これは前記出力バッファ段階に損傷を与え
   る電圧以下のターンオン電圧を有し、それによって前記
   回路が前記パッド内ヘのＥＳＤから保護される、集積回
   路のための静電放電（ＥＳＤ）保護装置。
2. （２）前記ターンオン電圧が、チャネルするための前記
   手段のためのパンチスルー電圧レベルである、特許請求
   の範囲第１項に記載の装置。
3. （３）前記手段がさらに、 ウェル埋没ソースおよびウェル埋没ドレインの電界効果
   トランジスタを含む、特許請求の範囲第２項に記載の装
   置。
4. （４）前記トランジスタがさらに、 第１の型の導電性を有するサブストレートと、前記サブ
   ストレート内にあり、第２の型の導電性を有する第１の
   ウェル領域と、 前記第１のウェル領域内にあり、前記第１のウェル領域
   よりも高いドーピング濃度の前記第２の型の導電性を有
   する第１の端子領域と、 前記第２の型の導電性を有する、前記サブストレートに
   おける第２のウェル領域と、 前記第２のウェル領域内にあり、前記第２のウェル領域
   よりも高いドーピング濃度の前記第２の型の導電性を有
   する第２の端子領域と、 前記サブストレート内にあり、前記第１のウェル領域と
   前記第２のウェル領域を分けるチャネル領域と、 前記サブストレートに重畳する絶縁体層と、前記チャネ
   ル領域上の前記絶縁体層に重畳するゲート領域とを含む
   、特許請求の範囲第３項に記載の装置。
5. （５）前記絶縁体層がさらに、 ゲート誘電体層を含み、それが前記第１のおよび第２の
   端子領域上に相対的に薄い部分ならびに前記チャネル領
   域上に相対的に厚い部分を有する、特許請求の範囲第４
   項に記載の装置。
6. （６）さらに、前記チャネル領域内に前記第１の導電型
   のドープ領域を含み、それが前記サブストレートより高
   いドーピング濃度を有する、特許請求の範囲第５項に記
   載の装置。
7. （７）前記集積回路がバックバイアス電圧レベルを有し
   、前記装置がさらに、 前記バックバイアス電圧レベルのない回路内の電圧の約
   ２倍のパンチスルーターンオン電圧を含む、特許請求の
   範囲第２項に記載の装置。
8. （８）出力パッドを有し、 第１の型の導電性を有するサブストレートと、前記サブ
   ストレート内にあり、第２の型の導電性を有する第１の
   領域と、 前記第１の領域内にあり、前記第１の領域よりも高いド
   ーピング濃度の前記第２の型の導電性を有する第１の端
   子領域と、 前記サブストレート内にあり、前記第２の型の導電性を
   有する第２の領域と、 前記第２の領域内にあり、前記第２の領域よりも高いド
   ーピング濃度の前記第２の型の導電性を有する第２の端
   子領域と、 前記サブストレート内にあり、前記第１の領域と前記第
   ２の領域を分けるチャネル領域と、前記サブストレート
   に重畳する絶縁体層と、前記絶縁体層の前記の厚い部分
   に重畳するゲート領域とを含む、集積回路のための静電
   放電（ＥＳＤ）保護構成要素。
9. （９）前記絶縁体層がさらに、 ゲート誘電体層を含み、それが前記第１のおよび第２の
   端子領域上に比較的薄い部分ならびに前記チャネル領域
   上に比較的厚い部分を有する、特許請求の範囲第８項に
   記載の構成要素。
10. （１０）前記ゲート領域および前記端子領域の一方が、
    前記出力パッドに結合され、ならびに前記端子領域の他
    方が、前記集積回路の基準電位に結合される、特許請求
    の範囲第８項に記載の構成要素。
11. （１１）前記チャネル領域は、第１の領域−第２の領域
    寸法が、ＥＳＤ発生の間パンチスルーターンオンを誘起
    するが、回路出力動作の間ターンオンを止める寸法であ
    る、特許請求の範囲第８項に記載の構成要素。
12. （１２）少なくとも２個の基準電位レベル、出力パッド
    、ドレイン端子が前記基準電位レベルのより正のものに
    結合され、ソース端子が前記出力パッドに結合され、か
    つゲート端子が前記回路の出力に結合された第１のｎ−
    チャネルトランジスタ、およびドレイン端子が前記出力
    パッドに結合され、ソース端子が前記基準電位レベルの
    より負のものに結合され、かつゲート端子が前記回路の
    出力に結合された第２のｎ−チャネルトランジスタを有
    し、 ドレイン端子が前記出力パッドに結合され、ソース端子
    が前記基準電位レベルの前記のより負のものに結合され
    、かつ半導体材料ゲートが前記出力パッドに結合された
    少なくとも１個のｎ−ウェル、ｎ−チャネルトランジス
    タを特徴とする、半導体サブストレート集積回路のため
    の改良された静電保護装置。
13. （１３）前記ｎ−ウェル、ｎ−チャネルトランジスタが
    さらに、 ｎ−ウェル−ｎ−ウェル寸法を有し、それが前記パッド
    内へのＥＳＤの間、前記ｎ−ウェル、ｎ−チャネルトラ
    ンジスタのパンチスルーターンオンを誘起するが、通常
    の回路出力動作の間、前記トランジスタのターンオンを
    止めるチャネル領域を含む、特許請求の範囲第１２項に
    記載の装置。
14. （１４）前記ｎ−チャネルトランジスタの前記パッドに
    対する各ドレインコンタクトの下方にある複数個のｎ−
    ウェルコンタクト領域をさらに含む、特許請求の範囲第
    １３項に記載の装置。
15. （１５）前記コンタクトがさらに、 前記ｎ−ウェルコンタクト領域内にｎ＋のドープ領域を
    含む、特許請求の範囲第１４項に記載の装置。
16. （１６）前記チャネル領域がさらに、 前記サブストレートがドープされるのと同じ導電型のキ
    ャリアをドープされた、かつ前記サブストレートよりも
    高いドーピング濃度を有する領域を含む、特許請求の範
    囲第１３項に記載の装置。
17. （１７）出力パッドおよび基準電位Ｖｓｓを有し、 半導体ゲートが、比較的厚いフィールド誘電体層により
    チャネル領域から分離され、前記ゲートおよびドレイン
    が前記出力パッドと前記回路の間に結合され、かつソー
    スが前記Ｖｓｓに結合されたｎ−ウェル、ｎ−チャネル
    ＦＥＴを含み、そのため前記ＦＥＴが前記パッド内への
    ＥＳＤ発生の間、パンチスルーモード内への前記ＦＥＴ
    に強制する電圧でオンになる、ＣＭＯＳ集積回路のため
    のＥＳＤ保護半導体装置。
18. （１８）前記集積回路がまたバックバイアス電圧を有し
    、そこで前記パンチスルーモードが、前記バックバイア
    スを有さない回路の電圧の約２倍において発生する、特
    許請求の範囲第１７項に記載の装置。