KR0166101B1 - 정전방전 보호회로의 트랜지스터 및 그 제조방법 - Google Patents

Abstract

본 발명은 회로에 고전압 또는 과전류가 가해졌을 경우 전류 또는 전압을 중도에서 소모시켜 회로를 보호하는 역할을 하는 정전방전 (Electrostatic Discharge, ESD) 보호회로에 관한 것으로, 소스/드레인 사이에 형성되는 채널영역 하부의 반도체 기판(41) 소정 영역에 불순물이 고농도로 도핑된 매립층(43)이 형성되되, 작은 공핍층의 확장에도 쉽게 소스(46') 또는 드래인(46)과 연결되도록 소스 또는 드레인 중 어느 하나와 근접하여 비대칭적으로 형성된 구조의 정전방전 보호 트랜지스터를 형성하여 전류 플럭스를 분산시킴으로써 순간적인 ESD 충격 방출이 가능케 하고 고전류 플럭스 집중에 의한 열 발생을 감소시켜 ESD 충격에 대한 저항특성을 향상시키는 효과를 얻을 수 있다.

Description

정전방전 보호 회로의 트랜지스터 및 그 제조방법

제1도는 통상적인 정전방전 보호 회로도.

제2도는 종래기술에 따른 후막 모스트랜지스터의 구조 및 작용을 나타내는 단면도.

제3도는 종래의 사이리스터를 이용한 후막 모스트랜지스터의 구조를 나타내는 단면도.

제4도는 본 발명의 일실시예에 따른 후막 모스트랜지스터의 구조 및 전자 흐름도.

제5a도 내지 제5d도는 제4도의 구조를 이루는 후막 모스트랜지스터를 제조하는 일실시예의 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

41 : 반도체 기판 44 : 게이트산화막

48 : 게이트전도막 46a, 46b : 소스/드레인 접합

45 : 절연막 47 : 전도막

본 발명은 반도체 칩 회로에 고전압 또는 과전류가 가해졌을 경우 전류 또는 전압을 중도에서 소모시켜 칩 회로를 보호하는 역할을 하는 정전방전(Electrostatic Discharge: 이하 ESD라 약칭함) 보호 회로의 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 고농도로 도핑된 매립층을 갖는 비대칭 전하결합(Asymmetric Charge Coupled) 후막 모스트랜지스터 및 그 제조 방법에 관한 것이다.

소자가 고집적화될수록 저농도로 도핑된 드레인(Lightly Doped Drain; 통상적으로 Ldd라 약칭함) 구조, 얕은 접합(Shallow Junction), 티타늄실리사이드(Tisi₂)등의 사용으로 인하여, ESD 충격에 대한 저항특성이 저하되므로 차세대 소자의 제조를 위해서는 ESD 충격에 대한 보호 특성의 향상이 절실히 요구된다.

외부의 ESD 충격으로부터 내부회로를 보호하기 위한, 통상적인 ESD 보호회로의 구성이 제1도에 도시되어 있는 바, 이를 개략적으로 설명하면 다음과 같다.

도면 제1도에서 제1 트랜지스터(100)는 후막 트랜지스터로서 포지티브 ESD 충격이 입력에 가해질 경우 구동(turn on)되어 ESD 충격이 내부 회로에 손상을 주지 않고 접지레벨로 빠져나가는 우회로를 제공하며 대개 15볼트 이상의 문턱전압(threshold voltage) 값을 가진다. 제2 트랜지스터(200)는 박막 트랜지스터로서 네가티브 ESD 충격을 접지레벨로 빼주는 우회로 역할을 담당한다.

본 발명은 상기와 같은 ESD 회로도에서 후막 트랜지스터인 제1 트랜지스터의 제조기술 및 그 응용과 관련된 기술이며, 종래의 방법에는 다음의 대표적인 두 가지가 있다.

먼저, 제2도에 도시된 전통적인 후막 트랜지스터는, 드레인(24b)과 게이트전극(28)이 전도층(25)에 의해 공통으로 연결되어 있어, 외부에서 포지티브 ESD 충격이 가해질 때 게이트전극(28) 아래의 P형 기판(21)에 N형 채널이 형성되어 전자가 소스(24a)에서 드레인(24b)으로 흐르게되고(도면부호 30), 이에 의해 ESD 충격은 드레인으로부터 소스쪽으로 빠지게된다. 이때 이와 같은 종래의 후막 트랜지스터는 반전모드(inversion mode)로 동작하게 되어 N형 채널은 P형 기판 표면에 형성되고, 최대 채널폭은 제한되게 된다.

따라서, 상기 종래기술은 채널을 통해 빠져주는 최대전류가 제한된다는 단점이 따른다. 즉, ESD 충격을 빼주는데 한계가 있게 되어 이 한계점을 넘는 여분의 ESD 충격으로 인해 ESD 보호 회로 자체가 파괴되거나 내부회로가 손상을 입게 되어 ESD 보호 회로로서의 역할을 못하게 된다.

특히, 고집적 반도체 소자 제조시 금속-기판간 접촉저항을 낮추기 위해 티타늄실리사이드(TiSi₂)등의 금속을 사용할 경우 ESD 충격에 대한 저항특성은 더욱 저하되는 단점이 따랐다.

다음으로, 제3도에 도시된 사이리스터(thyristor)는 상기 종래의 전통적인 후막 트랜지스터의 단점을 극복하기 위한 것으로, PNPN 구조의 사이리스터의 빠른 바이폴라(bipolar) 특성을 이용하는 것이나, ESD 충격에 대한 저항 특성은 뛰어나지만 사이리스터를 제조하기 위해서는 복잡한 공정단계가 추가적으로 필요하게 되는 단점이 있다. 따라서 실제 대량생산되는 반도체 소자 제조공정에서는 사이리스터를 채용한 ESD 보호 회로는 사용되지 않고 있다.

제2도 및 제3도에서, 미설명 도면부호 31은 p형 기판, 36은 웰, 22,32는 게이트산화막, 23,33은 절연층, 25,35는 전도층, 34a,34b는 소스/드레인 접합, 37은 p⁺접합, 38은 게이트 전극을 각각 나타낸다.

본 발명은 ESD 충격에 대한 저항 특성을 향상시키는 정전방전 보호회로의 후막 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 정전방전 보호 회로용 후막 트랜지스터는, 제1도전형의 반도체 기판; 상기 반도체 기판 상에 형성되는 게이트절연막 및 게이트 전도층; 상기 게이트 전도층의 일측벽방향의 상기 반도체 기판 표면에 제2도전형의 불순물이 도핑되어 형성된 소스영역; 상기 게이트 전도층의 타측벽방향의 상기 반도체 기판 표면에 제2도전형의 불순물이 도핑되어 형성된 드레인영역; 상기 소스 및 드레인영역하부의 상기반도체 기판 내부에서 상기 드레인영역 보다는 상기 소스영역에 근접하게 배치되며 제2도전형의 불순물이 도핑되어 형성된 매립된 도핑영역; 상기 소스영역에 콘택된 제1전도막; 및 상기 드레인영역 및 상기 게이트영역에 공통접속된 제2전도막을 포함하여, 상기 제2전도막에 고전압이 인가되었을 때, 상기 소스영역으로부터 상기 매립된 도핑영역을 통해 상기 드레인영역으로 캐리어 흐름이 발생된다.

또한, 본 발명의 정전방전 보호 회로용 후막 트랜지스터 제조 방법은, 반도체 기판 내부의 소정영역에 매립된 도핑영역을 형성하기 위하여, 상기 반도체 기판에 상기 반도체 기판과 반대 도전형의 불순물을 선택적으로 이온주입하는 단계; 게이트절연막과 게이트전도막을 형성하는 단계; 상기 게이트전도막과, 상기 매립된 도핑영역과 근접하여 소스영역에 대응되는 반도체 기판의 제1부분, 및 드레인영역에 대응되는 반도체 기판의 제2부분이 각각 노출되도록 소정부위가 오픈된 절연막 패턴을 형성하는 단계; 상기 노출된 제1부분의 상기 반도체 기판 표면에 소스영역을 형성하고 상기 노출된 제2부분의 상기 반도체 기판 표면에 드레인영역을 형성하기 위하여, 상기 반도체 기판과 반대 도전형의 불순물을 이온주입하는 단계; 및 전체구조 상부에 전도막을 형성한 다음 패터닝하여, 상기 드레인영역 및 상기 게이트전도막에 공통접속되는 제1전도막패턴과, 상기 소스영역에 접속되는 제2전도막패턴을 각각 형성하는 단계를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

본 발명은 ESD 충격에 대한 저항특성을 개선하기 위하여 고농도로 도핑된 매립층을 갖는 비대칭 전하결합 후막 트랜지스터를 구현하는 기술이다.

제4도는 본 발명의 일실시예에 따른 후막 트랜지스터의 구조 및 전자흐름을 도시한 개념도이다.

도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 후막 모스트랜지스터는, 앞서 설명한 제2도와 같은 구조에서, P형 반도체 기판(41) 내부에 고농도로 도핑된 N⁺매립층(43)이 형성되며, N⁺매립층(43)은 드레인 접합(46b)보다는 소스접합(46a)쪽으로 치우쳐 비대칭적으로 형성된 구조를 갖는다.

후막 트랜지스터의 N⁺소스 접합(46a)은 N⁺매립층(43)과 근접하여 형성되므로 적은 공핍층의 확장에도 쉽게 N⁺매립층(43)과 연결된다. 이때, 외부에서 N⁺드레인접합(46b)에 고전압의 ESD 충격이 가해지면 N⁺드레인 접합(46b)에서 공핍층이 급격히 확장되면서 N⁺매립층(43)과 접하게 되어 다수 캐리어인 전자는 소스접합(46a)에서 N⁺매립층(43)을 통해 N⁺드레인 접합(46b)으로 흐르게 된다(도면부호 49).

따라서, 이와 같은 N⁺매립층(43)을 갖는 비대칭 전하결합 후막 모스트랜지스터에서는 전류흐름의 통로가 둘로 분산되므로 보다 쉽게 ESD 충격을 빼줄수 있으며, 전류 플럭스(flux)의 분산으로 인한 열 또한 작게 되어 열에 의한 소자의 파괴를 막을 수 있다. 이때 N⁺매립층(43)은 소스 접합쪽으로 치우쳐 비대칭적으로 형성되므로, 드레인 접합에 낮은 전압이 인가되는 정상적인 소자 동작시에는 N⁺매립층(43)을 통한 전류흐름이 확실하게 차단되어 정상적인 소자 동작시 ESD 보호 회로의 후막 트랜지스터가 갖추어야 하는 미구동(OFF) 특성을 훌륭히 수행한다.

제5a도 내지 제5d 도는 상기 제5도에 도시된 바와 같은 구조의 트랜지스터를 구현하는 일실시예인, 매립층을 N형 모스트랜지스터를 구현하는 공정 단면도로서, 단계별로 상술하면 다음과 같다.

먼저, 제5a도는 P형 반도체 기판(51)의 소스 접합쪽으로 치우치도록 마스크 및 이온주입공정을 행하여 고농도로 도핑된 N⁺매립층(53)을 형성한 상태로서, 마스크 공정에 의해 형성된 포토레지스트 패턴(52)의 오픈지역은 후속 공정에서 형성될 드레인 접합보다는 소오 접합 지역으로 치우치도록 설계가 이루어져야 할 것이다.

이어서, 제5b도는 상기 포토레지스트 패턴(52)을 제거하고, 게이트산화막(54), 게이트전극(58)을 차례로 형성한 다음, 전체구조 상부에 산화막(55)을 형성한 후 마스크 공정을 진행하여 소스 접합 및 드레인 접합 지역의 반도체기판(51)을 노출시킨 상태의 단면도이다.

이어서, 제5c도는 N⁺불순물을 이온주입하여 N⁺소스 접합 (56a) 및 N⁺드레인 접합 (56b)을 형성한 상태의 단면도이다.

이어서, 제5d도는 전체구조 상부에 금속막 (57)을 증착한 다음, 마스크 및 식각 공정을 진행하여, 드레인과 게이트에 공통접속되는 제1전극 및 소스접합에 콘택되는 제2전극을 형성함으로써, 후막트랜지스터의 제조를 완료한다.

상기와 같이 이루어지는 본 발명은, 종래기술에서의 문제점인 외부 ESD 충격시 순간적인 ESD 충격을 방출시키지 못하는 점과, 충격 방출시 고전류 플럭스에 의해 발생하는 열로 인한 소자의 파괴를 방지한다.

즉, 전류 플럭스를 분산시킴으로써 순간적인 ESD 충격 방출이 가능케 하고, 고전류 플럭스 집중에 의한 열 발생을 감소시켜 ESD 충격에 대한 저항특성을 향상시키는 효과를 얻을 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (4)

1. 제1도전형의 반도체 기판; 상기 반도체 기판 상에 형성되는 게이트절연막 및 게이트 전도층; 상기 게이트 전도층의 일측벽방향의 상기 반도체 기판 표면에 제2도전형의 불순물이 도핑되어 형성된 소스영역; 상기 게이트 전도층의 타측벽방향의 상기 반도체 기판 표면에 제2도전형의 불순물이 도핑되어 형성된 드레인영역; 상기 소스 및 드레인영역하부의 상기 반도체 기판 내부에서 상기 드레인 영역보다는 상기 소스영역에 근접하게 배치되며 제2도전형의 불순물이 도핑되어 형성된 매립된 도핑영역; 상기 소스영역에 콘택된 제1전도막; 및 상기 드레인영역 및 상기 게이트영역에 공통접속된 제2전도막을 포함하여 상기 제2전도막에 고전압이 인가되었을 때, 상기 소스영역으로부터 상기 매립된 도핑영역을 통해 상기 드레인영역으로 캐리어 흐름이 발생되는 정전방전 보호 회로의 후막 모스트랜지스터.
2. 제1항에 있어서, 상기 매립된 도핑영역은 고농도의 제2 도전형 불순물이 도핑된 영역임을 특징으로 하는 정전방전 보호 회로의 후막 모스트랜지스터.
3. 반도체 기판 내부의 소정영역에 매립된 도핑영역을 형성하기 위하여, 상기 반도체 기판에 상기 반도체 기판과 반대 도전형의 불순물을 선택적으로 이온주입하는 단계; 게이트절연막과 게이트전도막을 형성하는 단계; 상기 게이트전도막과, 상기 매립된 도핑영역과 근접하여 소스영역에 대응되는 반도체 기판의 제1부분, 및 드레인영역에 대응되는 반도체 기판의 제2부분이 각각 노출되도록 소정부위가 오픈된 절연막 패턴을 형성하는 단계; 상기 노출된 제1부분의 상기 반도체 기판 표면에 소스영역을 형성하고 상기 노출된 제2부분의 상기 반도체 기판 표면에 드레인영역을 형성하기 위하여, 상기 반도체 기판과 반대 도전형의 불순물을 이온주입하는 단계; 및 전체구조 상부에 전도막을 형성한 다음 패터닝하여, 상기 드레인영역 및 상기 게이트전도막에 공통접속되는 제1전도막패턴과, 상기 소스영역에 접속되는 제2전도막패턴을 각각 형성하는 단계를 포함하여 이루어지는 정전방전 보호 회로의 후막 모스트랜지스터 제조 방법.
4. 제3항에 있어서, 상기 매립된 도핑영역의 불순물을 고농도로 형성하는 것을 특징으로 하는 정전방전 보호 회로의 후막 모스트랜지스터 제조방법.