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KR100672737B1 - Ｅｓｄ용 반도체 소자 및 그 제조방법 - Google Patents

Ｅｓｄ용 반도체 소자 및 그 제조방법 Download PDF

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KR100672737B1
KR100672737B1 KR1020000086629A KR20000086629A KR100672737B1 KR 100672737 B1 KR100672737 B1 KR 100672737B1 KR 1020000086629 A KR1020000086629 A KR 1020000086629A KR 20000086629 A KR20000086629 A KR 20000086629A KR 100672737 B1 KR100672737 B1 KR 100672737B1
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dummy
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esd
dummy gate
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황중호
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매그나칩 반도체 유한회사
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Abstract

본 발명은 입출력 단자 주위에 쇼트채널 더미 트랜지스터를 복수개 형성시킴으로써 인위적인 펀치-스로우 현상을 발생시켜 전류를 통과시키고, 그와 동시에 종래의 정전방전회로보다 상대적으로 작은 저항치를 제공하여 ESD 특성을 향상시키는 ESD용 반도체 소자 및 그 제조방법에 관한 것으로서, 특히 ESD용 반도체 소자는 셀영역과 논리영역으로 정의되는 반도체 소자에 있어서, 상기 논리영역 상에 형성된 산화막과, 상기 산화막 상부의 소정 부위에 각각 형성된 게이트, 패드, 복수개의 더미 게이트와, 상기 게이트 및 더미 게이트 양측벽에 형성된 측벽스페이서와, 상기 게이트, 더미 게이트, 패드, 측벽스페이서를 마스크로 하여 형성된 불순물영역으로 구성되는 것을 특징으로 한다.
펀치-스로우(Punch-through), 더미 게이트, ESD

Description

ＥＳＤ용 반도체 소자 및 그 제조방법{Semiconductor Device For Electro Static Discharge And Method for Fabricating of The Same}
도 1은 종래 기술에 따른 ESD용 반도체 소자의 논리영역 단면도.
도 2a 내지 2c는 종래 기술에 따른 ESD용 반도체 소자의 제조공정 단면도.
도 3은 본 발명에 따른 ESD용 반도체 소자의 논리영역 단면도.
도 4a 내지 4c는 본 발명에 따른 ESD용 반도체 소자의 제조공정 단면도.
*도면의 주요 부분에 대한 부호설명
11 : 반도체 기판 13 : 게이트 산화막
14 : 폴리실리콘층 15 : 포토 레지스트
17 : 게이트 18 : 더미 게이트
19 : 패드 20a, 20b : 측벽스페이서
본 발명은 ESD용 반도체 소자 및 그 제조방법에 관한 것으로, 특히 입출력단자 주위에서 발생하는 정전기로부터 소자를 보호하기 위한 ESD 보호회로를 포함하는 ESD용 반도체 소자 및 그 제조방법에 관한 것이다.
최근, 반도체 소자가 고집적화됨에 따라 배선과 불순물영역의 폭이 감소됨으로 인해, 저항이 증가하여 동작 속도가 저하된다.
따라서, 상기 문제점을 해결하기 위해 반도체 소자 내의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 게이트전극을 폴리실리콘 외의 물질을 더 적층하여 형성하는데, 이 중 살리사이드(Salicide : self - aligned silicide) 기술을 많이 사용한다.
상기 살리사이드 기술은 여러가지 이점을 가지고 있지만, 한편으로는 부피가 큰 논리영역의 부피를 더욱 증가시킨다는 단점과, 논리영역의 저항이 너무 낮아져서 입출력단자 주위에서 정전기(ESD;Electro Static Discharge)가 발생하여 소자가 쉽게 파괴된다는 단점이 있다.
따라서, 입출력단자 주위에서의 소스/드레인 영역으로 이용되는 불순물영역과 폴리실리콘으로 형성된 게이트의 저항을 크게 하여 인가되는 전압을 고루 분산시킴으로써 정전기 파괴를 방지하는 정전방전보호회로(ESD protection circuit)를 형성하게 되었다.
한편, 반도체 소자는 다수의 메모리 셀이 X,Y 방향으로 규칙적으로 배열되는 셀 영역과, 셀 영역의 주변에 형성되어 상기 메모리 셀들을 제어하기 위한 논리영역으로 구성되는데, 특히 후술할 반도체 소자는 논리영역을 정전방전에 대비하여 정전방전보호회로(ESD protection circuit)로 동작하도록 설계한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 ESD용 반도체 소자 및 그 제조방법을 설명하면 다음과 같다.
도 1은 종래 기술에 따른 ESD용 반도체 소자의 논리영역 단면도이고, 도 2a 내지 2c는 종래 기술에 따른 ESD용 반도체 소자의 제조공정 단면도이다.
도 1을 참고로 하여 종래기술에 따른 정전방전을 위한 회로가 구비된 ESD용 반도체 소자의 구조를 살펴보면, 논리영역에 있어서, 소스/드레인 영역으로 작용하는 불순물 영역 및 게이트(7)로서 이루어지는 논리 트랜지스터와, 하부에 N-WELL(2)을 형성하여 상대적으로 저항을 높여 정전기를 방지하는 더미 게이트(8)와, 외부와 연결되어 입출력단자로서 그 역할을 하는 패드(9)로 구성된다.
상기와 같이 형성된 논리영역은 반도체 소자의 패드를 통하여 전류가 인가되어도 정전기 발생이 방지되는데, 그 이유는 패드를 통해 인가된 전류가 도 1에 도시된 바와 같이, 불순물 영역을 거쳐 N-WELL 저항층을 통과하기 때문이다.
상기 ESD용 반도체 소자를 제조방법을 통하여 자세히 살펴보면, 먼저 도 2a에 도시된 바와 같이 셀영역과 논리영역으로 구분되는 P형 반도체 기판(1) 중 논리영역의 소정 부위에 N형 불순물을 주입하여 N-WELL 저항층(2)을 형성한 후, 소정 부위에 소자분리막(미도시)을 형성하여 비활성영역을 정의한다.
다음, 상기 반도체 기판 전면에 열산화 방식을 이용하여 게이트 산화막(3)을 형성하고, 상기 게이트 산화막(3) 상부에 폴리실리콘층(4)을 형성한다.
그 후, 상기 폴리실리콘층(4) 상에 패터닝된 포토 레지스트(6)를 도포하고 상기 포토 레지스트(6)를 마스크로 이용하여 상기 폴리실리콘층(4) 및 게이트 산화막(3)을 선택적으로 제거하여 논리영역 상에 도 2b에 도시된 바와 같이 게이트(7), 더미 게이트(8), 패드(9)를 각각 형성한다.
이 때, 상기 더미 게이트(8)는 게이트(7)와 패드(9) 사이에 형성한다.
다음, 도 2c에 도시된 바와 같이 소스/드레인 영역을 형성하기 위해 LDD 공정을 실시하는데, 상기 게이트(7) 및 더미 게이트(8)를 마스크로 하여 n-불순물 이온을 주입하여 저농도 도핑영역을 형성하고, 상기 게이트를 포함한 전면에 절연층을 형성하여 상기 절연층을 에치백함으로써 상기 게이트(7) 및 더미 게이트(8) 양측벽에 각각 측벽스페이서(10a,10b)을 형성한 뒤, 상기 게이트(7), 더미 게이트(8), 측벽스페이서(10a,10b)을 마스크로 하여 반도체 기판(1)에 n+불순물을 이온 주입하여 고농도 도핑영역을 형성한다.
이 때, 상기 게이트 형성 공정 및 불순물 도핑공정은 셀영역에서도 동시에 행한다.
그리고, 도시하지는 않았지만 상기 게이트(7)를 포함한 전면에 다른 도전층과 연결되는 콘택홀을 포함하는 층간절연막을 형성하고 상기 콘택홀을 포함한 소정 부위에 도전물질을 형성함으로써 ESD 보호회로를 포함하는 반도체 소자를 완성한다.
이와 같이 입출력단자 주위에 더미 게이트를 배열하여 하부에 N-WELL을 형성하면 상대적으로 저항이 높아지기 때문에 반도체 소자의 패드를 통하여 전류가 인가되어도 정전기가 발생되지 않게 된다.
그러나, 상기와 같은 종래의 ESD용 반도체 소자 및 그 제조방법은 다음과 같은 문제점이 있다.
즉, 반도체 소자의 살리사이드 기술을 적용할 경우 논리영역의 부피가 커져 소자의 고집적화 추세와 어긋나게 된다는 단점과 저항이 너무 낮아져 논리영역에 정전기가 일어나 소자를 파괴하는 단점이 있다.
그래서, 상기 단점을 보완하기 위해 입출력단자 주위에 더미 게이트를 형성하고 상기 더미 게이트 하부에 불순물 영역을 구비함으로써 저항을 상대적으로 높여 정전방전을 유도하였다.
하지만, 상기 방법은 턴-온(turn-On) 저항이 지나치게 증가하여 ESD 창(Window)을 벗어나는 결과를 초래하게 되는 등 ESD 보호회로 구조에서 요구하는 저항치보다 큰 저항치를 제공한다는 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 입출력 단자 주위에 쇼트채널 더미 트랜지스터를 복수개 형성시킴으로써 인위적인 펀치-스로우 현상을 발생시켜 전류를 통과시키고, 그와 동시에 종래의 ESD용 반도체 소자보다 상대적으로 작은 저항치를 제공하여 ESD 특성을 향상시키는 ESD용 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 ESD용 반도체 소자는 셀영역과 논리영역으로 정의되는 ESD용 반도체 소자에 있어서, 상기 논리영역 상에 형성된 산화막과, 상기 산화막 상부의 소정 부위에 각각 형성된 게이트, 패드, 복수개의 더미 게이트와, 상기 게이트 및 더미 게이트 양측벽에 형성된 측벽스페이서와, 상기 게이트, 더미 게이트, 패드, 측벽스페이서를 마스크로 하여 형성된 불순물영역 으로 구성되는 것을 특징으로 한다.
그리고, 상기 ESD용 반도체 소자의 제조방법은 셀영역과 논리영역으로 정의되는 ESD용 반도체 소자에 있어서, 상기 논리영역 상에 산화막을 형성하는 단계와, 상기 산화막 상부의 소정 부위에 포토 및 식각공정을 이용하여 게이트, 패드, 복수개의 더미 게이트를 형성하는 단계와, 상기 게이트 및 더미 게이트 양측벽에 측벽스페이서를 형성하는 단계와, 상기 게이트, 더미 게이트, 패드, 측벽스페이서를 마스크로 하여 반도체 기판 내에 불순물영역을 형성하는 단계로 이루어지는 것을 특징으로 한다.
즉, 본 발명에서는 입출력 단자 주위에 쇼트채널 더미 트랜지스터를 복수개 형성시킴으로써 종래의 정전방전을 위한 저항치보다 작은 값을 제공하여 ESD 특성을 향상시키는 것을 특징으로 한다.
그리고, 패드로부터 인가되는 전류는 상기 쇼트채널 더미 트랜지스터를 통해 인위적인 펀치-스로우 현상에 의해 흐르게 된다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 ESD용 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 ESD용 반도체 소자의 논리영역 단면도이고, 도 4a 내지 4c는 본 발명에 따른 ESD용 반도체 소자의 제조공정 단면도이다.
도 3을 참고로 하여 본 발명에 따른 정전방전을 위한 회로가 구비된 ESD용 반도체 소자의 구조를 살펴보면, ESD용 반도체 소자의 논리영역에 있어서, 게이트(17) 및 상기 게이트를 중심으로 형성된 불순물 영역으로 이루어지는 논리 트랜지스터와, 상기 게이트와 동시에 복수개 형성된 더미 게이트(18) 및 상기 더미 게이트를 중심으로 형성된 불순물 영역으로 이루어져서 인위적인 펀치-스로우를 발생시키는 복수개의 쇼트채널(short-channel) 더미 트랜지스터와, 외부와 연결되어 입출력단자로서 그 역할을 하는 패드(19)로 구성된다.
상기와 같이 형성된 논리영역은 반도체 소자의 패드를 통하여 전류가 인가되어도 입출력단자 주위에 정전기가 발생하지 않는데, 그 이유는 패드를 통해 인가된 전류가 도 3에 도시된 바와 같이, 불순물 영역을 거쳐 복수개로 병렬 형성된 쇼트채널 더미 트랜지스터를 통해 흐르기 때문이다.
또한, 복수개의 쇼트채널 더미 트랜지스터를 이용하면, 종래에 N-WELL 저항층을 사용할 때보다 ESD용 반도체 소자가 요구하는 저항치에 더욱 접근하여 우수한 ESD 특성을 얻게 된다.
상기 ESD용 반도체 소자를 제조방법을 통하여 좀 더 자세히 살펴보면, 먼저 도 4a에 도시된 바와 같이 셀영역과 논리영역으로 구분된 P형 반도체 기판(11) 중 논리영역의 소정 부위에 STI(shallow trench isolation) 기술을 사용하여 소자분리막(미도시)을 형성하고, 이로써 활성영역을 정의한다.
이 때, 종래와 달리 N-WELL 저항층은 형성하지 않으므로 불순물 주입하여 저항층을 형성하는 공정은 생략한다.
다음, 상기 반도체 기판(11) 전면에 열산화 방식을 이용하여 게이트 산화막(13)을 형성하고, 상기 게이트 산화막(13) 상부에 폴리실리콘층(14)을 형성한다.
그 후, 상기 폴리실리콘층(14) 상에 패터닝된 포토 레지스트(16)를 도포하고 상기 포토 레지스트(16)를 마스크로 이용하여 상기 폴리실리콘층(14) 및 게이트 산화막(13)을 선택적으로 제거하여 논리영역 상에 도 4b에 도시된 바와 같이 게이트(17), 복수개의 더미 게이트(18), 패드(19)를 동시에 차례대로 형성한다.
이 때, 상기 복수개의 더미 게이트(18)는 병렬로 배열되도록 하여 스틱형으로 길게 형성한다.
그리고, 반도체 소자의 게이트 형성시 살리사이드 기술을 사용할 경우, 종래에서와 같이 논리영역에 살리사이드 기술을 적용하여도 되고 안하여도 되는데, 상기 기술을 적용하게 되면 논리영역의 부피가 커진다는 단점이 있고, 논리영역에 기술 적용을 안하게 되면 소자 전체에 형성된 실리사이드막을 다시 제거하는 별도의 공정을 추가해야 한다는 단점이 있다.
다음, 도 4c에 도시된 바와 같이 소스/드레인 영역을 형성하기 위해 LDD 공정을 실시하는데, 상기 게이트(17) 및 더미 게이트(18)를 마스크로 하여 n-불순물을 이온 주입하여 저농도 도핑영역을 형성하고, 상기 게이트(17)를 포함한 전면에 절연층을 형성하여 상기 절연층을 에치백함으로써 상기 게이트(17) 및 복수개의 더미 게이트(18) 양측벽에 각각 측벽스페이서(20a,20b)을 형성한다.
그리고, 상기 게이트(17), 더미 게이트(18), 측벽스페이서(20a,20b)을 마스크로 하여 반도체 기판(11)에 n+불순물을 이온 주입하여 고농도 도핑영역을 형성한다.
이상의 게이트 형성 공정 및 불순물 도핑공정은 셀영역에서도 동시에 행한 다.
이 때, 상기 게이트(17)와 게이트 주위에 형성된 불순물 영역은 논리 트랜지스터로 구성되고, 상기 더미 게이트(18)와 게이트 주위에 형성된 불순물 영역은 쇼트채널 더미 트랜지스터로 구성되는데, 상기 쇼트채널 더미 트랜지스터에는 펀치-스로우가 발생하여 전류가 흐르게 되고 또한, 저항으로 작용하여 입출력단자 주위에 발생하는 정전을 방전시킨다.
상기 더미 트랜지스터는 각각 0.3㎛이하로 설계하고, 그 수는 저항치를 고려하여 결정하되 복수개로 형성한다.
마지막으로, 상기 게이트(17)를 포함한 전면에 다른 도전층과 연결되는 콘택홀을 포함하는 층간절연막을 형성하고 상기 콘택홀을 포함한 소정 부위에 도전물질을 형성함으로써 ESD용 반도체 소자를 형성한다.
이와 같이 입출력단자 주위에 복수개의 쇼트채널 더미 트랜지스터를 배열하면 ESD 보호회로 구조에서 요구하는 저항이 생겨 정전방전이 일어나게 된다.
상기와 같은 본 발명의 ESD용 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 입출력 단자 주위에 쇼트채널 더미 트랜지스터를 복수개 형성시킴으로써 종래의 N-WELL 저항층의 저항치보다 그 값을 감소시켜, 턴-온 저항이 지나치게 증가하여 반도체 소자 창(Window)을 벗어나는 가능성을 방지하고, ESD용 반도페 소자에서 요구하는 저항값에 근접하게 된다.
따라서, 현저히 개선된 ESD용 반도체 소자 특성을 얻을 수 있다.
둘째, 추가적인 N-WELL 저항층 형성공정을 생략함으로써 공정이 간소해진다.

Claims (9)

  1. 셀영역과 논리영역으로 정의되는 ESD용 반도체 소자에 있어서,
    상기 논리영역 상에 형성된 산화막;
    상기 산화막 상부의 소정 부위에 차례로 형성된 게이트, 복수개의 더미 게이트, 패드;
    상기 게이트 및 더미 게이트 양측벽에 형성된 측벽스페이서;
    상기 게이트, 더미 게이트, 패드, 측벽스페이서를 마스크로 하여 형성된 불순물영역으로 구성되는 것을 특징으로 하는 ESD용 반도체 소자.
  2. 제 1 항에 있어서, 상기 더미 게이트와 더미 게이트 양측에 형성된 불순물 영역은 더미 트랜지스터를 구성하여 인위적인 펀치-스로우를 발생시키는 것을 특징으로 하는 것을 특징으로 하는 ESD용 반도체 소자.
  3. 셀영역과 논리영역으로 정의되는 ESD용 반도체 소자에 있어서,
    상기 논리영역 상에 산화막을 형성하는 단계;
    상기 산화막 상부의 소정 부위에 포토 및 식각공정을 이용하여 게이트, 복수개의 더미 게이, 패드를 차례대로 형성하는 단계;
    상기 게이트 및 더미 게이트 양측벽에 측벽스페이서를 형성하는 단계;
    상기 게이트, 더미 게이트, 패드, 측벽스페이서를 마스크로 하여 반도체 기 판 내에 불순물영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 ESD용 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 더미 게이트와 더미 게이트 양측에 불순물 영역을 형성함으로써 더미 트랜지스터를 형성하는 것을 특징으로 하는 ESD용 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 더미 트랜지스터는 각각 0.3㎛이하로 설계하는 것을 특징으로 하는 ESD용 반도체 소자의 제조방법.
  6. 제 4 항에 있어서, 상기 더미 트랜지스터의 수는 저항치를 고려하여 결정하는 것을 특징으로 하는 ESD용 반도체 소자의 제조방법.
  7. 제 3 항에 있어서, 상기 더미 게이트는 스틱형으로 길게 형성하는 것을 특징으로 하는 ESD용 반도체 소자의 제조방법.
  8. 제 3 항에 있어서, 상기 게이트, 패드, 더미 게이트는 동시에 형성하는 것을 특징으로 하는 ESD용 반도체 소자의 제조방법.
  9. 제 3 항에 있어서, 상기 게이트, 패드, 더미 게이트 형성시 살리사이드 기술 적용을 더 포함하는 것을 특징으로 하는 ESD용 반도체 소자의 제조방법.
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KR19980016796A (ko) * 1996-08-29 1998-06-05 김광호 정전기 방전소자
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