[go: up one dir, main page]

KR100402672B1 - CMOS/BiCMOS기술에서ESD방지를위한집적화된횡형구조 - Google Patents

CMOS/BiCMOS기술에서ESD방지를위한집적화된횡형구조 Download PDF

Info

Publication number
KR100402672B1
KR100402672B1 KR1019960050002A KR19960050002A KR100402672B1 KR 100402672 B1 KR100402672 B1 KR 100402672B1 KR 1019960050002 A KR1019960050002 A KR 1019960050002A KR 19960050002 A KR19960050002 A KR 19960050002A KR 100402672 B1 KR100402672 B1 KR 100402672B1
Authority
KR
South Korea
Prior art keywords
doped region
substrate
bipolar transistor
region
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1019960050002A
Other languages
English (en)
Other versions
KR970024264A (ko
Inventor
아메라세케라이.아지쓰
Original Assignee
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 텍사스 인스트루먼츠 인코포레이티드 filed Critical 텍사스 인스트루먼츠 인코포레이티드
Publication of KR970024264A publication Critical patent/KR970024264A/ko
Application granted granted Critical
Publication of KR100402672B1 publication Critical patent/KR100402672B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/60—Lateral BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/93—Thermoelectric, e.g. peltier effect cooling

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명의 한 실시예는 전계 효과 트랜지스터를 포함하는 정전 방지 장치(10)에 관한 것으로, 상기 전계 효과 트랜지스터는 표면 및 배면을 갖고 제1 도전형의 기판(12); 기판상에 절연적으로 배치된 게이트 구조(18); 기판상에 배치되고 게이트 구조에 인접하여 있는 차단 영역(30); 제1 도전형의 반대인 제2 도전형이고 기판내에 배치되고 차단 영역 아래에 있는 저농도 도프된 영역(32); 게이트 구조 아래에서 기판내에 배치되고 저농도 도프된 영역에 인접한 채널 영역(14); 기판 내에 배치되고 저 농도 도프된 영역에 인접하고 제2 도전형이며 저농도 도프된 영역에 의해 채널 영역으로부터 분리된 제1 도프된 영역(38); 기판내에 배치되고 제2 도전형이며 채널 영역에 의해 제1 도프된 영역으로부터 분리된 제 도프된 영역(22)를 포함한다. 양호하게는, 제1 바이폴라 트랜지스터(210)은 정전 방전 장치내로 집적되고 기판, 저농도 도프된 영역, 제2 도프된 영역에 의해 형성되고, 제2 바이폴라 트랜지스터(212)는 정전 방전 장치내로 집적되고, 기판, 제1도프된 영역, 제2 도프된 영역에 의해 형성되고, 제1 바이폴라 트랜지스터는 제2 바이폴라 트랜지스터 보다 ESD 사건 중에 저 전압에서 도전되고, 그러나, 제2 바이폴라 트랜지스터는 ESD 사건 중에 보다 많은 전류를 흐르게 할 수 있다.

Description

CMOS/BiCMOS 기술에서 ESD 방지를 위한 집적화된 횡형 구조{INTEGRATED LATERAL STRUCTURE FOR ESD PROTECTION IN CMOS/BICMOS TECHNOLOGIES}
본 발명은 반도체 디바이스에 관한 것이며, 보다 구체적으로는 CMOS/BiCMOS 기술에서 ESD 방지를 제공하는 횡형 구조에 관한 것이다.
실리사이드 기술은 반도체 디바이스에 낮은 소스/드레인 접촉 저항을 제공한다. 이러한 낮은 저항이 다비이스의 작동에는 중요하지만 디바이스 내에서 실리사이드된 영역을 사용하면 디바이스의 능력이 크게 감소되어 고 전류에 견딜 수 없다. 그러므로, 표준 디바이스를 사용해서 실리사이드 기술을 구체화시킬 수 있는 효과적인 ESD 방지 회로를 제조하는 것이 곤란하다.
실리사이드는 트랜지스터의 고 전류 운반 능력을 향상시키기 위해 트랜지스터의 도전성 게이트 구조에 가까운 영역으로부터 격리될 수 있다. 그러나, 이러한 자활적인 해결 수단에서는 실리사이드 블럭을 수용하기 위해 방지 디바이스의 영역이 증가되지 않으면 안되는 문제점을 안고 있다. 방지 디바이스의 본질적인 ESD 능력이 실질적으로 개선되지 않는다면, 이러한 방지 디바이스의 영역 증가는 실리사이드 블럭을 프로세스로 구체화시키는데 따른 비용 증가를 삭감시킬 수 있는 충분한 혜택을 누릴 수 없을지 모른다. 따라서, 본 발명의 목적은 방지 디바이스의 ESD 능력 및 방지 디바이스의 임계값을 증가시키면서 실리사이드된 영역을 포함하는 ESD 방지 디바이스를 제공하는 것이다. 본 발명의 다른 목적은 종래의 디바이스와 비교하여 ESD 임계값이 증가된 물리적으로 유사한 ESD 방지 회로를 제공하는 것이다.
본 발명의 일 실시 형태에 따른 정전 방전 방지 회로는, 전계 효과 트랜지스터를 포함하며, 상기 전계 효과 트랜지스터는 표면 및 뒷면을 가진 제1 도전형의 기판; 상기 기판에 절연되어 배치된 게이트 구조물, 상기 기판 상에 배치되며 상기 게이트 구조물과 인접한 블럭킹 영역, 상기 제1 도전 형태와 반대인 제2 도전형이며 기판 내에 배치되며 상기 블럭킹 영역 밑에 있는 고-도핑 영역; 상기 기판 내에 배치되되 게이트 구조물 아래에 있으며 상기 고 도핑 영역과 인접한 채널 영역; 제2의 도전형으로서 상기 기판 내에 배치되되 상기 고 도핑 영역과 인접해 있고 상기 고 도핑 영역에 의해 상기 채널 영역으로부터 공간적으로 이격되어 있는 제1 도핑 영역, 및 제2 도전형으로서 기판 내에 배치되되 상기 채널 영역에 의해 상기 제1 도핑 영역으로부터 공간적으로 이격되어 있는 제2 도핑 영역을 포함한다. 바람직하게는, 제1 바이폴라 트랜지스터는 장전 방전 디바이스로 집적되며 기판, 고 도핑된 영역 및 제2 도핑 영역에 의해 형성되며 제2 바이폴라 트랜지스터는 정전 방전 디바이스로 집적되며 기판, 제1 도핑 영역 및 제2 도핑 영역에 의해 형성되는데, 상기 제 1 바이폴라 트랜지스터는 ESD 이벤트동안 제2 바이폴라 트랜지스터가 보다 많은 전류를 운반할 수 있지만 제2 바이폴라 트랜지스터보다 낮은 전압으로 도통된다. 바람직하게는 제1 바이폴라 트랜지스터는 측면 바이폴라 트랜지스터 혹은 측면 바이폴라 npn 트랜지스터일 수 있다. 그 외에 제2 바이폴라 트랜지스터는 측면 바이폴라 트랜지스터 혹은 측면 바이폴라 npn 트랜지스터일 수 있다.
본 발명의 다른 실시예는 정전 방전 소거 장치(electrostatic discharge protection device)에 관한 것으로, 이 장치는 제1 전도형이며 표면과 배면을 갖는 기판; 상기 기판에 절연적으로 배치된 게이트 구조체; 상기 기판 내에 있고 게이트 구조체 하에 있는 채널 영역; 제1 전도형에 대향하며 기판 내에서 채널 영역과 인접하여 배치되어 있는 제2 전도형의 저 농도 도핑된 영역(lightly-doped region); 제2 전도형으로, 상기 기판 내에 배치되고 저 농도 도핑된 영역과 인접하며, 상기 저 농도 도핑된 영역에 의해 채널 영역으로부터 떨어져 위치하는 제1 도핑된 영역; 제1 도핑된 영역 내의 기판 표면에서 형성되고, 저 농도 도핑된 영역에 의해 게이트 구조체로부터 떨어져 위치하는 제1 도핑된 영역; 제1 도핑된 영역 내의 기판 표면에서 형성되고, 저 농도 도핑된 영역에 의해 게이트 구조체로부터 떨어져 위치하는 실리사이드화 영역; 및 제2 전도형이며 상기 기판 내에 배치되고, 채널 영역에 의해 제1 도핑된 영역으로부터 떨어져 위치하는 제2 도핑된 영역을 갖는 전계 효과 트랜지스터를 포함한다. 양호하게, 제1 바이폴라 트랜지스터는 정전 방전 장치에 통합되며, 기판, 저 농도 도핑된 영역 및 제2 도핑된 영역에 의해 형성되고, 정전 방전 장치로 통합되는 제2 바이폴라 트랜지스터는 기판, 제1 도핑된 영역 및 제2 도핑된 영역에 의해 형성되는데, 제1 바이폴라 트랜지스터는 제2 바이폴라 트랜지스터보다 ESD 현상시 저 전압에서 전도되지만, 제2 바이폴라 트랜지스터는 ESD 현상시 더 많은 전류를 전달할 수 있다. 제1 바이폴라 트랜지스터가 횡형 바이폴라 트랜지스터이거나 제1 바이폴라 트랜지스터가 횡형 바이폴라 npn 트랜지스터인 것은 바람직하다. 또한, 제2 바이폴라 트랜지스터가 횡형 트랜지스터이거나, 횡형 바이폴라 npn 트랜지스터인 것도 바람직하다.
본 발명의 또 다른 실시예는 정전 방전 소거 장치에 관한 것으로, 이 장치는 제1 전도형이며 표면과 배면을 갖는 기판; 상기 기판에 절연적으로 배치된 게이트 구조체; 상기 기판 내에 있고 게이트 구조체 하에 있는 채널 영역; 제1 전도형에 대향하며 기판 내에서 채널 영역과 인접하여 배치되어 있는 제2 전도형의 저 농도 도핑된 영역(lightly-doped region); 제2 전도형으로, 상기 기판 내에 배치되고 저 농도 도핑된 영역과 인접하며, 상기 저 농도 도핑된 영역에 의해 채널 영역으로부터 떨어져 위치하는 제1 도핑된 영역; 및 제2 전도형이며 상기 기판 내에 배치되고, 채널 영역에 의해 제1 도핑된 영역으로부터 떨어져 위치하는 제2 도핑된 영역을 갖는 전계 효과 트랜지스터를 포함한다. 바람직하기로는, 제1 바이폴라 트랜지스터가 정전 방전 장치에 통합되며, 기판, 저 농도 도핑된 영역 및 제2 도핑된 영역에 의해 형성되고, 정전 방전 방치로 통합되는 제2 바이폴라 트랜지스터는 기판, 제1 도핑된 영역 및 제2 도핑된 영역에 의해 형성되는데, 제1 바이폴라 트랜지스터는 제2 바이폴라 트랜지스터보다 ESD 현상시 저 전압에서 전도되지만, 제2 바이폴라 트랜지스터는 ESD 현상시 더 많은 전류를 전달할 수 있다. 제1 바이폴라 트랜지스터가 횡형 바이폴라 트랜지스터이거나 제1 바이폴라 트랜지스터가 횡형 바이폴라 npn 트랜지스터인 것은 바람직하다. 또한, 제2 바이폴라 트랜지스터가 횡형 트랜지스터이거나, 횡형 바이폴라 npn 트랜지스터인 것도 바람직하다.
도 1은 본 발명의 일 실시예에 따른 ESD 방지 장치의 단면도.
도 2는 도 1의 ESD 방지 장치의 개략도.
도 3은 종래의 장치와 비교하여 본 발명의 ESD 방지 장치의 성능을 설명하는 그래프도.
도 3a는 x축과 y축 상에 도시된 측정을 위한 자원을 도시한 도면.
＜도면의 주요 부분에 대한 부호의 설명＞
10 : ESD 방지 장치
12 : 기판
16 : 게이트 절연체
18 : 도전 게이트 구조
20, 32 : 저 농도 도핑 영역
22, 38 : 소오스/드레인 영역
26, 36 : 실리사이드 영역
28 : 측벽 절연체
30 : 차단 영역
도 1은 ESD 방지 장치(10)의 구조에 대한 단면도이다. ESD 방지 장치(10)는바람직하게는 2개의 횡형 npn 트랜지스터(도 2에서는 트랜지스터(210, 212)로 도시됨)로 구성된 FET이다. ESD 방지 장치는 기판(12)(바람직하게는 P형 기판) 상과 기판 내부에 형성된다. 기판(12) 내에는 저 농도 도핑(lightly doped) 영역(32, 20)(바람직하게는 n-LDD)이 형성된다. 저 농도 도핑 영역(20)은 선택적으로 형성된다. 저 농도 도핑 영역(20, 32)는 바람직하게는 기판 내에 인을 약 60KeV 에너지에서 3×1013내지 5×1014cm-2의 농도로 주입시켜 형성된다. 대안으로서, 저 농도 도핑 영역(20, 32)은 인 대신에 비소로 구성될 수 있다. 저 농도 도핑 영역(20, 32)은 각각 바람직하게는 측벽 절연체(28)와 차단 영역(30)을 형성하기 전에 도전 게이트 구조(18)(바람직하게는 폴리실리콘 이나 기타 다른 도전 재료로 구성됨)와 게이트 절연체(16)(바람직하게는 산화물이나 질화물 박층)를 형성한 후에 형성된다. 차단 영역(30)은 질화물, 산화물, 무도핑 폴리실리콘, 또는 포토레지스트로 구성될 수 있다. 실제로는, 차단 영역(30)은 저 농도 도핑 영역(3)(이 영역은 뒤에 제거됨)을 형성한 후에 그리고 실리사이드 영역(20, 36)을 형성한 후에 형성될 수 있다. 차단 영역(30)과 측벽 절연체(28)를 형성한 후에는 소오스/드레인 영역(22, 38)(바람직하게는 n+영역)이 형성된다. 바람직하게는, 영역(22)이 소오스 영역이고, 영역(38)이 드레인 영역이다. 영역(22, 38)은 바람직하게는 기판 내에 비소를 대략 50 내지 100KeV의 에너지에서 대략 1×1015내지 5×1015의 용량으로 주입시켜서 형성된다. 소오스/드레인 영역(22, 38)의 형성 후에는 소오스/드레인 영역(22, 38) 내에 실리사이드 영역(26, 36)이 각각 형성된다. 본 기술 분야에 흔히 알려져 있듯이, 실리사이드 영역(26, 36)의 적어도 일부는 소오스/드레인 영역(22, 38)의 실리콘 일부를 소모할 것이다. 실리사이드 영역(36)은 실리사이드 영역(36)이 도전 게이트 구조(18)로부터 공간적으로 떨어지도록 차단 영역(30)에 대해서 배열된다. 이것은 ESD 방지 장치(10)의 전류 전달 능력을 증가시키기 때문에 중요하다. 일단 실리사이드 영역(26, 36)이 형성되고 나면, 소오스 접촉부(24)와 드레인 접촉부(34)가 형성된다.
도 2는 도 1의 ESD 방지 장치(10)에 관한 개략도이다. ESD 방지 장치(10)의 독창적인 구조로 인해, 본 장치(10)는 2개의 횡형 트랜지스터, 트랜지스터(210)와 트랜지스터(212)로 이루어진다. 도 2에서, 블록(202)은 ESD가 유입되는 패드를 나타낸 것이다. 그러나 이 패드는 공급을 접촉비를 의미한다. 블록(214)은 방지될 회로 또는 회로들을 나타낸다. 더욱 구체적으로는, 블록(214)는 방지될 회로(들)의 게이트들을 나타낸다. 블록(208)은 Vsp(바람직하게는 접지)가 접속되는 패드이다.
트랜지스터(210, 212)의 베이스는 기판이고, 이 베이스들로의 접속은 기판 접촉 영역(바람직하게는 웨이퍼 배면)을 통해 이루어진다. 바람직하게는, 기판 접촉 영역은 접지된다. 트랜지스터(212)의 에미터는 소오스/드레인 영역(22)으로 구성되고, 트랜지스터(212)의 콜렉터는 소오스/드레인 영역(38)으로 구성된다. 트랜지스터(210)의 에미터는 영역(20)으로부터 구성된다. 영역(20)이 형성되어 있지 않으면, 트랜지스터(210)의 에미터는 소오스/드레인 영역(22)으로부터 형성된다. 트랜지스터(210)의 콜렉터는 저 농도 도핑 영역(32)으로부터 구성된다.
트랜지스터(212)는 트랜지스터(210) 보다 더 견고한 디바이스이다. 즉, 트랜지스터(212)는 (기판 표면에 더 가까이 형성된) 트랜지스터(210) 보다 기판 표면으로부터 더 멀리 형성되어 있으므로 트랜지스터(212)는 트랜지스터(210) 보다도 더 큰 전류를 취급할 수 있다. 그러나, 트랜지스터(212)는 트랜지스터(210) 보다 더 높은 전압에서 트리거된다. 그 이유는 트랜지스터(210)가 표면 디바이스임에 반해 턴-온 동작이 접합부 바닥에서 생기기 때문이다.
집적화된 저항(204)은 양호하게는 저농도 도핑된 영역(32)으로부터 형성된다. 집적화된 저항(204)는 이산 저항이 아니며, 단자(34)로부터 저농도 도핑된 영역(32)을 통과하여 양하게 도핑된 영역(14)까지의 경로의 저항값이다. 저항(206)은 기판의 저항값을 나타낸다.
도3은 도1의 ESD 방지 장치에 대한 드레인 전류 대 드레인 전압을 설명하는 도면이다. 도3a에 도시된 것처럼, 소스 접촉(24)은 양호하게는 도3의 도식적 표현에서 접지에 묶인다. 게이트(18)는 접지에 묶이거나 도면에는 도시되지 않는 다른 회로로 연결된다. 도3의 점선은 전형적인 ESD 방지 장치를 도시하며, 실선은 도1의 ESD 방지 장치를 도시한다. ESD 발생 경우 동안, 단자(34)에서의 전압 영역(32)와 영역(14) 사이의 접합의 애벌런시 브레이크 다운 전압에 도달할 때까지 상승한다. 이때 전류는 기판 영역(12)로 유입되기 시작한다. 기판(12)에서의 전압은 기판(12)와 영역(20)[또는 영역(20)이 형성되지 않는 경우에는 영역(22)] 사이의 접합이 실질적으로 순방향 바이어스가 될때까지 증가하여 횡형 npn 바이폴라 트랜지스터(210)를 온 상태로 하는데, 이는 콜렉터로서의 영역(32), 베이스인영역(12)[또는 영역(14)], 에미터인 영역(20 또는 22)에 의해 형성된다. 바이폴라 트랜지스터(210)의 턴-온은 단자(34)에서의 전압을 횡형 바이폴라 트랜지스터의 "온" 전압인 Vsp로 감소시킨다. 도2에서 저항(204)로 표시된 영역(32)를 통한 전류는 단자(34)에서 전압을 상승시킨다. 저농도로 도프된 영역(32)에 의해 형성된 저항의 특성으로 인하여, 저항값(204)은 전류가 증가함에 따라 증가한다. 단자(34)에서의 전압이 증가함에 따라, 영역(38)과 영역(12) 사이의 전압은 또한 증가한다. 영역(32)에서의 증가된 저항값 및 영역(34)와 영역(12) 사이의 접합에 걸친 고 전계로 인하여, 영역(22)로부터 주입된 더 많은 전자가 영역(38)에 의해 콜랙트되고 콜렉터인 영역(32), 베이스인 영역(12) 및 에미터인 영역(22 또는 20)에 의해 형성된 바이폴라 트랜지스터(212)가 온된다. 트랜지스터(212)는 트랜지스터(210)의 것보다 실질적으로 깊은 활성 콜랙터 영역을 가지므로, 트랜지스터(210)보다 양호한 열 발산과 더 높은 전류 도전 능력을 갖는다. 그러므로, 동일한 장치가 본 발명을 사용하지 않는 구조 보다 실질적으로 높은 ESD 전류를 지속시킬 수 있다.
도 3을 참조하면, Vt1에서, 트랜지스터(210)은 턴 온하고, 드레인 전압은 Vsp로 감소한다. 전류가 더욱 증가함에 따라, 전압은 점 Vt1'까지, 고농도 도프된 영역(32)의 저항(도 2에서 저항(204)로 표시)을 통과하는 전류로 인해 전압은 중가한다. Vt1'에서, 트랜지스터(212)는 턴 온하고 전압은 Vsp'로 "스냅 백"된다. 트랜지스터(212)는 양호하게는 벌크 액션 장치이므로(트랜지스터(212)의 도전 경로는 기판의 표면에 인접하여 대향하여 기판내에서 보다 깊게 놓인다), 기판의 표면에 인접하여 동작하는 하나의 트랜지스터 보다 양호한 열 발산 및 더 높은 전류 도전을 가는하게 한다.
본 발명의 특정 실시예가 여기서 설명되었지만, 본 발명의 범위를 제한하는 것은 아니다. 본 발명의 많은 실시예가 명세서에 비추어 본 기술에 숙련된 자에게 분명하다. 본 발명의 범위는 첨부된 특허 청구의 범위에 의해서만 제한된다.

Claims (18)

  1. 전계 효과 트랜지스터를 포함하는 정전기 방전 방지 디바이스에 있어서, 상기 전계 효과 트랜지스터는
    표면과 배후면을 구비한 제1 도전형 기판,
    상기 기판 위에 절연되게 배치된 게이트 구조,
    상기 기판 위에 및 상기 게이트 구조에 인접하여 배치된 영역,
    상기 제1 도전형 기판과 마주보며 상기 기판 내에 그리고 상기 차단 영역 아래에 배치된 제2 도전형의 저농도 도프된 영역,
    상기 기판 내에, 상기 게이트 구조 아래에, 및 상기 저농도 도프된 영역에 인접하여 배치된 채널 영역,
    상기 기판 내에 그리고 상기 저농도 도프된 영역에 인접하여 배치되고, 상기 저농도 도프된 영역에 의해 상기 채널 영역으로부터 이격된 상기 제2 도전형의 제1 도프된 영역, 및
    상기 기판 내에 배치되고, 상기 채널 영역에 의해 상기 제1 도프된 영역으로부터 이격된 상기 제2 도전형의 제2 도프된 영역
    을 포함하는 것인 정전기 방전 방지 장치.
  2. 제1항에 있어서, 제1 바이폴라 트랜지스터는 상기 정전기 방전 방지 디바이스내에 집적되고 상기 기판, 상기 저농도 도프된 영역 및 상기 제2 도프된 영역에의해 형성되고, 제2 바이폴라 트랜지스터는 상기 정전기 방지 장치 내에 집적되고 상기 기판, 상기 제1 도프된 영역 및 상기 제2 도프된 영역에 의해 형성되고, 상기 제1 바이폴라 트랜지스터는 상기 제2 바이폴라 트랜지스터보다 ESD(eletrostatic discharge) 발생 동안 더 낮은 전압에서 도전성이 되나 상기 제2 바이폴라 트랜지스터는 상기 ESD 발생 동안 더 많은 전류를 도전할 수 있는 정전기 방전 방지 디바이스.
  3. 제2항에 있어서, 상기 제1 바이폴라 디바이스는 횡형 바이폴라 트랜지스터인 정전기 방전 방지 디바이스.
  4. 제3항에 있어서, 상기 제1 바이폴라 디바이스는 횡형 바이폴라 npn 트랜지스터인 정전기 방전 방지 디바이스.
  5. 제2항에 있어서, 상기 제2 바이폴라 디바이스는 횡형 바이폴라 트랜지스터인 정전기 방전 방지 디바이스.
  6. 제5항에 있어서, 상기 제2 바이폴라 디바이스는 횡형 바이폴라 npn 트랜지스터인 정전기 방전 방지 디바이스.
  7. 전계 효과 트랜지스터를 포함하는 정전기 방전 방지 디바이스에 있어서, 상기 전계 효과 트랜지스터는
    표면과 배후면을 구비한 제1도전형 기판,
    상기 기판 위에 절연되게 배치된 게이트 구조,
    상기 기판 내에 및 상기 게이트 구조 아래에 배치된 채널 영역,
    상기 제1 도전형 기판과 마주보며 상기 기판 내에 그리고 상기 채널 영역에 인접하여 배치된 제2 도전형의 저농도 도프된 영역,
    상기 기판 내에 그리고 상기 저농도 도프된 영역에 인접하여 배치되고, 상기 저농도 도프된 영역에 의해 상기 채널 영역으로부터 이격된 상기 제2 도전형의 제1 도프된 영역,
    상기 제1 도프된 영역 내에서 상기 기판의 상기 표면에 형성되고, 상기 저농도 도프된 영역에 의해 상기 게이트 구조로부터 이격된 실리사이드화된 영역, 및
    상기 기판 내에 배치되고, 상기 채널 영역에 의해 상기 제1 도프된 영역으로부터 이격된 상기 제2 도전형의 제2 도프된 영역
    을 포함하는 것인 정전기 방전 방지 장치.
  8. 제7항에 있어서,
    제1 바이폴러 트랜지스터가 상기 정전기 방전 디바이스 내에 집적되고 상기 기판, 상기 저 농도 도핑 영역(lightly-doped region) 및 상기 제2 도핑 영역에 의해 형성되며, 제2 바이폴러 트랜지스터가 상기 정전기 방전 디바이스 내에 집적되고 상기 기판, 상기 제1 도핑 영역 및 상기 제2 도핑 영역에 의해 형성되며, 상기제1 바이폴러 트랜지스터는 ESD 사건 도중 상기 제2 바이폴러 트랜지스터보다 낮은 전압에서 전도하게 되지만 상기 제2 바이폴러 트랜지스터는 상기 ESD 사건 도중 더 많은 전류를 반송(carry)할 수 있는 것인 정전기 방전 방지 디바이스(electrostatic discharge protection device).
  9. 제8항에 있어서,
    상기 제1 바이폴러 트랜지스터는 횡형 바이폴러 트랜지스터(lateral bipolar transistor)인 정전기 방전 방지 디바이스.
  10. 제9항에 있어서,
    상기 제1 바이폴러 트랜지스터는 횡형 바이폴러 npn 트랜지스터인 정전기 방전 방지 디바이스.
  11. 제8항에 있어서,
    상기 제2 바이폴러 트랜지스터는 횡형 바이폴러 트랜지스터인 정전기 방전 방지 디바이스.
  12. 제11항에 있어서,
    상기 제2 바이폴러 트랜지스터는 횡형 바이폴러 npn 트랜지스터인 정전기 방전 방지 디바이스.
  13. 전계 효과(field-effect) 트랜지스터를 포함하는 정전기 방전 방지 디바이스에 있어서,
    상기 전계 효과 트랜지스터는,
    제1 도전 타입이며 표면과 배면(backside)을 갖는 기판;
    상기 기판 위에 절연되게 배치된 게이트 구조물(gate structure);
    상기 기판 내에 그리고 상기 게이트 구조물 밑에 배치된 채널 영역;
    상기 제1 도전 타입과 정반대의 제2 도전 타입이며 상기 기판 내에 그리고 상기 채널 영역에 인접하게 배치된 저 농도 도핑 영역(lightly-doped region);
    상기 제2 도전 타입이며 상기 기판 내에 그리고 상기 저 농도 도핑 영역에 인접하게 배치된 영역으로서, 상기 저 농도 도핑 영역에 의해 상기 채널 영역으로부터 떨어져 위치하는 제1 도핑 영역; 및
    상기 제2 도전 타입이며 상기 기판 내에 배치된 영역으로서, 상기 채널 영역에 의해 상기 제1 도핑 영역으로부터 떨어져 위치하는 제2 도핑 영역
    을 포함하는 것인 정전기 방전 방지 디바이스.
  14. 제13항에 있어서,
    제1 바이폴러 트랜지스터가 상기 정전기 방전 디바이스 내에 집적되고 상기 기판, 상기 저 농도 도핑 영역 및 상기 제2 도핑 영역에 의해 형성되며, 제2 바이폴러 트랜지스터가 상기 정전기 방전 디바이스 내에 집적되고 상기 기판, 상기 제1도핑 영역 및 상기 제2 도핑 영역에 의해 형성되며, 상기 제1 바이폴러 트랜지스터는 ESD 사건 도중 상기 제2 바이폴러 트랜지스터보다 낮은 전압에서 전도하게 되지만 상기 제2 바이폴러 트랜지스터는 상기 ESD 사건 도중 더 많은 전류를 반송할 수 있는 것인 정전기 방전 방지 디바이스.
  15. 제14항에 있어서,
    상기 제1 바이폴러 트랜지스터는 횡형 바이폴러 트랜지스터인 정전기 방전 방지 디바이스.
  16. 제15항에 있어서,
    상기 제1 바이폴러 트랜지스터는 횡형 바이폴러 npn 트랜지스터인 정전기 방전 방지 디바이스.
  17. 제14항에 있어서,
    상기 제2 바이폴러 트랜지스터는 횡형 바이폴러 트랜지스터인 정전기 방전 방지 디바이스.
  18. 제17항에 있어서,
    상기 제2 바이폴러 트랜지스터는 횡형 바이폴러 npn 트랜지스터인 정전기 방전 방지 디바이스.
KR1019960050002A 1995-10-31 1996-10-30 CMOS/BiCMOS기술에서ESD방지를위한집적화된횡형구조 Expired - Lifetime KR100402672B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US711095P 1995-10-31 1995-10-31
US60/007,110 1995-10-31

Publications (2)

Publication Number Publication Date
KR970024264A KR970024264A (ko) 1997-05-30
KR100402672B1 true KR100402672B1 (ko) 2004-06-04

Family

ID=21724275

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960050002A Expired - Lifetime KR100402672B1 (ko) 1995-10-31 1996-10-30 CMOS/BiCMOS기술에서ESD방지를위한집적화된횡형구조

Country Status (5)

Country Link
US (1) US5804860A (ko)
EP (1) EP0772238A3 (ko)
JP (1) JPH09199675A (ko)
KR (1) KR100402672B1 (ko)
TW (1) TW332919B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985724A (en) * 1996-10-01 1999-11-16 Advanced Micro Devices, Inc. Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer
SE512494C2 (sv) * 1997-09-02 2000-03-27 Ericsson Telefon Ab L M Skyddskrets
JPH11126899A (ja) * 1997-10-22 1999-05-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20020060343A1 (en) * 1999-03-19 2002-05-23 Robert J. Gauthier Diffusion resistor/capacitor (drc) non-aligned mosfet structure
US7875933B2 (en) * 2005-03-29 2011-01-25 Infineon Technologies Ag Lateral bipolar transistor with additional ESD implant
US7411251B1 (en) * 2005-06-17 2008-08-12 National Semiconductor Corporation Self protecting NLDMOS, DMOS and extended voltage NMOS devices
US8513738B2 (en) 2011-07-21 2013-08-20 International Business Machines Corporation ESD field-effect transistor and integrated diffusion resistor
CN109192774A (zh) * 2018-09-06 2019-01-11 江苏中科君芯科技有限公司 栅极双箝位的igbt器件
CN113809728B (zh) * 2021-11-16 2022-03-01 上海维安半导体有限公司 一种集成阻断型浪涌保护器件
CN114121940A (zh) * 2021-11-25 2022-03-01 微龛(广州)半导体有限公司 触发电压可调的esd保护结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548015A (ja) * 1991-08-20 1993-02-26 Olympus Optical Co Ltd 半導体装置
US5281841A (en) * 1990-04-06 1994-01-25 U.S. Philips Corporation ESD protection element for CMOS integrated circuit
US5374565A (en) * 1993-10-22 1994-12-20 United Microelectronics Corporation Method for ESD protection improvement
KR950012705A (ko) * 1993-10-21 1995-05-16 김주용 정전방전 보호회로의 트랜지스터 및 그 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60207383A (ja) * 1984-03-31 1985-10-18 Toshiba Corp 半導体装置
JPS62286266A (ja) * 1986-06-05 1987-12-12 Toshiba Corp Ｍｏｓ型集積回路装置
JPH0693498B2 (ja) * 1986-08-25 1994-11-16 日立超エル・エス・アイエンジニアリング株式会社 半導体集積回路装置
JPH01199467A (ja) * 1988-02-04 1989-08-10 Seiko Epson Corp 半導体装置
JPH03165059A (ja) * 1989-11-24 1991-07-17 Seiko Epson Corp 静電保護回路
US5021853A (en) * 1990-04-27 1991-06-04 Digital Equipment Corporation N-channel clamp for ESD protection in self-aligned silicided CMOS process
JPH0555251A (ja) * 1991-08-23 1993-03-05 Nec Corp Ｍｏｓトランジスタ
US5371395A (en) * 1992-05-06 1994-12-06 Xerox Corporation High voltage input pad protection circuitry
JPH09507723A (ja) * 1994-01-12 1997-08-05 アトメル・コーポレイション 最適化したｅｓｄ保護を備える入力／出力トランジスタ
US5516711A (en) * 1994-12-16 1996-05-14 Mosel Vitelic, Inc. Method for forming LDD CMOS with oblique implantation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5281841A (en) * 1990-04-06 1994-01-25 U.S. Philips Corporation ESD protection element for CMOS integrated circuit
JPH0548015A (ja) * 1991-08-20 1993-02-26 Olympus Optical Co Ltd 半導体装置
KR950012705A (ko) * 1993-10-21 1995-05-16 김주용 정전방전 보호회로의 트랜지스터 및 그 제조방법
US5374565A (en) * 1993-10-22 1994-12-20 United Microelectronics Corporation Method for ESD protection improvement

Also Published As

Publication number Publication date
EP0772238A3 (en) 1999-11-24
US5804860A (en) 1998-09-08
JPH09199675A (ja) 1997-07-31
TW332919B (en) 1998-06-01
EP0772238A2 (en) 1997-05-07
KR970024264A (ko) 1997-05-30

Similar Documents

Publication Publication Date Title
US6960807B2 (en) Drain extend MOS transistor with improved breakdown robustness
US6639284B1 (en) Compensated-well electrostatic discharge protection structure
US6830966B2 (en) Fully silicided NMOS device for electrostatic discharge protection
US8134211B2 (en) Triggered silicon controlled rectifier for RF ESD protection
US20020074602A1 (en) Electrostatic discharge protection circuit
US20020195665A1 (en) Novel umos-like gate-controlled thyristor structure for ESD protection
EP1243028A1 (en) L- and u-gate devices for soi/sos applications
US6177346B1 (en) Integrated circuitry and method of forming a field effect transistor
US6764892B2 (en) Device and method of low voltage SCR protection for high voltage failsafe ESD applications
US6159778A (en) Methods of forming semiconductor-on-insulator field effect transistors with reduced floating body parasitics
KR100402672B1 (ko) CMOS/BiCMOS기술에서ESD방지를위한집적화된횡형구조
JP4620282B2 (ja) 半導体装置
US6426244B2 (en) Process of forming a thick oxide field effect transistor
EP1132971B1 (en) Electrostatic discharge protection transistor
US6246103B1 (en) Bipolar junction transistor with tunneling current through the gate of a field effect transistor as base current
US8093121B1 (en) ESD protection transistor
US6787880B2 (en) ESD parasitic bipolar transistors with high resistivity regions in the collector
JP2002518831A (ja) 半導体装置
JP2830630B2 (ja) 半導体装置およびその製造方法
JPH11317375A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19961030

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20010706

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19961030

Comment text: Patent Application

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20030731

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20031009

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20031010

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20060929

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20071001

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20080930

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20090930

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20100930

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20110929

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20120927

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20130927

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20130927

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20140929

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20140929

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20150930

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20160929

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20160929

Start annual number: 14

End annual number: 14

PC1801 Expiration of term