DE2611338C3

DE2611338C3 - Feldeffekttransistor mit sehr kurzer Kanallange

Info

Publication number: DE2611338C3
Application number: DE2611338A
Authority: DE
Inventors: Joachim 8033 Planegg Hoepfner; Jenoe Dipl.-Phys. 8000 Muenchen Tihanyi
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-03-17
Filing date: 1976-03-17
Publication date: 1979-03-29
Also published as: CA1081368A; JPS628952B2; CH614072A5; JPS52113685A; IT1077520B; FR2344967A1; US4101922A; FR2344967B1; GB1576488A; NL7701776A; DE2611338B2; DE2611338A1

Description

Die Erfindung bezieht sich auf einen Feldeffekttransistor, wie er im Oberbegriff des Patentanspruches 1 angegeben ist. Der Stand der Technik umfaßt bereits eine große

Anzahl Druckschriften über Feldeffekttransistoren mit MIS-Gate-Anordnungen. Das Source-Gebiet und das Drain-Gebiet befinden sich in einem Abstand voneinander in einem Halbleiterkörper, wobei die Wahl der räumlichen Anordnung dieser beiden Gebiete zueinan der unterschiedlich sein kann, wobei jedoch lateral nebeneinander vorgesehene Anordnungen an bzw. in einer ausgewählten Oberfläche eines Halbleiterkörpers die bevorzugte Ausführung sind.

Um eine möglichst hohe Schaltgeschwindigkeit bei

derartigen Feldeffekttransistoren zu erreichen, wird angestrebt, die Kanaliänge zwischen dem Source- und dem Drain-Gebiet, d.h. demjenigen Bereich im Halbleiterkörper, in dem der eigentliche Steuereffekt von der Gate-Anordnung ausgehend realisiert wird, in

Richtung der Strombahn kurz zu wählen. Eine Lösung hierfür wurde durch das sogensnnte Lrppeldiffusions-Verfahren bekannt, das z.B. in »Solid-State Electronics«, Pergamon Press 1968, Bd. 11, S. 411-418 beschrieben ist. Bei diesem Verfahren wird zunächst in einem ersten Schritt eine Diffusions-Dotierung mit einem Dotierungsmaterial durchgeführt, das einen ersten Leitungstyp in einem Halbleiterkörper erzeugt. Die Diffusion erfolgt von außen durch eine Maskenöffnung in den Halbleiterkörper hinein, wo das dotierende Material im Halbleiterkörper seitlich auch noch lateral über die Grenze der Maskenöffnung hinaus diffundiert In einem zweiten Diffusionsschritt wird Material durch dieselbe Maskenöffnung eindiffundiert, das einen entgegengesetzten Leitungstyp erzeugt. Dabei ist bei diesem zweiten Verfahrensschritt die seitliche Diffusion über den Maskenrand hinaus im Ergebnis geringer, als dies für das Dotierungsmaterial des ersten Verfahrensschrittes schon erreicht ist. Ladungsträger, die in seitlicher Richtung aus dem Diffusionsgebiet des zweiten Verfahrensschrittes zu einem Drain· Bereich hin driften, finden einen räumlich kurzen (Kaiial-)Bereich vor, in dem Dotierung entgegengesetzten Leitungstyps

als Ergebnis des ersten Diffusionsschrittes vorliegt.

Aus der deutschen Offenlegungsschrift 22 42 026 ist

ein MIS-Feldeffekttransistor bekannt, der nach dem vorangehend beschriebenen Doppeldiffusionsverfahren hergestellt ist und der als ein weiteres Merkmal eine vergrabene Schicht (buried layer) hat. Diese vergrabene

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Schicht hat den gleichen Leitfähigkeitstyp wie der Kanalbereich, jedoch eine höhere Verunreinigungskonzentration. Dieser vergrabene Bereich erstreckt sich unter dem Kanalbereich des Feldeffekttransistors hinweg, ausgenommen unterhalb des Draingebietes. Mit dieser Maßnahme soll ein besserer Frequenzgang erreicht werden, und zwar aufgrund eines stark verminderten Kanalausbreitungswiderstandes. Auch ist es Ziel dieser bekannten Maßnahme, die Kapazität zwischen dem Draingebiet und dem Substrat niedrig zu halten. Zu diesen Stand der Technik ist zwar noch ergänzend darauf hingewiesen, daß eine Verringerung des Platzbedarfes zu erreichen sei, jedoch steht dies im Zusammenhang mit erhöhter Dotierungskonzentration des Substrakörpers und dem Weglassen eines an der Oberfläche liegenden weiteren Diffusionsbereiches.

Unabhängig von der Doppeldiffusion sind vergrabene Schichten und buffer layers z.B. aus »Electronics« Bd. 42 (1969), S. 74-80 bekannt Solche Schichten werden dort dazu verwendet, bei bipolaren Transistoren oberflächennahe Bereiche eines Halbleiterkörpers gegen darunterliegende Bereiche desselben elektrisch abzuschirmen. In einem solchen abgeschirmten, oberflächennahen Bereich ist ein bipolares Halbleiteiuauelement realisiert, z. B. ein bipolarer Transistor. Die erwähnte buried layer erstreckt sich vollständig über den ganzen Bereich hinweg, der von dem Halbleiterbauelement eingenommen wird Eine in die Funktion des Halbleiterbauelementes direkt eingreifende Funktion hat diese buried layer nicht

Ein anderer Feldeffekttransistor mit kurzer Kanallänge ist z. B. der sogenannte VMOS-Transistor, wie er in »Electronic Design«, Bd 21, 1975, Seiten 103. 104 beschrieben ist

Ein anderer Fall einer im Innern eines Halbleiterkörpers befindlichen, mit einer buried layer in etwa vergleichbaren Schicht ist in der DE-AS 24 15 408, die auf die Anmelderin zur vorliegenden Erfindung zurückgeht beschrieben. Es ist dort eine Feldeffekttransistor-Anordnung mit einer über die ganze Fläche bzw. über den ganzen Bereich des Transistors hinweg sich erstreckenden Schicht versehen, die in entsprechender Weise über den gesamten Feldeffekttransistor hinweg unterhalb desselben einen PN-Übergang rsalisiert durch dessen Raumladungszone eine Abschirmung gegen darunterliegende Bereiche elektrisch und insbesondere funktionell isoliert ist

Es ist eine Aufgabe der vorliegenden Erfindung, einen MIS- Feldeffekttransistor kurzer Kanallänge anzugeben, der einen besonders geringen Platzbedarf hat, .ve dies für die integrierte Technik von Vorteil ist. Weiter ist es Aufgabe der vorliegenden Erfindung, ein möglichst wirtschaftliches Verfahren zur Herstellung eines wie aufgabengemäB erfundenen Feldeffekttransistors anzugeben.

Diese Aufgabe wird mit einem wie im Oberbegriff des Patentanspruches I angegebenen Feldeffekttransistors gelöst der erfindungsgemäß gekennzeichnet ist, wie dies im Kennzeichen des Patentanspruches 1 angegeben ist, wobei sich weitere Ausgestaltungen und Weiterbildungen aus den Unteransprüchen ergeben.

Aus der nachfolgenden Beschreibung zu bevorzugten Ausführungsbeispielen der Erfindung, die anhand der Figuren gegeben wird, lassen sich weitere Erläuterungen zur Erfindung entnehmen.

F i g. 1 zeigt eine erste Ausführungsform eines erfindungsgemäßen Transistors; die Figur zeigt einen Querschnitt durch eine vorzugsweise rotationssymmetrische Anordnung, wobei in der Figur solche Linien und Striche der Darstellung weggelassen sind, die hinter der Querschnittsebene vorhandene Kanten und dergleichen darstellen. Die Figur gibt damit auch einen Querschnitt einer ebenfalls bevorzugten, jedoch streifenförmigen Anordnung wieder. Welche geometrische Form der Anordnung im Einzelfall mehr zu bevorzugen ist, hängt u. a. davon ab, mit welchen weiteren und dazu welche Form aufweisenden Bauelementen ein wie erfinrtungs gemäßer Feldeffekttransistor beispielsweise zu integrie ren ist;

F i g. 2 und 3 zeigen in einer gegenüber F i g. 1 verkleinerten Darstellung Verfahrensschritte eines für eine bevorzugte Ausführungsform eines erfindungsge mäßen Transistors vorteilhaften Herstellungsverfah rens;

F i g. 4 zeigt eine anderes Herstellungsverfahren einer variierten Ausführungsform; F i g. 5 zeigt eine Ausführungsform eines erfindungs gemäßen Transistors, bei dem Source- und Drain-An schlüsse sich r.uf ein und derselben Halbleiteroberfläche befinden;

F i g. 6 zeigt eine gegenüber F i g. 1 abgewandelte Ausführungsform.

Mit 1 ist ein Halbleiterkörper bezeichnet der vorzugsweise relativ hochohmig ist z. B. nur schwach N- oder P leitend dotiert ist Für das zu beschreibende Ausführungsbeispiel sei angenommen, daß der Halbleiterkörper 1 N-Leitung hat Die nachfolgenden Angaben über weitere Dotierungen sind auf die N-Leitung des Körpers 1 bezogen. Der Halbleiterkörper 1 kann z. B. aus Silizium bestehen. Mit 2 ist eine an sich bekannte Gate-Isolationsschicht bezeichnet die z. B. Siliziumdioxid oder Siliziumnitrid sein kann. Auf dieser Isolationsschicht 2 befindet sich die Gate-Elektrode 3, die z. B. eine aufgedampfte Aluminium-Elektrodenschicht oder eine Elektrodenschicht aus Polysilizium ist Mit 4 und 14 sind dotierte, innerhalb des Halbleiterkörpers unter dessen Oberfläche befindliche Gebiete bezeichnet die hier (entartete) N+ -Dotierung haben. Im Falle der oben angesprochenen Rotationssymmetrie sind die Gebiete 4 und 14 ein einziges und ringff iTniges Gebiet, im Falle einer streifenförmigen Anordnung sind sie zwei Streifen, die elektrisch miteinander in Verbindung sind. Mit 5 und 15 sind Kontaktanschlüsse bezeichnet, die mit den Gebieten 4 und 14 wenigstens im wesentlichen sperrfrei galvanisch in Verbindung sind. Zum Beispiel für eine rotationssymmetrische Anordnung können die Kontaktanschlüsse 5

so und 15 ein zusammenhängender Elektrodenbelag sein. Mit 6 ist ein Teilgebiet des Halbleiterkörpers 1 bezeichnet das bei angenommener Weise N-Leitfähigkeit des Körpers 1 N+-Dotierung hat Mit 7 ist ein metallischer Kontaktanschluß für das N+ -Gebiet 6 bezeichne*.

Eine wie voranstehend beschriebene Ausführungsform läßt sich als Feldeffekttransistor verwenden, wobei die N ^f -Gebiete 4 und 14 als Source- und das N + -Gebiet 6 als Drain verwendet werden, und wobei im Falle N-Ieitenden Halble^;terkörpers 1 ein normailyon Feldeffekttransistor oder Feldeffekttransistor des Verarmungstyps vorliegt, und zwar bei N Dotierung über 5 · 10'5cm-3. Mit der MIS-Gate-Anordnung mit der Isolations schicht 2 und der Gate-Elektrode 3 läßt sich bei Anlegen einer elektrischen Spannung zwischen der Gate-Elektrode 3 und dem Kontaktanschluß 5 und 15, d. h. dem Source-Gebiet, eine spannungsabhängige Steuerung des

Ladungsträgerstromes zwischen dem Source-Gebiet 4, 14 und dem Drain-Gebiet 6 infolge Feldeinflusses bewirken. F.in solcher Ladungsträgerstrom ist in F i g. I mit 8 angedeutet.

Für eine technisch brauchbare Steuerung bzw. für technische Verwertbarkeit einer wie in F i g. 1 schematisch angedeuteten Transistoranordnung bedarf es aber noch einer weiteren Maßnahme, nämlich wie mit 9 und 19 angedeuteter dotierter Bereiche. Vergleichsweise zu den Gebieten 4 und 14 sind die Bereiche 9 und 19 im Falle einer Rotationssymmetrie ein zusammenhängendes Gebiet Für eine streifenförmige Anordnung sind die Bereiche 9 und 19 entsprechend streifenförmig. Sie sind entgegengesetzt zum Leitungstyp der Sou.-ce-Gebiete 4 und 14 dotiert. Bei einer Ausführung eines erfindungsgemäßen Transistors haben die Bereiche 9 und 19 einen Leilungstyp entgegengesetzt dem Leitungstyp des Halbleiterkörpers 1. Vorzugsweise sind die Bereiche 9 und 19 hochdotiert in bezug auf den Dotierungsgrad des Halbleiterkörpers 1. Die Erfindung läßt sich aber auch iiiii Bereichen 9 und Ϊ9 realisieren, die gleichen Leitungstyp wie das sie umgebende Halbleitermaterial des Halbleiterkörpers 1 haben, wobei dann jedoch notwendigerweise, vergleichsweise zu der des Halbleiterkörpers 1, höhere Dotierung der Bereiche 9 und 19 vorliegt Eine solche Ausführungsform hat z. B. in einem schwach N-Leitenden Halbleiterkörper 1, dazu P ⁺ -dotierte Source-Gebiete 4. 14, P^-d^tiertes Drain-Gebiet 6 und N-dotierte, insbesondere N+ -dotierte, Bereiche 9 und 19. Für alle Ausfü'ftrungsformen der Fr^n-Jung ist wesentlich, daß die Bereiche 9, 19 bezüglich des Leitungstyps, bezogen auf den Leitungstyp der Source-Gebiete 4, 14 entgegengesetzten Leitungstyp aufweisen. so daß zwischen den Bereichen 9 und 19 einerseits und den Source-Gebieten 4 und 14 andererseits stets ein PN-Übergang vorliegt. Die Bereiche 9, 19 haben im Bereich der Feldeinwirkung von der Gate-Elektrode her stets einen (z. B. mit a bezeichneten) Abstand von der Oberfläche des Halbleiterkörpers 1. Es sei darauf hingewiesen, daß die in der Figur dargestellten Linien (für die Begrenzungen der Gebiete 4,14 und Bereiche 9, 19) nur ungefähre Grenzen sind.

Speziell für den Fall gleichen Leitungstyps der Bereiche 9 und 19 und des Halbleiterkörpers 1 ist zu beachten, daß die Dotierung dieser Bereiche 9,19 um so viel höher als die des Körpers 1 ist, so daß bei den im Betrieb auftretenden Potentialen bzw. Potentialdifferenzen, insbesondere des Gate, die Majoritäts-Ladungsträger dieser Gebiete 9, 19 nicht ausgeräumt, d. h. nicht durch Feldeinwirkung aus dem jeweiligen Bereich 9, 19 verdrängt werden. Bei zum Halbleiterkörper entgegengesetztem Leitungstyp der Bereiche 9,19 sind diese zum elektrischen Anschidß desselben in, bezogen auf den Einzelfall, angepaßter Weise zur Oberfläche herausgeführt; insbesondere sind diese Bereiche dann mit dem Source-Gebiet 4,14 elektrisch verbunden.

Mit den Bereichen 9,19 bzw. mit dem entsprechenden ringförmigen Bereich mit den zusammenhängenden Anteilen 9, 19 läßt sich eine Zusammenschnürung des mit 8 angedeuteten Ladungsträger-Driftweges zwischen Source und Drain erreichen. Dies begünstigt in ganz entscheidender Weise die vorn Gate-Potential ausgehende Steuerungsempfindlichkeit des erfindungsgemäßen Feldeffekttransistors. Hierzu sind aber auch nachfolgend erläuterte Bemessungen noch von Bedeutung, nämlich für die in F i g. 1 mit a und b bezeichneten Abstände.

Wie bei jedem Feldeffekttransistor reicht das Source-Gebiet 4, 14 auch beim erfindunesgemäßen Feldeffekttransistor bis unter den äußeren Rand der Gate-Elektrode 3, damit für den Ladungsträger-Driftweg 8 zwischen Source und Drain bereits unmittelbar s vom Ladungsträger injizierenden Rand des Source-Gebietes 4, 14 weg eine Feldebeeinflussung des Ladungsträgerstromes durch das Gate-Potential (speziell für den Typ »normally-off«) erreichbar ist Für besondes gute Wirksamkeit der feidabhängigen Steuerung durch das ίο Gate-Potential ist erfindungsgemäß vorgesehen, daß der oder die Bereiche 9,19 jeweils vom Source-Gebiet 4, 14 aus gesehen überstehen, d. h. in den (Kanal-)Bereich hereinragen, und zwar um das in Fig. 1 mit b kenntlich gemachte Maß. Es ergibt sich dann für die in to Fig. 1 dargestellte Ausführungsform eine mit c angedeutete räumliche Einengung des Ladungsuäger Driftweges 8. Erfindungswesentlich ist die Einengung des Ladungsträger-Driftweges 8 bei a; weshalb erfindungsgemäß vorgesehen ist, daß gilt: der Abstand a liegt etwa in der Größenordnung der Dicke d dci isolationsschicht 2, so daß gut: a= etwa dem i bis 5fachen von d Es gilt auch für b= etwa das 1 bis 1 Ofache der Dicke d. Ms Nebenbedingung läßt sich angeben, daß b: a— etwa 1 :1 bis 10 : 1 ist.

Nachfolgende Zahlemverte geben Bemessungen für zu bevorzugende Ausführungsbeispicle an.

Für den Halbleiterkörper 1, der z. B. aus Silizium besteht, ist eine Dotierung vorgesehen, die von intrinsischem Charakter (im wesentlichen keine Überschuß-Dok.enmg) bis etwa 10" cm-³ reicht Die Dotierung des N-leitenden Source-Gebietes hat einen Dotierungsgrad zwischen 10"cm ^J und 10²⁰Cm-³. Eine solche Dotierung wird vorzugsweise durch Implantation von Phosphoratomen erzeugt, z. B. mit einer Dosis von 1 bis 10 · 10¹⁵Cm-³ bei 50 bis 100 keV, und zwar bezcgen auf einen Halbleiterkörper 1 aus Si. Die Dicke des .Source-Gebietes 4, 14 liegt vorzugsweise in der Größenordnung von 0,01 μπι, wobei der mittlere Abstand dieses Gebietes von der Oberfläche des Halbleiterkörpers 0,05 bis 0,1 μπι beträgt. Für den Bereich 9,19 mit P-Dotierung (damit entgegengesetzter Leitungstyp zum Source-Gebiet 4, 14 vorliegt) eignet sich insbesondere Bor. Mit einer Dosis von 3 bis 10 · 10^l2cm-³ bei einer Ionenenergie von 50 bis 200keV wird eine Dotierung von etwa 1 · 10¹⁶ bis 1 · 10^l6cm-³ erreicht wobei letzterer Wert als Maximalwert vorzugsweise eingehalten sein sollte. Damit ergibt sich ein Bereich 9, 19 im Halbleiterkörper 1, der von der Oberfläche des Halbleiterkörpers 1 einen mittleren Abstand von 0,1 bis 0,5 μπι bei einer Dicke von ca. 0,05 bis 0,1 μπι hat

Derartige Dotierungen durch Ionenimplantation werden zur flächenmäßigen bzw. räumlichen Abgrenzung des entstehenden Implantations-Bereiches unter Verwendung von Maskierungen ausgeführt, wobei eine Maskierung mit auf dem Halbleiterkörper 1 aufgebrachter, den Halbleiterkörper gegenüber der Implantation abdeckend wirkender Schicht bevorzugt wird. Diese abdeckende Schicht weist die entsprechenden Implantationsfenster auf. Bei der in F i g. 1 dargestellten Ausführungsform läßt sich z.B. die Gate-Isolationsschicht 2 aus beispielsweise Siliziumdioxid mit einer Dicke von 0,02 bis 0,1 μπι als Maske verwenden, wobei der in der Darstellung der F i g. 1 linksseitig und rechtsseitige Rand als seitliche Implantationsbegrenzung für die Gebiete 4 bzw. 14 und die Bereiche 9 bzw. 19 wirksam ist Aufgrund der größeren Implantationstiefe für den Bereich 9,19 läßt sich wegen der seitlichen

Ausweitung des Implantationsbereiches (eine solche seitliche Ausweitung des Implantationsbereiches ist z. B. in »Jap. Journ. Appl. Phys«. Bd. II. S. 134 [1972] beschrieben) der erfindungswesenllich über den seitlichen Rand des Gebietes 4 bzw. 14 überstehende Rand des Bereiches 9, 19, der mit b kenntlich gemacht ist, in einfacher Weise mit ein und derselben Implantationsbegrenzung erreichen. Bei Durchführung der oben anpi jebenen Maßnahmen läßt sich für diesen Überstehenden Rand z. B. eine passende Abmessung b in der Größe von 0,02 bis Ο,ί μιπ erzielen. Die Abmessung der Dicke des Bereiches 9,19 liegt zwischen 0,01 bis 0,1 μιη.

Für die Abmessung c. die ein Maß für einen Purchlaßquerschnitt ist. sind Werte von '. bis 5 μιη am vorteilhaftesten.

Die angegebene Dotierung der Bereiche 9, 19 in bezug auf diejenige des Halbleiterkörpers I ist so hoch. daß bei elektrischen Spannungen zwischen der Gate-F.lektrode und dem Bereich 9, 19 bzw. dem Source-Gebiet 4, 14 in der Größe bis zu maximal 20-60 V keine Ausräumung der Majoritätsträger der Bereiche 9, 19. insbesondere in demjenigen räumlichen Randbereich, der durtH b kenntlich gemacht ist. eintritt. Dies ist gleichbedeutend damit, daß selbst bei maximaler wie angegebener elektrischer Spannung dieser Randbereich eine gegenüber seiner Umgebung noch erheblich höhere elektrische Leitfähigkeit aufweist und zudem auch der PN-Übergang zum Source-Gebiet 4, 14 hinüber aufrechterhalten bleibt.

Der überstehende Rand b ist bei der Erfindung so bemessen, daß bei der maximal vorgesehenen Gate-Spannung (zwischen der Gate-Elektrode 3 und Source 4, 14) eine wirksame Abschnürung des Ladungsträger-Driftweges 8, d. h. des eigentlichen Kanals des Feldeffekttransistors, erreicht ist.

Ein wie in F i g. 1 als bevorzugte Ausführungsform dargestellter und entsprechend den vorans'ehenden Werten bemessener erfindungsgemäßer Feldeffekttransistor läßt sich mit den nachfolgend angegebenen elektrischen Spannungen bzw. Potential betreiben.

Spannungs Source·Drain bis 100 Volt Spannung Gate-Source bis 10 Volt

Nachfolgend wird der Vollständigkeit halber anhand der F i g. 2 bis 4 die Technologie bevorzugter Herstellungsverfahren für einen erfindungsgemäßen Feldeffekttransistor, wie er beispielsweise in F i g. 1 dargestellt ist, beschrieben. Auf einem Halbleitersubstrat-Körper aus beispielsweise N+ -Silizium (dieser bildet dann auch das oben angegebene Drain-Gebiet 6) wird eine schwach N-Ieitende Siliziumschicht 1 vorzugsweise epitaktisch aufgebracht. In einem abgegrenzten Bereich wird die Gate-Isolationsschicht 2 durch Aufdampfen oder durch thermische Oxidation erzeugt. Darauf wird eine Aluminiumschicht 3 aufgebracht. Darüber wird dann anschließend pyrolithisch abgeschiedenes Siliziumdioxid aufgebracht und dieses Siliziumdioxid nach einem fotolithografischen Prozeß unter Verwendung einer Fotolackschicht 21 zu einer aus Fig. 2 ersichtlichen Struktur 22 mit seitlichen Maskierungsbegrenzungen naßchemisch geätzt. Dieses Fi g. 2 zeigt bereits ein Zwischenstadium eines wie hier zu beschreibenden Herstellungsverfahrens. Die pyrolithische Siliziumdioxidschicht hat eine Dicke von etwa 0,5 μιη. Die Aluminiumschicht 3 hat eine Dicke von etwa 0,1 μπι und die Gate-Isolationsschicht 2 eine Dicke von 0,06 μπι. Unter Verwendung der Fotolackschicht 21 bzw. ihrer Struktur 22 als Maske wird die Aluminiumschicht 3 bis auf ihre als Gate-Elektrode vorgesehene Abmessung mittels lonenstrahlätzen entfernt, so daß sich die in F i g. 2 gezeigte Struktur für diese Schicht 3 ergibt.

In Fig. 3 sind die Verfahrensschritte der Ionenimplantation mit Phosphor und Bor angedeutet. Aus dieser -, F i g. 3 ist ersichtlich, in welcher Weise die Aluminiumschichl 3 und die pyrolithisch erzeugte Siliziumdioxidschicht 2 maskierend wirken. Die nach rechts oben gerichtete Schraffierung deutet die Implantationsbereiche an, zu denen die Gebiete 4, 14 gehören. Die nach

κι links oben schraffierten Bereiche, dazu gehören die Bereiche 9,19. deuten die Implantationsbereiche für die Bor-Implantation R an. Bei diesem hier dargestellten Herstellungsverfahren läßt sich der eifmdungswesentliche überstehende Rand b auch ohne Ausnutzung der

is seitlichen Verbreiterung des Implantationsbereiches herstellen, da die Aluminiumschicht 3 spezieil bei den oben angegebenen Implantationsbedingungen aufgrund ihrer geringen Dicke für die vergleichsweise zur Phosphor-Implantation wesentlich tiefer reichende Bor-Implantation keine entscheidende Abschirmungswirkung mehr hat. Aus Fig. 3 ist zu erkennen, daß sie eine mit Fig. I übereinstimmende Struktur für den Feldeffekttransistor ergibt. Zur Fertigstellung bedarf es im wesentlichen nur noch der Entfernung der

2> pyrolithischen Siliziumdioxidschicht 22. Die weiteren Maßnahmen zur endgültigen Fertigstellung, wie z. B. die Anbringung von Kontakten an die einzelnen Halbleitergebiete, sind üblicher Art.

Es wird noch ein weiteres Herstellungsverfahren

H> anhand der F i g. 4 erläutert, in der mit den vorangehenden Figuren übereinstimmende Einzelheiten mit den bereits erläuterten Bezugszeichen versehen sind. Mit 31 ist eine Hilfsschicht aus Aluminium bezeichnet, die aus einer zunächst durchgehend aufgebrachten Aluminiums', schicht durch seitliche Begrenzung bzw. Maskierung, z. B. durch Ätzen, erzeugt worden ist. Mit wie bereits voranstehend beschriebenen Implantationen mit Phosphor und Bor lassen sich die wie in F i g. 3 schraffiert dargestellten Implantationsgebiete infolge abdeckender

4" Wirkung der Aluminiumhilfsschicht 31 erzeugen. Hier ist für den Rand mit der Breite b die bereits oben erwähnte seitliche Ausbreitung des tiefer liegende.* Implantationsbereiches ausgenutzt. Die in Fig. 4 horizontale Breitenabmessung der Aluminiumhilfs-

A^ schicht 31 ist so bemessen, daß sich im Ergebnis ein nichtimplantiertcr Bereich mit der Abmessung c ergibt, wobei diesbezüglich auch auf die Darstellung der F i g. 1 hingewiesen wird. Die Hilfsschicht 31 wird nach durchgeführter Implantation entfernt und durch die in Fig. I mit 3 bezeichnete Gate-Elektrode ersetzt. Außerdem werden auch in an sich bekannter Weise die Anschlüsse 5,15 und 7 angebracht.

Vorzugsweise ist eine Temperung bei z. B. etwa 900⁰C nach Durchführung der Implantationen vorgese-

π hen, durch die die Implantationen aktiviert werden.

Ein erfindungsgemäßer Transistor kann ohne Schwierigkeiten mit einer Breite von 2 μπι für die Gate-Elektrode 3 hergestellt werden. In integrierter Technik kann bis zu einer Abmessung von 4 μπι für den Abstand

w) zwischen benachbarten Gate-Elektroden 3 verschiedener benachbarter Transistoren herabgegangen werden. Es läßt sich damit eine hohe Packungsdichte von 25 μπι² pro Transistor erzielen.

Die Fig.5 zeigt in schematischer Ansicht eine unter

tv> die Erfindung fallende Ausführungsform eines Feldeffekttransistors, bei dem — im Gegensatz zur Darstellung nach Fig. 1 — sich das lediglich funktionell mit dem Drain-Gebiet 6 zu vergleichend» Drain-Gebiet 62

«uf derselben Oberflächenseite des Halbleiterkörpers it befindet. Diese Ausführungsform nach F i g. 5 ist insbesondere für solche Anwendungen von Interesse, bei denen es darauf ankommt, daß das Source- und das Drain-Gebiet mit Drain-Anschluß 63 von einer einzigen Seite her zugänglich sind. Der bei der Ausführungsform nach F i g. 5 auftretende, mit dem Driftweg 8 der F i g. 1 vergleichbare Ladungsträger-Driftweg ist in Fig.5 mit ti bezeichnet. Erfin Jungswesentlich ist auch für diese Ausführungsform nach Fig.5, daß die mit a und b bezeichneten Bemessungen, d. h. des mit b kenntlich gemachten überstehenden Randes und des Abstandes a desselben von der Halbleiteroberfläche, d. h. von der Grenzfläche zwischen dem Halbleiterkörper 61 und der Isolationsschicht 2, wie oben für a= etwa 1 bis 5m;_:', üer Dicke dder Isolationsschicht 2 und b= etwa das I bis lOfache der Dicke d sind, wobei nebenbei b: a etwa = 1 : I bis 10: list.

Das Herstellungsverfahren für einen wie in Fig. 5 gezeigten Transistor ist im wesentlichen gleich denjenigen Herstellungsverfahren, die oben beschrieben sind, und es gelten auch hier die oben angegebenen Messungen für bevorzugte Realisierungen.

F i g. 6 zeigt eine zur Ausführungsform nach F i g. 1 alternative Ausführungsform eines erfindungsgemäßen Transistors. Diese Ausführungsform nach F i g. 6 eignet sich insbesondere für solche Fälle elektronischer Schaltung, in denen die Gate-Elektrode und das Source-Gebiet des Feldeffekttransistors elektrisch miteinander verbunden sind. Diese elektronischen Schaltungen treten z. B. in Invertern und in Flip-Flop-Schaltungen auf, in denen als Lastwiderstand ein Feldeffekttransistor verwendet wird.

Mit Fig. 1 übereinstimmende Einzelheiten der Ausführungsform nach Fig.6 haben die gleichen Bezugszeichen. Mit 71 ist das mit dem Source-Gebiet 4, 14 vergleichbare Source-Gebiet der Ausführungsform nach Fig.6 bezeichnet. Dieses Source-Gebiet 71 kann z. B. eine rotationssynimetrische Form haben. Es kann für 71 aber auch eine Streifenform vorgesehen sein. Mit

ί 79 ist der mit dem Bereich 9, 19 vergleichbare Bereich der hierzu beschreibenden Ausführungsform bezeichnet. Die flächenmäßige Ausdehnung dieses Bereiches 79 ist an die Form des Source-Gebietes 71 angeglichen. Dabei ist auch bei dieser Ausführungsform nach F i g. 6

ίο der erfindungswesentliche mit b kenntlich gemachte, über die Ausdehnung des Source-Bereiches 71 hinausragende Rand vorgesehen. Dieser überstehende Rand b hat von der Oberfläche des Halbleiterkörpers 1 einen Abstand a, der erfindungsgemlß wiederum mit dem Abstand a der Ausführungsfonn nach Fig. I übereinstimmt. Mit 82 ist der (Drift-)Wv:g der Ladungsträger zwischen Source-Gebiet 71 und dem Drain-Gebiet 6 angedeutet.
Auch bei der Ausführungsform nach Fig.6 ist der aufgrund der Erfindung erreichbare kurze Kanal, insbesondere mit der schon oben ausführlich erläuterten Bemessung der Abmessungen a und b, realisiert. Hierzu steht die Gate-Elektrode 3, wie auch aus Fig.6 ersichtlich, lateral über den seitlichen Rand des

2¹) Source-Gebietes 71 hinaus, damit die Steuerung in dem mit den Pfeilen a in Fig. 6 kenntlich gemachten Raum auch tatsächlich eintritt.

Mit 103 ist ein elektrischer Kontakt zwischen der Gate-Elektrode 3 und dem Source-Gebiet 71 bezeich-

JO net. Der Bereich 79 ist im Regelfall an einer passenden Stelle des Halbleiterkörpers 1 elektrisch zur Oberfläche desselben geführt, um diesen Bereich 79 elektrisch bzw. elektronisch anzuschließen, was /.. B. für die Verwendung des erfindungsgemäßen Transistors als wie oben

)■> beschriebener Lastwiderstand in Betracht kommt.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Feldeffekttransistor mit MIS-Gate-Anordnung und mit Source- und Drain-Gebiet in einem Halbleiterkörper, in dem sich zusätzlich von einer oberen Oberfläche des Halbleiterkörpers her gesehen unterhalb des Source-Gebietes ein elektrisch leitender Bereich befindet, dessen Leitungstyp entgegengesetzt und/oder dessen elektrische Leitfähigkeit höher als in dem diesen Bereich umgebenden Gebiet des Halbleiterkörpers ist, wobei dieser Bereich gegenüber dem benachbarten Source-Gebiet durch einen lateral überstehenden Rand begrenzt ist,gekennzeichnet dadurch,daß dieser Bereich (9,19) von der Grenzfläche zwischen dem Halbleiterkörper (t) und der Gate-Isolationsschicht (2) einen derart gemessenen Abstand a und dort ein derartiges MaB b für dieses laterale Oberstehen des Randes dieses Bereiches gegenüber dem Source-Gebiet (4, 14) hat, daß dieses Maß b etwa das !- bis lOfache der Dicke d der Gate-Isolationsschicht (2) und der Abstand a etwa das 1 - bis 5fache der Dicke d betragen, wobei b: a etwa = 1 :1 bis 10:1 ist, dadurch, daß in Richtung senkrecht von der Oberfläche gesehen das Source-Gebiet (4, 14) im wesentlichen einer Dicke gleich dem Maß des Abstandes a hat und dadurch, daß der Dotierung: grad des Bereiches (9, 19) derart hoch gewählt ist, daß bei maximal vorgesehener elektrischer Betriebsspannung zwischen der Gate-Elektrode (3) und dem Source-Gebiet (4,14) der Bereich (9, 19) bezüglich sr ^;ner Majoritäts-Ladungsträger nicht ausgeräumt: ist

2. Feldeffekttransistor nach Anspruch 1, gekennzeichnet dadurch, daß für aas Source-Gebiet (4,14) und den Bereich (9,19) eine rotationssymmetrische Anordnung vorgesehen ist (Fig. 1), bei der das zugehörige Drain-Gebiet (6) sich von der Oberfläche des Halbleiterkörper und von dem Source-Gebiet (4, 14) her gesehen hinter dem Bereich (9, 19) befindet.

3. Feldeffekttransistor nach Anspruch 1, gekennzeichnet dadurch, daß das Source-Gebiet in Form zweier sich gegenüberstehender Streifen (4,14) mit dazwischen angeordneter Gate-Anordnung (2, 3) ausgebildet ist (F i g. 1).

4. Feldeffekttransistor nach Anspruch 1, gekennzeichnet dadurch, daß sich das Source-Gebiet (4) und das Drair-Gebiet (62) nahe ein und derselben Oberfläche des Halbleiterkörpers (61) befinden (Fig. 5).

5. Felde'fekttransistor nach Anspruch I oder 2, gekennzeichnet dadurch, daß sich das Source-Gebiet (71) in seiner flächenmäßigen Ausdehnung unterhalb der flächenmäßigen Ausdehnung der Gate-Anordnung (2,3) befindet, und daß sich der Bereich (79) in seiner flächenmäßigen Ausdehnung derart unterhalb des Source-Gebietes (71) und der Gate-Anordnung (2, 3) befindet, daß sich das Source-Gebiet (71) zwischen der Gate-Anordnung (2, 3) und dem Bereich (79) befindet, und die Abmessungen a und b für den äußeren Rand des Bereiches (79) eingehalten sind (F ig. 6).

6. Verfahren zur Herstellung eines Feldeffekttransistors nach einem der Ansprüche 1 bis 5, gekennzeichnet dadurch, daß derjenige Anteil des Halbleiterkörpers 1, in dem sich der Bereich (9,19)

und das Source-Gebiet (4,14) befinden durch an sich bekanntes epitaktisches Abscheiden einer schwach dotierten Siliziumschicht (1) auf einem stark dotierten Silizium-Substratkörper (6) hergestellt wird.

7. Verfahren zur Herstellung eines Feldeffekttransistors nach einem der Ansprüche 1 bis 4, gekennzeichnet dadurch, daß in einem Siliziumkörper (1) die Source-Gebiete (4, 14) und die Bereiche (9,19) durch an sich bekannte Ionenimplantation mit Phosphor und Bor hergestellt werden, wobei das Maß b des überstehenden Randes unter Ausnutzung der maskierenden Wirkung der Metallelektrode (3) für die Phosphorimplantation und eine weitere lateral kleiner bemessene Maske (22) zur Begrenzung der Borimplantation verwendet werden.