DE2611338A1

DE2611338A1 - Feldeffekttransistor mit sehr kurzer kanallaenge

Info

Publication number: DE2611338A1
Application number: DE19762611338
Authority: DE
Inventors: Joachim Hoepfner; Jenoe Dipl Phys Tihanyi
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1976-03-17
Filing date: 1976-03-17
Publication date: 1977-09-29
Also published as: IT1077520B; FR2344967B1; CA1081368A; JPS52113685A; DE2611338B2; NL7701776A; CH614072A5; US4101922A; JPS628952B2; DE2611338C3; FR2344967A1; GB1576488A

Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen

Berlin und München ^ , VPA 76 P 7023 BRD

Feldeffekttransistor mit sehr kurzer Kanallänge.

Die Erfindung bezieht sich auf einen Feldeffekttransistor, wie er im Oberbegriff des Patentanspruches 1 angegeben ist.

Der Stand der Technik umfaßt bereits eine große Anzahl Druck-Schriften über Feldeffekttransistoren mit MIS-Gate-Anordnungen. Das Source-Gebiet und das Drain-Gebiet befinden sich in einem Abstand voneinander in einem Halbleiterkörper, wobei die Wahl der räumlichen Anordnung dieser beiden Gebiete zueinander unterschiedlich sein kann, wobei jedoch lateral nebeneinander vorgesehene Anordnungen an bzw. in einer ausgewählten Oberfläche eines Halbleiterkörpers die bevorzugte Ausführung sind.

Um eine möglichst hohe Schaltgeschwindigkeit bei derartigen Feldeffekttransistoren zu erreiche», wird angestrebt, die Kanallänge zwischen dem Source- und dem Drain-Gebiet, d.h. denjenigen Bereich im Halbleiterkörper, in dem der eigentliche Steuereffekt von der Gate-Anordnung ausgehend realisiert wird, in Richtung der Strombahn kurz zu wählen. Eine Lösung hierfür wurde durch das sogenannte Doppeldiffusions-Verfahren bekannt, das z.B. in "Solid-State Electronics", Pergamon Press 1968, Bd.11, S,411-41S beschrieben ist. Bei diesem Verfahren wird zunächst in einem ersten Schritt eine Diffusions-Dotierung mit einem Dotierungsmaterial durchgeführt, das einen ersten Leitungstyp in einem Halbleiterkörper erzeugt. Die Diffusion erfolgt von außen durch eine Maskenöffnung in den Halbleiterkörper hinein, wo das dotierende Material im Halbleiterkörper seitlich auch noch lateral über die Grenze der Maskenöffnung hinaus diffundiert. In einem zweiten Diffusionsschritt wird Material durch dieselbe Maskenlffnung eindiffundiert, das einen entgegengesetzten Leitungstyp erzeugt. Dabei ist bei diesem zweiten Verfahrensschritt die seitliche Diffusion über den Maskenrand hinaus im

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- H.

Ergebnis geringer, als dies für das Dotierungsmaterial des ersten Verfahrensschrittes schon erreicht ist. Ladungsträger, die in seitlicher Richtung aus dem Diffusionsgebiet des zweiten Verfahrensschrittes zu einem Drain-Bereich hin driften, finden einen räumlich kurzen (Kanal-)Bereich vor, in dem Dotierung entgegengesetzten Leitungstyps als Ergebnis des ersten Diffusionsschrittes vorliegt.

Ohne Zusammenhang mit dem voranstehend beschriebenen Doppeldiffusions-Terfahren sind aus dem Stand der Technik sogenannte buried layers and buffer layers bekannt. Sie werden auch als vergrabene Schichten bzw. Pufferschichten bezeichnet. Solche Schichten v/erden, wie dies z.B. in "Electronics", Bd.42 (1969), S,74-80 beschrieben ist, dazu verwendet, bei bipolaren Transistören oberflächennahe Bereiche eines Halbleiterkörpers gegen darunterliegende Bereiche desselben elektrisch abzuschirmen. In einem solchen abgeschirmten, oberflächennahen Bereich ist ein bipolares Halbleiterbauelement realisiert, z.B. ein bipolarer Transistor. Die erwähnte buried layer erstreckt sich vollständig über den ganzen Bereich hinweg, der von dem Halbleiterbauelement eingenommen wird. Eine in die Funktion des Halbleiterbauelemente s direkt eingreifende Funktion hat diese buried layer nicht*.

Ein anderer Feldeffekttransistor mit kurzer Kanallänge ist z.B. der sogenannte VMOS-Transistor, wie er in "Electronic Design", Bd.21, 1975, Circle No.304 beschrieben ist.

Ein anderer Fall einer im Innern eines Halbleiterkörpers befindlichen, mit einer buried layer in etwa vergleichbaren Schicht ist in der DAS 2 415 408, die auf die Anmelderin zur vorliegenden Erfindung zurückgeht, beschrieben. Es ist dort eine Feldeffekttransistor-Anordnung mit einer über die ganze Fläche bzw. über den ganzen Bereich des Transistors hinweg sich erstrecken Schicht versehen, die in entsprechender Weise über den

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gesamten Feldeffelcttransistor hinweg unterhalb desselben einen PN-Übergang realisiert, durch dessen Raumladungszone eine Abschirmung des gesamten darüber befindlichen Feldeffekttransistors gegen darunterliegende Bereiche elektrisch und insbesondere funktionell isoliert ist.

Es ist eine Aufgabe der vorliegenden Erfindung, einen MIS-FeIdeffekftransistor anzugeben, der eine kurze Kanallänge hat und damit die mit kurzer Kanallänge verbundenen elektrischen Vorteile aufweist sowie insbesondere geringen Platzbedarf hat, was vorzugsweise für die integrierte Technik von Vorteil ist. Des weiteren ist es eine Aufgabe der vorliegenden Erfindung, ein möglichst wirtschaftliches Verfahren zur Herstellung eines wie aufgabengemäß gesuchten Feldeffekttransistors anzugeben.

Diese Aufgabe wird mit einem wie im Oberbegriff des Patentanspruches 1 angegebenen Feldeffelcttransistor gelöst, der erfindungsgemäß gekennzeichnet ist, wie dies im Kennzeichen des Patentanspruches 1 angegeben ist, wobei sich v/eitere Ausgestaltungen und Weiterbildungen aus den Unteransprächen ergeben.

Aus der nachfolgenden Beschreibung zu bevorzugten Ausführungsbeispielen der Erfindung, die anhand der beigefügten Figuren gegeben wird, lassen sich weitere Erläuterungen zur Erfindung entnehmen.

Fig.1 zeigt eine erste Ausführungsform eines erfindungsgemäßen . Transistors; die Figur zeigt einen Querschnitt durch

eine vorzugsweise rotationssymmetrische Anordnung, wobei in der Figur solche Linien und Striche der Darstellung weggelassen sind, die hinter der Querschnittsebene vorhandene Kanten und dergl. darstellen. Die Figur gibt damit auch einen Querschnitt einer ebenfalls bevorzugten,

jedoch streifenförmigen Anordnung wieder. Welche geo-

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metrische Form der Anordnung im Einzelfall mehr zu bevorzugen ist, hängt u.a. davon ab, mit welchen weiteren und dazu welche Form aufweisenden Bauelementen ein v/ie erfindungsgemäßer Feldeffekttransistor beispielsweise zu integrieren ist.

Fig.2 zeigen in einer gegenüber Fig.1 verkleinerten Darstellung ^un Verfahrensschritte eines für eine bevorzugte Ausführungsform eines erfindungsgemäßen Transistors vorteilhaften Herstellungsverfahrens .
Fig.4 zeigt ein anderes Herstellungsverfahren einer variierten Ausführungsform.

Fig.5 zeigt eine Ausführungsform eines erfindungsgemäßen Transistors, bei dem Source- und Drain-Anschlüsse sich auf ein

und derselben Halbleiteroberfläche befinden. ._ Fig.6 zeigt eine gegenüber Fig.1 abgewandelte Ausführungsform.

Mit 1 ist ein Halbleiterkörper bezeichnet, der vorzugsweise relativ hochohmig ist, z.B. nur schwach N- oder P-leitend dotiert ist. Für das zu beschreibende Ausführungsbeispiel sei angenommen, daß der Halbleiterkörper 1 N-Leitung hat. Die nachfolgenden Angaben über weitere Dotierungen sind auf die N-Leitung des Körpers 1 bezogen. Der Halbleiterkörper 1 kann z.B. aus Silizium bestehen. Mit 2 ist eine an sich bekannte Gate-Isolationsschicht bezeichnet, die z.B. Siliziumdioxid oder Siliziumnitrid sein kann. Auf dieser Isolationsschicht 2 befindet sich die Gate-Elektrode 3, die z.B. eine aufgedampfte Aluminium-Elektrodenschicht oder eine Elektrodenschicht aus Polysilizium ist. Mit 4 und 14 sind dotierte, innerhalb des Halbleiterkörpers unter dessen Oberfläche befindliche Gebiete bezeichnet, die hier (entartete) ^-Dotierung haben. Im Falle der oben angesprochenen Rotationssymmetrie sind die Gebiete 4 und 14 ein einziges und ringförmiges Gebiet, im Falle einer streifenförmigen Anordnung sind sie zwei Streifen, die elektrisch miteinander in Verbindung sind. Mit 5 und sind Kontaktanschlüsse bezeichnet, die mit den Gebieten 4 und 14 wenigstens im wesentlichen sperrfrei galvanisch in Verbindung sind. Z.B. für eine rotationssymmetrische Anordnung können die

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Kontaktanschlüsse 5 und 15 ein zusammenhängender Elektrodenbelag sein. Mit 6 ist ein Teilgebiet des Halbleiterkörpers 1 bezeichnet, das bei angenommener Weise N-Leitfähigkeit des Körpers 1 N⁺-Dotierung hat. Mit 7 ist ein metallischer Kontaktanschluß für das N⁺-Gebiet 6 bezeichnet.

Eine wie voranstehend beschriebene Ausführungsform läßt sich als Feldeffekttransistor verwenden, wobei die N "-Gebiete 4 und 14 als Source- und das N⁺-Gebiet 6 als Drain verwendet werden, und wobei im Falle N-leitenden Halbleiterkörpers 1 ein normallyon Feldeffekttransistor oder Feldeffekttransistor des Verarmungstyps vorliegt, und zwar bei N-Dotierung über 5·10 ^cnf .

Mit der MIS-Gate-Anordnung mit der Isolationsschicht 2 und der Gate-Elektrode 3 laßt sich bei Anlegen einer elektrischen Spannung zwischen der Gate-Elektrode 3 und dem Kontaktanschluß 5 und 15, d.h. dem Source-Gebiet, eine spannungsabhängige Steuerung des Ladungsträgerstromes zwischen dem .Source-Gebiet 4, 14 und dem Drain-Gebiet 6 infolge Feldeinflusses bewirken. Ein solcher Ladungsträgerstrom ist in Fig.1 mit 8 angedeutet.

Für eine technisch brauchbare Steuerung bzw. für technische Verwertbarkeit einer wie in Fig.1 schematisch angedeuteten Transistoranordnung bedarf es aber noch einer weiteren Maßnahme, nämlieh wie mit 9 und 19 angedeuteter dotierter Bereiche. Vergleichsweise zu den Gebieten 4 und 14 sind die Bereiche 9 und 19 im Falle einer Rotationssymmetrie ein zusammenhängendes Gebiet. Für eine streifenförmige Anordnung sind die Bereiche 9 und 19 entsprechend streifenförmig. Sie sind entgegengesetzt zum Leitungstyp der Source-Gebiete 4 und 14 dotiert. Bei einer Ausführung eines erf indungs gemäß en Transistors toben die Bereiche 9 und 19 mit einea. Leitungstyp entgegengesetzt dem Leitungstyp des Halbleiterkörpers 1 . Vorzugsweise sind die Bereiche 9 und 19 hochdotiert in bezug auf den Dotierungsgrad des HaIbleiterkörpers 1. Die Erfindung läßt sich aber auch mit Berei-

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chen 9 und 19 realisieren, die gleichen Leitungstyp wie das sie umgebende Halbleitermaterial des Halbleiterkörpers 1 haben, wobei dann jedoch notwendigerweise, vergleichsweise zu der des Halbleiterkörpers 1, höhere Dotierung der Bereiche 9 und 19 vorliegt. Eine solche Ausführungsform hat z.B. in einem schwach N-leitenden Halbleiterkörper 1, dazu P⁺-dotierte Source-Gebiete 4, 14, P⁺-dotiertes Drain-Gebiet 6 und N-dotierte, insbesondere N⁺-dotierte, Bereiche 9 und 19. Für alle erfindungsgemäßen Ausführungsformen der Erfindung ist wesentlich, daß die Bereiche 9, 19 bezüglich des Leitungstyps, bezogen auf den Leitungstyp der Source-Gebiete 4, 14, entgegengesetzten Leitungstyp aufweisen, so daß zwischen den Bereichen 9 und 19 einerseits und den Source-Gebieten 4 und 14 andererseits stets ein PN-Übergang vorliegt. Die Bereiche 9, 19 haben im Bereich der Feldeinwirkung von der Gate-Elektrode her stets einen (z.B. mit a bezeichneten) Abstand von der Oberfläche des Halbleiterkörpers 1. Es sei darauf hingewiesen, daß die in der Figur dargestellten Linien (für die Begrenzungen der Gebiete 4, 14 und Bereiche 9, 19) nur ungefähre Grenzen sind.

Speziell für den Fall, bezogen auf den Halbleiterkörper 1, gleichen Leitungstyps der Bereiche 9 und 19 ist zu beachten, daß die Dotierung dieser Bereiche 9, 19 umso viel höher als die des Körpers 1 ist, so daß bei den im Betrieb auftretenden Potentialen bzw. Potentialdifferenzen, insbesondere des Gate, die Majoritäts-Ladungsträger dieser Gebiete 9, 19 nicht ausgeräumt, d.h. nicht durch Feldeinwirkung aus dem jeweiligen Bereich 9, 19 verdrängt werden. Bei zum Halbleiterkörper entgegengesetztem Leitungstyp der Bereiche 9, 19 sind diese zum elektrischen An-Schluß desselben in, bezogen auf den Einzelfall, angepaßter Weise zur Oberfläche herausgeführt; insbesondere sind diese Bereiche dann mit dem Source-Gebiet 4, 14 elektrisch verbunden.

Mit den erfindungsgemäß vorgesehenen Bereichen 9, 19 bzw. mit dem entsprechenden ringförmigen Bereich mit den zusammenhängenden Anteilen 9, 19 läßt sich eine Zusammenschnürung des mit 8

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angedeuteten Ladungsträger-Driftweges zwischen Source und Drain erreichen. Dies begünstigt in ganz entscheidender Weise die vom Gate-Potential ausgehende Steuerungsempfindlichkeit des erfindungsgemäßen Feldeffelcttransistors. Hierzu sind aber auch nachfolgend erläuterte Bemessungen noch von Bedeutung, nämlich für die in Fig.1 mit a und b bezeichneten Abstände.

Wie bei jedem Feldeffekttransistor reicht das Source-Gebiet 4, auch beim erfindungsgemäßen Feldeffekttransistor bis unter den äußeren Rand der Gate-Elektrode 3, damit für den Ladungsträger-Driftv/eg 8 zwischen Source und Drain bereits unmittelbar vom Ladungsträger injizierenden Rand des Source-Gebietes 4, 14 v/eg • eine Feldbeeinflussung des Ladungsträgerstromes durch das Gate-Potential (speziell für den Typ "norraally-off) erreichbar ist.

Für besonders gute Wirksamkeit der feldabhängigen Steuerung durch das Gate-Potential ist erfindungsgemäß vorgesehen, daß der oder die Bereiche 9, 19 jeweils vom Source-Gebiet 4, 14 aus gesehen überstehen, d.h. in den (Kanal-)Bereich hereinragen, und zwar um das in Fig.1 mit b kenntlich gemachte Maß. Es ergibt sich dann für die in Fig.1 dargestellte Ausführungsform eine mit c angedeutete räumliche Einengung des Ladungsträger-Driftweges 8. Erfindungswesentlich ist die Einengung des Ladungsträger-Driftweges 8 bei a, weshalb erfindungsgemäß vorgesehen ist, das gilt: b = etwa dem 0,5 bis 5-fachen von a. Der Abstand a liegt etwa in der Größenordnung der Dicke d der Isolationsschicht 2, so daß gilt: a = etwa dem 1 bis 5-fachen von d. Es gilt auch für b = etwa das 1 bis 10-fache der Dicke d. Als Nebenbedingung läßt sich angeben, daß b:a - etwa 1:1 bis 10:1 ist.

Nachfolgende Zahlenwerte geben Bemessungen für zu bevorzugende • Ausführungsbeispiele an.

Für den Halbleiterkörper 1, der z.B. aus Silizium besteht, ist eine Dotierung vorgesehen, die von intrinsischem Charakter (im wesentlichen keine Überschuß-Dotierung) bis etwa 10 ⁵cm~³reicht. Die Dotierung des N-Ieitenden Source-Gebietes hat

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einen Dotierungsgrad zwischen 10 cm"^J und 10 ci"^; . Eine solche Dotierung wird vorzugsweise durch Implantation von Phos-

15 —^ phoratomen erzeugt, z.B. mit einer Dosis von 1 bis 10.10 cm bei 50 bis 100 keV, und zwar bezogen auf- einen Halbleiterkörper 1 aus Si. Die Dicke des Source-Gebietes 4, 14 liegt vorzugsweise in der Größenordnung von 0,01 /um, wobei der mittlere Abstand dieses Gebietes von der Oberfläche des Halbleiterkörpers 0,05 bis 0,1 /um beträgt. Für den Bereich 9, 19 mit P-Dotierung (damit entgegengesetzter Leitungstyp zum Source-Gebiet 4, 14 vorliegt)

12 eignet sich insbesondere Bor. Mit einer Dosis von 3 bis 10-10 cm bei einer Ionenenergie von 50 bis 200 keV wird eine Dotierung von

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etv/a 1.10 bis 1.10 cm erreicht, wobei letzterer Wert als Maximalwert vorzugsweise eingehalten sein sollte. Damit ergibt sich ein Bereich 9, 19 im Halbleiterkörper 1, der von der Oberfläehe des Halbleiterkörpers 1 einen mittleren Abstand von 0,1 bis 0,5/um bei einer Dicke von ca. 0,05 bis 0,1 /um hat.

Derartige Dotierungen durch Ionenimplantation werden zur flächenmäßigen bzw. räumlichen Abgrenzung des entstehenden Implantations-Bereiches unter Terwendung von Maskierungen ausgeführt, wobei eine Maskierung mit auf dem Halbleiterkörper 1 aufgebrachter, den Halbleiterkörper gegenüber der Implantation abdeckend wirkender Schicht bevorzugt wird. Diese abdeckende Schicht weist die entsprechenden Implantationsfenster auf. Bei der in Fig.1 dargestellten Ausführungsform läßt sich z.B. die Gate-Isolationsschicht 2 aus beispielsweise Siliziumdioxid mit einer Dicke von 0,02 bis 0,1 /um als Maske verwenden, wobei der in der Darstellung der Fig.1 linksseitige und rechtsseitige Rand als seitliche Implantationsbegrenzung für die Gebiete 4 bzw. 14 und die Bereiche 9 bzw. 19 wirksam ist. Aufgrund der größeren Implantationstiefe für den Bereich 9, 19 läßt sich wegen der seitlichen Ausweitung des Implantationsbereiches (eine solche seitliche Ausweitung des Iiaplantationsbereiches ist z.B. in "Jap. Journ. Appl. Phys.", Bd.11, S.134 (1972) beschrieben) der erfindungswesentlich über den seitlichen Rand des Gebietes 4 bzw. 14 überstehende

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Rand des Bereiches9, 19, der mit b kenntlich gemacht ist, in einfacher Weise mit ein und derselben Implantationsbegrenzung erreichen. Bei Durchführung der oben angegebenen Maßnahmen läßt sich für diesen überstehenden Rand z.B. eine passende Abmessung b in der Größe von 0,02 bis 0,1/um erzielen. Die Abmessung der Dicke des Bereiches 9, 19 liegt zwischen 0,01 bis.. 0,1 /um.

Für die Abmessung c, die ein Maß für einen Durchlaßquerschnitt ist, sind Werte von 1 bis 5/um am vorteilhaftesten.

Die angegebene Dotierung der Bereiche 9» 19 in bezug auf diejenige des Halbleiterkörpers 1 ist so hoch, daß bei elektrischen Spannungen zwischen der Gate-Elektrode und dem Bereich 9» 19 bzw. dem Source-Gebiet 4, 14 in der Größe bis zu maximal 20-60 Y keine Ausräumung der Majoritätsträger der Bereiche 9, 19, insbesondere in demjenigen räumlichen Randbereich, der durch b kenntlich gemacht ist, eintritt. Dies ist gleichbedeutend damit, daß selbst bei maximaler wie angegebener elektrischer Spannung dieser Randbereich eine gegenüber seiner Umgebung noch erheblich höhere elektrische Leitfähigkeit aufweist und zudem auch der PN-Übergang zum Source-Gebiet 4, 14 hinüber aufrechterhalten bleibt.

Der überstehende Rand b ist bei der Erfindung so bemessen, daß bei der maximal vorgesehenen Gate-Spannung (zv/ischen der Gate-Elektrode 3 und Source 4, 14) eine wirksame Abschnürung des Ladungsträger-Driftweges 8, d.h. des eigentlichen Kanals des Feldeffekttransistors, erreicht ist.

" Ein wie in Fig.1 als bevorzugte Ausführungsform dargestellter und entsprechend den voranstehenden Werten bemessener erfindungsgemäßer Feldeffekttransistor läßt sich mit den nachfolgend angegebenen elektrischen Spannungen bzv/. Potential betreiben.

Spannung Source-Drain bis 100 YoIt
Spannung Gate-Source bis 10 YoIt

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Nachfolgend wird der Vollständigkeit halber anhand der Fig. 2 bis die Technologie bevorzugter Herstellungsverfahren für einen erfindungsgemäßen Feldeffekttransistor, wie er beispielsweise in Fig.1 dargestellt ist, beschrieben. Auf einem Halbleitersubstrat-Körper aus beispielsweise N⁺-Silizium (dieser bildet dann auch das oben angegebene Drain-Gebiet 6) wird epitaktisch eine schwach N-leitende Siliziumschicht 1 vorzugsweise epitaktisch aufgebracht. In einem abgegrenzten Bereich wird die Gate-Isolationsschicht 2 durch Aufdampfen oder durch thermische Oxidation erzeugt. Darauf wird eine Aluminiumschicht 3 aufgebracht. Darüber wird dann anschließend pyrolitliisch abgeschiedenes SiIiziumdioxid aufgebracht und dieses Siliziumdioxid nach einem fotolithografischen Prozeß unter Verwendung einer Fotolackschicht 21 zu einer aus Fig.2 ersichtlichen Struktur 22 mit seitlichen Maskierungsbegrenzungen naßchemisch geätzt. Dieses Fig.2 zeigt bereits ein Zwischenstadium eines wie hier zu beschreibenden Herstellungsverfahrens. Die pyrolithische Siliziumdioxidschicht hat eine Dicke von etwa 0,5 /um. Die Aluminiumschicht 3 hat eine Dicke von etwa 0,1 /um und die Gate-Isolationsschicht 2 eine Dicke von 0,06/um. Unter Verwendung der Fotolackschicht 21 bzw. ihrer Struktur 22 als Maske wird die Aluminiumschicht 3 bis auf ihre als Gate-Elektrode vorgesehene Abmessung mittels Ionenstrahlätzen entfernt, so daß sich die in Fig.2 gezeigte Struktur für diese Schicht 3 ergibt.

In Fig.3 sind die Verfahrensschritte der Ionenimplantation mit Phosphor und Bor angedeutet. Aus dieser Fig.3 ist ersichtlich, in welcher Weise die Aluminiumschicht 3 und die pyrolithisch erzeugte Siliziumdioxidschicht 2 maskierend wirken. Die nach rechts oben gerichtete Schraffierung deutet die Implantationsbereiche an, zu denen die Gebiete 4, 14 gehören. Die nach links oben schraffierten Bereiche,dazu gehören die Bereiche 9, 19, deuten die Implantationsbereiche für die Bor-Implantation B an. Bei diesem hier dargestellten Herstellungsverfahren läßt sich der erfindungswesentliche überstehende Rand b auch ohne Ausnutzung der seitlichen Verbreiterung des Implantationsbereiches herstellen, da die Aluminiumschicht 3 speziell bei den oben angegebenen

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Implantationsbedingungen aufgrund ihrer geringen Dicke für die vergleichsweise zur Phosphor-Implantation v.'esentlich tiefer reichende Bor-Implantation keine entscheidende Abschirmungswirkung mehr hat. Aus Fig.3 ist zu erkennen, daß sie eine mit Fig.1 übereinstimmende Struktur für den Feldeffekttransistor ergibt.

Zur Fertigstellung bedarf es im wesentlichen nur noch der Entfernung der pyrolithischen Siliziumdioxidschicht 22. Die weiteren Maßnahmen zur endgültigen Fertigstellung, wie z.B. die Anbringung . von Kontakten an die einzelnen Halbleitergebiete, sind üblicher Art.

Es wird noch ein weiteres bevorzugtes Herstellungsverfahren anhand der Fig.4 erläutert, in der mit den vorangehenden Figuren übereinstimmende Einzelheiten mit den bereits erläuterten Bezugszeichen versehen sind. Mt 31 ist eine Hilfsschicht aus Aluminium bezeichnet, die aus einer zunächst durchgehend aufgebrachten Aluminiumschicht durch seitliche Begrenzung bzw. Maskierung, z.B. durch Ätzen, erzeugt worden ist. Mit wie bereits voranstehend beschriebenen Implantationen mit Phosphor und Bor lassen sich die wie in Fig.3 schraffiert dargestellten Implantationsgebiete infolge abdeckender Wirkung der Aluminiumhilfsschicht 31 erzeugen. Hier ist für den Rand mit der Breite b die bereits oben erwähnte seitliche Ausbreitung des tiefer liegenden Implantationsbereiches ausgenutzt. Die in Fig.4 horizontale Breitenabmessung der AIuminiumhilfsschicht 31 ist so bemessen, daß sich im Ergebnis ein nicht-implantierter Bereich mit der Abmessung c ergibt, wobei diesbezüglich auch auf die Darstellung der Fig.1 hingewiesen wird. Die Hilfsschicht 31 wird nach durchgeführter Implanation entfernt und durch die in Fig.1 mit 3 bezeichnete Gate-Elektrode ersetzt. Außerdem werden auch in an sich bekannter Weise die Anschlüsse 5» 15 und 7 angebracht.

Vorzugsweise ist eine Temperung bei z.B. etwa 900 C nach Durchführung der Implantationen vorgesehen, durch die die Implantationen aktiviert v/erden.

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Ein wie erfindungsgemäßer Transistor kann ohne Schwierigkeiten mit einer Breite von 2 ,um. für die Gate-Elektrode 3 hergestellt v/erden. In integrierter Technik kann bis zu einer Abmessung von 4 /um für den Abstand zwischen benachbarten Gate-Elektroden 3 verschiedener benachbarter Transistoren herabgegangen werden.

Es läßt sich damit eine hohe Packungsdichte von 25/um pro Transistor erzielen.

Die Fig.5 zeigt in schematischer Ansicht eine unter die Erfindung fallende Ausführungsform eines Feldeffekttransistors, bei dem — im Gegensatz zur Darstellung nach Fig.1 — sich das lediglich funktionell mit dem Drain-Gebiet 6 zu vergleichende Drain-Gebiet 62 auf derselben Oberflächenseite des Halbleiterkörpers 61 befindet. Diese Ausführungsform nach Fig.5 ist insbesondere für solche Anwendungen von Interesse, bei denen es darauf ankommt, daß das Source- und das Drain-Gebiet mit Drain-Anschluß 63 von einer einzigen Seite her zugänglich sind. Der bei der Ausführungsform nach Fig.5 auftretende, mit dem Driftweg 8 der Fig.1 vergleichbare Ladungsträger-Driftv/eg ist in Fig.5 mit 81 bezeichnet. Erfindungswesentlich ist auch für diese Ausführungsform nach Fig.5, daß die mit a und b bezeichneten Bemessungen, d.h. des mit b kenntlich gemachten überstehenden Randes und des Abstandes a desselben von der Halbleiteroberfläche, d.h. von der Grenzfläche zwischen dem Halbleiterkörper 61 und der Isolationsschicht 2, wie oben für a = etwa 1 bis 5 mal der Dicke d der Isolationsschicht 2 und b = etwa das 1 bis 10-fache der Dicke d sind, wobei nebenbei b:a etwa =1:1 bis 10:1 ist.

Das Herstellungsverfahren für einen wie in Fig.5 gezeigten Transistor ist im wesentlichen gleich denjenigen Herstellungsverfahren, die oben beschrieben sind, und es gelten auch hier die oben gegebenen Bemessungen für bevorzugte Realisierungen.

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Fig.6 zeigt eine zur Ausführungsform nach Fig.1 alternative Ausführungsform eines erfindungsgemäßen Transistors. Diese Ausführungsform nach Fig.6 eignet sich insbesondere für solche Fälle elektronischer Schaltung, in' denen die Gate-Elektrode und das Source-Gebiet des Feldeffekttransistors elektrisch miteinander verbunden sind. Diese elektronischen Schaltungen treten z.B. in Invert em und in Flip-Flop-Schaltungen auf, in denen als Lastwiderstand ein Feldeffekttransistor verwendet wird.

Mit Fig.1 übereinstimmende Einzelheiten der Ausführungsform nach Fig.6 haben die'gleichen Bezugszeichen. Mit 71 ist das mit dem Source-Gebiet -4, 14 vergleichbare Source-Gebiet der Ausführungsform nach Fig.6 bezeichnet. Dieses Source-Gebiet 71. kann z.B. eine rotationssymmetrische Form haben. Es kann für 71 aber auch eine Streifenform vorgesehen sein. Mit 79 ist der mit dem Bereich 9, 19 vergleichbare Bereich der hierzu beschreibenden Ausführungsform bezeichnet. Die flächenmäßige Ausdehnung dieses Bereiches 79 ist an die Form des Source-Gebietes 71 angeglichen. Dabei ist auch bei dieser Ausführungsform nach Fig.6 der erfindungswesentliche mit b kenntlich gemachte, über die Ausdehnung des Source-Bereiches 71 hinausragende Rand vorgesehen. Dieser überstehende Rand b hat von der Oberfläche des Halbleiterkörpers 1 einen Abstand" a, der erfindungsgemäß wiederum mit dem Abstand a der Ausführungsform nach Fig.1 übereinstimmt. Mit 82 ist der (Drift-) Weg der Ladungsträger zwischen Source-Gebiet 71 und dem Drain-Gebiet 6 angedeutet.

Auch bei der Ausführungsform nach Fig.6 ist der aufgrund der Erfindung erreichbare kurze Kanal, insbesondere mit der schon oben ausführlich erläuterten Bemessung der Abmessungen a und b, realisiert.. Hierzu steht die Gate-Elektrode 3, wie auch aus Fig.6 ersichtlich, lateral über den seitlichen Rand des Source-Gebietes 71 hinaus, damit die Steuerung in dem mit den Pfeilen a in Fig.6 kenntlich gemachten Raum auch tatsächlich eintritt.

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Mit 103 ist ein elektrischer Kontakt zwischen der Gate-Elektrode 3 und dem Source-Gebiet 71 "bezeichnet. Der Bereich 79 ist im Regelfall an einer passenden Stelle des Halbleiterkörpers 1 elektrisch zur Oberfläche desselben geführt, um diesen Bereich 79 elektrisch bzw. elektronisch anzuschließen, was z.B. für die Verwendung des erfindungsgemäßen Transistors als wie oben beschriebener Lastwiderstand in Betracht kommt.

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Leerseite

Claims

Patentansprüche

Feldeffekttransistor mit MIS-Gate-Anordnung und mit Source- und Drain-Gebiet in einem Halbleiterkörper, in dem sich zusätzlich von der Oberfläche des Halbleiterkörpers her gesehen unterhalb des Source-Gebietes ein elektrisch leitender Bereich befindet, dessen Leitungstyp entgegengesetzt und/oder dessen elektrische Leitfähigkeit höher als in dem diesen Bereich umgebenden Gebiet des Halbleiterkörpers ist, gekennzei chn e t dadurch , daß dieser Bereich (9, 19) im Bereich der steuerbaren Feldeinv/irkung der Gate-Anordnung (2, 3) von dieser bzw. von der Grenzfläche zwischen dem Halbleiterkörper (1 )' und der" Gate-Isolationsschicht (2) einen Abstand (a) hat und dort durch einen um ein Maß (b) gegenüber dem Source-Gebiet (4, 14) lateral überstehenden Rand begrenzt ist, wobei dieses Maß (b) etwa das 1 bis 10-fache der Dicke (d) der Gate-Isolationsschicht (2) beträgt, und der Abstand (a) etwa das 1 bis 5-fache der Dicke (d) hat, wobei nebenbei b:a etwa =1:1 bis 10:1 ist, daß das Source-Gebiet (4, 14), soweit es sich lateral erstreckt, -diesen Abstand (a) in Richtung senkrecht von der. Oberfläche gesehen, . im wesentlichen einnimmt, und daß das Source-Gebiet (4, 14) und der Bereich (9, 19) zueinander entgegengesetzten Leitungstyp aufweisen, wobei der Dotierungsgrad des Bereiches (9, 19) derart hoch gewählt ist, daß bei maximal vorgesehener elektrischer Betriebsspannung zwischen der Gate-Elektrode (3) und dem Source-Gebiet (4, 14) der Bereich (9, 19) bezüglich seiner Majoritäts-Ladungsträger nicht ausgeräumt ist.
2. Feldeffekttransistor nach Anspruch 1, gekennzeichnet dadurch, daß für-das Source-Gebiet (4, 14) und den Bereich (9» 19) eine rotationssymmetrische Anordnung vorgesehen ist (Fig.1), bei der das zugehörige Drain-Gebiet (6) sich von der Oberfläche des Halbleiterkörpers und von dem Source-Gebiet (4, 14) her gesehen hinter dem Bereich (9, 19) befindet.

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' I-
3. Feldeffelcttransistor nach Anspruch 1, gekennzeichnet dadurch, daß das Source-Gebiet in Form zweier sich gegenüberstehender Streifen (4, 14) mit dazwischen angeordneter Gate-x\nordnung (2, 3) ausgebildet ist (Fig.1).
4. Feldeffekttransistor nach Anspruch 1, gekennzeichnet dadurch, daß sich das Source-Gebiet (4) und das Drain-Gebiet (62) nahe ein und derselben Oberfläche des Halbleiterkörpers (61) befinden (Fig.5).
5. Feldeffekttransistor nach Anspruch 1 oder 2, gekennzeichnet dadurch, daß sich das Source-Gebiet (71) in seiner flächenmäßigen Ausdehnung unter- (oder ober-)halb der flächenmäßigen Ausdehnung der Gate-Anordnung (2,3) befindet, und daß sich der Bereich (79) in seiner flächenmäßigen Ausdehnung derart unter- (oder ober-)halb des Source-Gebietes (71) und der Gate-Anordnung (2, 3) befindet, daß sich das Source-Gebiet (71) zwischen der Gate-Anordnung (2, 3) und dem Bereich (79) befindet, und die Abmessungen (a) und (b) für den äußeren Rand des Bereiches (79) eingehalten sind.

YPA 75 E 7199/75 E 7214? 0 9 839/0188