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KR100970097B1 - 정전 방전 소자를 구비한 반도체 소자의 제조방법 - Google Patents

정전 방전 소자를 구비한 반도체 소자의 제조방법 Download PDF

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KR100970097B1
KR100970097B1 KR1020030027009A KR20030027009A KR100970097B1 KR 100970097 B1 KR100970097 B1 KR 100970097B1 KR 1020030027009 A KR1020030027009 A KR 1020030027009A KR 20030027009 A KR20030027009 A KR 20030027009A KR 100970097 B1 KR100970097 B1 KR 100970097B1
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Abstract

접합 누설전류가 발생하는 것을 방지하기에 알맞은 정전 방전 소자를 구비한 반도체 소자의 제조방법을 제공하기 위한 것으로, 이와 같은 기술적 과제를 달성하기 위한 본 발명의 정전 방전 소자를 구비한 반도체 소자의 제조방법은 일반 소자영역과 정전 방전 소자영역이 정의된 기판의 각 영역에 게이트절연막과 게이트전극을 적층 형성하는 단계; 상기 각 게이트전극 양측의 상기 기판에 소오스/드레인영역을 형성하는 단계; 이온주입 마스크를 이용하여 상기 정전 방전 소자영역의 상기 드레인영역 하부에만 제 1 도전형 불순물영역을 형성하는 단계; 상기 정전 방전 소자영역의 상기 제 1 도전형 불순물영역 하부에만 제 2 도전형 불순물영역을 형성하는 단계; 상기 각 영역의 소오스/드레인영역에 선택적으로 실리사이드층을 형성하는 단계를 포함하는데 그 특징이 있다.
ESD, 전류 누설, 드레인영역, N+, P-

Description

정전 방전 소자를 구비한 반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE HAVING ELECTRO STATIC DISCHARGE DEVICE}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 정전 방전 소자를 구비한 반도체 소자의 제조방법을 나타낸 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체기판 12 : 소자격리막
13 : 제 1 도전형 웰영역 14 : 게이트절연막
15a, 15b : 게이트전극 16a, 16b : 소오스영역
17a, 17b : 드레인영역 18 : 감광막
19 : 제 2 도전형(N+) 불순물영역 20 : 제 1 도전형(P-) 불순물영역
21 : 실리사이드층
본 발명은 정전 방전 소자의 제조방법에 관한 것으로, 특히 접합 누설 전류 가 발생하는 것을 방지할 수 있는 정전 방전 소자를 구비한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자는 웨이퍼 상태에서 다수개가 함께 제작된 후에 칩으로 절단되어 패키지된 후 사용되는데, 웨이퍼 상태나 패키지 상태에서 제조 공정중이나 운반 중에 인체에 의해 발생되는 ESD(Electro Static Discharge)가 인가되면 순간전압 4000V 이상의 고전압이 인가되어 소자를 파괴한다.
상기와 같은 내부회로 손상은 ESD(Electro Static Discharge) 인가시 입력패드를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(joule) 열에 기인한다. 즉, 이러한 주울열에 의해 발생하는 접합 스파이킹(junction spiking)과 산화막 파열(rupture) 현상 등 때문에 상기와 같은 내부회로의 손상이 발생된다.
이를 해결하기 위해 정전기 방전 때 주입된 전하가 내부회로를 통해 빠져나가기 전에 입력패드에 주입된 전하를 곧바로 전원공급 단자쪽으로 방전시킬 수 있는 정전기 방전 보호회로를 삽입하여 정전기 방전으로 인한 반도체 소자의 손상을 방지한다.
한편, ESD 보호장치는 입력패드와 내부회로 사이에서 ESD 인가시 대부분의 전류를 소모하는 필드 트랜지스터와, 내부회로의 게이트 절연막을 보호하기 위한 게이트 그라운드 NMOS 트랜지스터와, 상기 NMOS트랜지스터로의 과도한 전류 유입을 방지하는 저항을 구비한 회로로 구성된다.
상기 ESD 보호용 필드 트랜지스터는 P웰을 구비한 반도체 기판상에 형성되어 있는 소자 격리막의 일측 및 타측 반도체 기판에 필드 트랜지스터의 소오스/드레인 영역이 되는 N+ 불순물 확산영역이 형성되어 있으며, 도면에는 도시되지 않았지만 상기 일측의 N+ 불순물 확산영역은 입력 핀과 연결되고, 타측의 N+ 불순물 확산영역은 VSS와 연결되어 있다.
이러한 ESD 보호장치는 ESD 인가시 보호소자 자체가 파괴되는데, 그 중에서도 필드 트랜지스터의 드레인 영역이 주로 손상된다. 이는 드레인 영역이 입력핀과 집적 연결되어 있기 때문이다.
그리고, 종래의 정전 방전 소자는 그 특성을 향상시키기 위해서 제너 브레이크다운(Zener Breakdown)을 형성하기 위하여 일측의 N+ 불순물 확산영역 아래에 P- 이온을 주입하여 P- 불순물 확산영역을 형성한다.
이와 같이 P- 이온을 주입함에 의해 N+ 불순물 확산영역 아래의 P웰의 도핑 농도가 높아져 접합의 경계가 표면쪽으로 이동하여 N+ 접합이 Non-ESD 소자(일반 소자)의 접합 깊이보다 낮아져서 후속 실리사이드 공정시 접합 누설전류를 유발하는 문제가 발생된다.
특히, 서브-미크론(Sub-micron)으로 갈 수록 게이트산화막의 두께가 얇아져서 접합 브레이크다운(Junction Breakdown) 전압의 큰 폭 감속가 더욱 절실히 요구된다. 이를 위해서는 P- 이온의 도핑 농도의 증가가 필요하다. 그러나, 종래 기술에서는 접합 누설전류의 우려로 인해 P- 이온의 도핑 농도를 높이는데 한계가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, P- 이온의 도핑 농도를 충분히 높일뿐만아니라 접합 누설전류가 발생하는 것을 방지하기에 알맞은 정전 방전 소자를 구비한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 일반 소자영역과 정전 방전 소자영역이 정의된 기판의 각 영역에 게이트절연막과 게이트전극을 적층 형성하는 단계; 상기 각 게이트전극 양측의 상기 기판에 소오스/드레인영역을 형성하는 단계; 이온주입 마스크를 이용하여 상기 정전 방전 소자영역의 상기 드레인영역 하부에만 제 1 도전형 불순물영역을 형성하는 단계; 상기 정전 방전 소자영역의 상기 제 1 도전형 불순물영역 하부에만 제 2 도전형 불순물영역을 형성하는 단계; 상기 각 영역의 소오스/드레인영역에 선택적으로 실리사이드층을 형성하는 단계를 포함함을 특징으로 하는 정전 방전 소자를 구비한 반도체 소자의 제조방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예에 따른정전 방전 소자를 구비한 반도체 소자의 제조방법을 소개하기로 한다.
본 발명에 따른 정전 방전 소자를 구비한 반도체 소자의 제조방법은 도 1a에 도시한 바와 같이, 활성영역과 격리영역이 정의된 반도체기판(11)의 격리영역에 소자격리막(12)을 형성한다. 이후에 활성영역에 제 1 도전형(P형) 웰(13)을 형성한다.
다음에 일반소자 영역과 정전 방전(ESD) 소자 영역의 활성영역에 일방향으로 각각 게이트절연막(14a, 14b)과 게이트 전극(15a, 15b)을 적층 형성한다. 이때 게이트절연막(14a, 14b)은 대략 10~200Å의 두께를 갖도록 형성한다.
이하, 일반소자영역은 제 1 영역, 정전 방전(ESD) 소자 영역은 제 2 영역이라 명칭한다.
그리고 제 1, 제 2 영역의 상기 게이트 전극(15a, 15b) 양측의 반도체 기판(11)에 1차로 고농도의 제 2 도전형 이온(N+)을 주입하여 소오스 영역(16a, 16b) 및 드레인 영역(17a, 17b)을 각각 형성한다. 이때 고농도의 제 2 도전형 이온(N+)은 1E15 ~ 5E16 ions/㎠의 도즈량을 갖도록 주입하고, 이온 주입 에너지는 20KeV ~ 80KeV가 되도록 진행한다.
이후에 각 게이트 전극(15a, 15b)의 양측면에 측벽스페이서를 형성한다.
이어, 도 1b에 도시한 바와 같이 반도체기판(11)의 전면에 감광막(18)을 도포하고, 노광 및 현상공정으로 제 2 영역의 드레인영역(17b)이 오픈되도록 감광막(18)을 패터닝한다.
이때 오픈되는 영역은 일반소자인 트랜지스터의 특성에 영향을 주지 않도록 하기 위해서 게이트전극으로 부터 충분하게 이격시킨다. 예를 들어 접합 깊이의 0.7 ~ 2배 정도 되도록 이격시킨다.
이어, 도 1c에 도시한 바와 같이 제 2 영역의 드레인영역(17b)의 접합 깊이를 깊게 하기 위해서, 패터닝된 감광막(18)을 마스크로 제 2 영역의 드레인영역(17b) 하부에 2차로 고농도의 제 2 도전형 이온(N+)을 주입하여 제 2 도전형 불순물영역(N+ 불순물영역)(19)을 형성한다. 이때 고농도의 제 2 도전형 이온(N+)은 1E15 ~ 5E16 ions/㎠의 도즈량을 갖도록 주입하고, 이온 주입 에너지는 50KeV ~ 200KeV가 되도록 진행한다.
다음에 상기 패터닝된 감광막(18)을 마스크로 제너 다이오드 형성을 위해 제 2 도전형 불순물영역(19)의 하부에 저농도의 제 1 도전형 이온(P-)을 주입하여 제 1 도전형 불순물영역(P- 불순물영역)(20)을 형성한다. 이후에 감광막(18)을 제거한다. 이때 저농도의 제 1 도전형 이온(P-)은 1E13 ~ 1E15 ions/㎠의 도즈량을 갖도록 주입하고, 이온 주입 에너지는 50KeV ~ 200KeV가 되도록 진행한다.
상기와 같이 제 2 영역의 드레인영역(17b) 하부에만 제 2 도전형 불순물영역(N+ 불순물영역)(19)을 더 형성하므로써, 제 1 도전형 불순물영역(20)의 P-이온 주입 농도를 증가시킬 수 있는 범위를 확대할 수 있고, 이에 의해서 접합 누설전류가 발생하는 것을 방지할 수 있다.
이어, 도 1d에 도시한 바와 같이 제 1, 제 2 영역의 소오스 영역(16a, 16b) 및 드레인 영역(17a, 17b)상에 선택적으로 실리사이드층(21)을 형성한다.
이때 실리사이드층(21)은 게이트전극(15a,15b)상부에 마스크를 형성한 후 전면에 금속층을 증착한 후 열처리하여 형성한 후 반응하지 않은 금속층을 제거하여 형성할 수도 있고, 게이트전극(15a,15b) 표면을 제외한 소오스 영역(16a, 16b) 및 드레인 영역(17a, 17b)상에만 형성되게 스퍼터 증착하여 형성할 수도 있다.
이후에 도면에는 도시되지 않았지만, 반도체기판(11)의 전면에 절연막을 증착하고, 각 소오스/드레인영역이 오픈되도록 절연막을 식각하여 콘택홀을 형성한 후, 콘택홀 및 이에 인접한 절연막상에 전극 인가를 위한 금속층을 형성하는 공정을 더 진행한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 발명의 정전 방전 소자를 구비한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
정전 방전 소자 영역의 드레인영역 하부에만 선택적으로 제 2 도전형 불순물영역(N+ 불순물영역)을 더 형성하므로써, 제 1 도전형 불순물영역의 P-이온 주입 농도를 증가시킬 수 있는 범위를 확대할 수 있고, 이에 의해서 접합 누설전류가 발생하는 것을 방지할 수 있다.

Claims (7)

  1. 일반 소자영역과 정전 방전 소자영역이 정의된 기판의 각 영역에 게이트절연막과 게이트전극을 적층 형성하는 단계;
    상기 각 게이트전극 양측의 상기 기판에 소오스/드레인영역을 형성하는 단계;
    이온주입 마스크를 이용하여 상기 정전 방전 소자영역의 상기 드레인영역 하부에만 제 1 도전형 불순물영역을 형성하는 단계;
    상기 정전 방전 소자영역의 상기 제 1 도전형 불순물영역 하부에만 제 2 도전형 불순물영역을 형성하는 단계;
    상기 각 영역의 소오스/드레인영역에 선택적으로 실리사이드층을 형성하는 단계를 포함함을 특징으로 하는 정전 방전 소자를 구비한 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전형 불순물영역은 N+ 불순물영역인 것을 특징으로 하는 정전 방전 소자를 구비한 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 2 도전형 불순물영역은 P- 불순물영역인 것을 특징으로 하는 정전 방전 소자를 구비한 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 소오스/드레인영역은 제 1 도전형 이온을 1E15 ~ 5E16 ions/㎠의 도즈량을 갖도록 주입하고, 이온 주입 에너지는 20KeV ~ 80KeV가 되도록 형성하는 것을 특징으로 하는 정전 방전 소자를 구비한 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 1 도전형 불순물영역은 제 1 도전형 이온을 1E15 ~ 5E16 ions/㎠의 도즈량을 갖도록 주입하고, 이온 주입 에너지는 50KeV ~ 200KeV가 되도록 형성하는 것을 특징으로 하는 정전 방전 소자를 구비한 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 2 도전형 불순물영역은 제 2 도전형 이온을 1E13 ~ 1E15 ions/㎠의 도즈량을 갖도록 주입하고, 이온 주입 에너지는 20KeV ~ 200KeV가 되도록 형성하는 것을 특징으로 하는 정전 방전 소자를 구비한 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 이온 주입 마스크는 상기 정전 방전 소자영역의 상기 게이트전극으로 부터 접합 깊이의 0.7 ~ 2배가 되는 부분이 오픈된 것을 사용함을 특징으로 하는 정전 방전 소자를 구비한 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20000027621A (ko) * 1998-10-28 2000-05-15 김영환 정전기 보호회로를 구비한 반도체 장치의 제조방법

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