JP3364559B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3364559B2 JP3364559B2 JP26309695A JP26309695A JP3364559B2 JP 3364559 B2 JP3364559 B2 JP 3364559B2 JP 26309695 A JP26309695 A JP 26309695A JP 26309695 A JP26309695 A JP 26309695A JP 3364559 B2 JP3364559 B2 JP 3364559B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- region
- regions
- soi
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000002955 isolation Methods 0.000 claims description 38
- 108091006146 Channels Proteins 0.000 description 55
- 230000000694 effects Effects 0.000 description 16
- 239000000758 substrate Substances 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- -1 oxygen ions Chemical class 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 241000406668 Loxodonta cyclotis Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 102000003691 T-Type Calcium Channels Human genes 0.000 description 1
- 108090000030 T-Type Calcium Channels Proteins 0.000 description 1
- 241001122767 Theaceae Species 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
Landscapes
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、基板浮遊効果を防止したＳＯＩ−ＭＯＳトラ
ンジスタを備えた半導体装置に関するものである。
し、特に、基板浮遊効果を防止したＳＯＩ−ＭＯＳトラ
ンジスタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】一般に、絶縁層上に形成された半導体層
に設けられたＭＯＳトランジスタは、ＳＯＩ−ＭＯＳ
（Silicon On Insulator-Metal Oxide Semiconductor）
トランジスタと呼ばれている。ＳＯＩ−ＭＯＳトランジ
スタは素子間を絶縁分離しており、しかも基板をも含め
た完全分離が可能であるため、リーク電流が少なく電流
駆動能力が高く、また、短チャネル効果などを抑制する
ことができる。
に設けられたＭＯＳトランジスタは、ＳＯＩ−ＭＯＳ
（Silicon On Insulator-Metal Oxide Semiconductor）
トランジスタと呼ばれている。ＳＯＩ−ＭＯＳトランジ
スタは素子間を絶縁分離しており、しかも基板をも含め
た完全分離が可能であるため、リーク電流が少なく電流
駆動能力が高く、また、短チャネル効果などを抑制する
ことができる。
【０００３】このため、今後クォーターミクロンオーダ
のメモリデバイスやロジック回路のトランジスタの基本
構造として期待されている。その典型的なＳＯＩ−ＭＯ
Ｓトランジスタの構造を図３０に示す。活性領域５上に
形成されたゲート配線１７の両側に位置する１対のｎ+
ソース／ドレイン領域３を備える。また、このｎ+ ソー
ス／ドレイン領域３は、ｎ+ ソース／ドレインコンタク
ト９によって他の素子（図示せず）と接続されている。
以上のような構成を有するトランジスタは微細化に伴い
種々の問題を引起こす。すなわち、チャネル長が１μｍ
を下回るようになると、たとえば、工業調査会刊行の
「半導体研究４０」において、Ｐ１６６〜Ｐ１６７に記
載されているように、ＩD −ＩG 特性に見られる急峻な
電流の立上がり、ＩD −ＶD 特性に見られるキンク現
象、ソース／ドレイン耐圧の低下、Ｉ D −ＶG 特性に見
られるラッチ現象等が生じる。
のメモリデバイスやロジック回路のトランジスタの基本
構造として期待されている。その典型的なＳＯＩ−ＭＯ
Ｓトランジスタの構造を図３０に示す。活性領域５上に
形成されたゲート配線１７の両側に位置する１対のｎ+
ソース／ドレイン領域３を備える。また、このｎ+ ソー
ス／ドレイン領域３は、ｎ+ ソース／ドレインコンタク
ト９によって他の素子（図示せず）と接続されている。
以上のような構成を有するトランジスタは微細化に伴い
種々の問題を引起こす。すなわち、チャネル長が１μｍ
を下回るようになると、たとえば、工業調査会刊行の
「半導体研究４０」において、Ｐ１６６〜Ｐ１６７に記
載されているように、ＩD −ＩG 特性に見られる急峻な
電流の立上がり、ＩD −ＶD 特性に見られるキンク現
象、ソース／ドレイン耐圧の低下、Ｉ D −ＶG 特性に見
られるラッチ現象等が生じる。
【０００４】このため、ＳＯＩ−ＭＯＳトランジスタの
特性が劣化する。このような特性の劣化は基板が浮遊効
果していることによるものであり、寄生バイポーラ効果
と呼ばれる。
特性が劣化する。このような特性の劣化は基板が浮遊効
果していることによるものであり、寄生バイポーラ効果
と呼ばれる。
【０００５】この現象を図３１を用いて説明する。ドレ
イン電圧を増加させると、チャネル方向の電界がドレイ
ン領域３３の近傍で著しく大きくなる。ゲート配線１７
下に位置する実効チャネル領域１１内の電子３０は、こ
の強い電界によって加速３１され、高いエネルギを持っ
た状態となる。この状態の電子は、ドレイン領域３３の
端部近傍においてシリコンの原子と衝突３４し、多量の
電子−正孔対が発生する。衝突電離（インパクトイオン
化）によって発生した電子と正孔のうち、電子３５は、
高いドレイン電界に引き寄せられてドレイン領域３３に
流入し、ドレイン電流の一部となる。一方、正孔７は、
ドレイン電界によって逆に押し戻されて実効チャネル領
域１１下に蓄積される。
イン電圧を増加させると、チャネル方向の電界がドレイ
ン領域３３の近傍で著しく大きくなる。ゲート配線１７
下に位置する実効チャネル領域１１内の電子３０は、こ
の強い電界によって加速３１され、高いエネルギを持っ
た状態となる。この状態の電子は、ドレイン領域３３の
端部近傍においてシリコンの原子と衝突３４し、多量の
電子−正孔対が発生する。衝突電離（インパクトイオン
化）によって発生した電子と正孔のうち、電子３５は、
高いドレイン電界に引き寄せられてドレイン領域３３に
流入し、ドレイン電流の一部となる。一方、正孔７は、
ドレイン電界によって逆に押し戻されて実効チャネル領
域１１下に蓄積される。
【０００６】このようにして、衝突電流によって発生し
た正孔が、実効チャネル領域１１の下部に蓄積すると、
実効チャネル領域１１やソース領域３２近傍の電位が上
昇し、ソース／ドレイン間の電位障壁の高さが低下し
て、ソース領域３２から電子３６の注入を誘う。このた
め、上述した現象を引起こす。
た正孔が、実効チャネル領域１１の下部に蓄積すると、
実効チャネル領域１１やソース領域３２近傍の電位が上
昇し、ソース／ドレイン間の電位障壁の高さが低下し
て、ソース領域３２から電子３６の注入を誘う。このた
め、上述した現象を引起こす。
【０００７】このような、基板浮遊状態による寄生バイ
ポーラ効果を防ぐ直接的な方法の１つとして、チャネル
領域の電位を固定するチャネル電位固定の構造が提示さ
れている。たとえば、Ｊ．Ｃｏｌｉｎｇｅ「Silicon-on
-Insulator Technology 」のＰ１０２〜Ｐ１０４には、
図３２に示すようなゲート配線１７がＨ型を有するＨ型
チャネル電位固定構造や、図３３または図３４に示すよ
うな、ゲート配線１７がＴ型を有するＴ型チャネル電位
固定構造が公開されている。
ポーラ効果を防ぐ直接的な方法の１つとして、チャネル
領域の電位を固定するチャネル電位固定の構造が提示さ
れている。たとえば、Ｊ．Ｃｏｌｉｎｇｅ「Silicon-on
-Insulator Technology 」のＰ１０２〜Ｐ１０４には、
図３２に示すようなゲート配線１７がＨ型を有するＨ型
チャネル電位固定構造や、図３３または図３４に示すよ
うな、ゲート配線１７がＴ型を有するＴ型チャネル電位
固定構造が公開されている。
【０００８】図３２において、活性領域５は第１の配線
１、第２の配線２および第３の配線１４を有するＨ型ゲ
ート配線１７によって、４つの領域に分割される。すな
わち、第１の配線１の両側部側であって、かつ第２の配
線２および第３の配線１４が互いに向かい合う一方の側
部側には、ｎ+ 型ソース／ドレインコンタクト９を有す
るｎ+ 型ソース／ドレイン領域３が位置する。第２の配
線２の他方の側部側と第３の配線１４の他方の側部側に
は、ｐ+ 型チャネル電位固定用領域４が位置する。ゲー
ト配線１７下の領域はすべてｐ型領域である。また、第
１の配線１下は、特に実効チャネル領域１１である。
１、第２の配線２および第３の配線１４を有するＨ型ゲ
ート配線１７によって、４つの領域に分割される。すな
わち、第１の配線１の両側部側であって、かつ第２の配
線２および第３の配線１４が互いに向かい合う一方の側
部側には、ｎ+ 型ソース／ドレインコンタクト９を有す
るｎ+ 型ソース／ドレイン領域３が位置する。第２の配
線２の他方の側部側と第３の配線１４の他方の側部側に
は、ｐ+ 型チャネル電位固定用領域４が位置する。ゲー
ト配線１７下の領域はすべてｐ型領域である。また、第
１の配線１下は、特に実効チャネル領域１１である。
【０００９】また、図３３または３４においては、活性
領域５が第１の配線１および第２の配線２を有するＴ型
ゲート配線１７によって３つの領域に分割される。第１
の配線１の両側部側であって、かつ第２の配線２の一方
の側部側には１対のｎ+ ソース／ドレイン領域３が位置
する。第２の配線２の他方の側部側には、ｐ+ 型チャネ
ル電位固定用領域４が位置する。第１の配線１下は、ｐ
型の実効チャネル領域１１である。
領域５が第１の配線１および第２の配線２を有するＴ型
ゲート配線１７によって３つの領域に分割される。第１
の配線１の両側部側であって、かつ第２の配線２の一方
の側部側には１対のｎ+ ソース／ドレイン領域３が位置
する。第２の配線２の他方の側部側には、ｐ+ 型チャネ
ル電位固定用領域４が位置する。第１の配線１下は、ｐ
型の実効チャネル領域１１である。
【００１０】以上に示すＳＯＩ−ＭＯＳトランジスタの
構造においては、実効チャネル領域１１に流れ込んだ正
孔は、第２の配線２または第３の配線１４下に位置する
ｐ型領域を通って、ｐ+ 型チャネル電位固定用領域４へ
流れ、ｐ+ 型チャネル電位固定用コンタクト１０によっ
て引抜かれる。このため、基板浮遊効果を防ぐことがで
きる。
構造においては、実効チャネル領域１１に流れ込んだ正
孔は、第２の配線２または第３の配線１４下に位置する
ｐ型領域を通って、ｐ+ 型チャネル電位固定用領域４へ
流れ、ｐ+ 型チャネル電位固定用コンタクト１０によっ
て引抜かれる。このため、基板浮遊効果を防ぐことがで
きる。
【００１１】次に、このような構造を有するＳＯＩ−Ｍ
ＯＳトランジスタを複数個接続したトランジスタを考え
る。図３５は、図３２に示すＳＯＩ−ＭＯＳトランジス
タを２個横にシリアルに接続したトランジスタである。
図３５に示すように、２つのトランジスタの第２の配線
２と第３の配線１４とがお互いに接続される。このた
め、２つのトランジスタのゲート電位が同電位になる。
このため、個々のトランジスタの電位を制御することが
できないので一般に使用することができない。また、図
３６に示すようなＳＯＩ−ＭＯＳトランジスタにおいて
も、個々のトランジスタの第２の配線２がお互いに接続
されてゲート電位が同電位となる。このため、使用する
ことができない。
ＯＳトランジスタを複数個接続したトランジスタを考え
る。図３５は、図３２に示すＳＯＩ−ＭＯＳトランジス
タを２個横にシリアルに接続したトランジスタである。
図３５に示すように、２つのトランジスタの第２の配線
２と第３の配線１４とがお互いに接続される。このた
め、２つのトランジスタのゲート電位が同電位になる。
このため、個々のトランジスタの電位を制御することが
できないので一般に使用することができない。また、図
３６に示すようなＳＯＩ−ＭＯＳトランジスタにおいて
も、個々のトランジスタの第２の配線２がお互いに接続
されてゲート電位が同電位となる。このため、使用する
ことができない。
【００１２】また、図３２、３３、３５または３６に示
す構造では、実効チャネル領域１１以外の活性領域上に
第２の配線２または第３の配線１４が形成されている。
これはｐ+ 型チャネル電位固定用領域４を形成する際、
一部マスク材としての役目を果たす。しかし、これらの
配線は、ゲート配線と下地の活性領域５との容量が増大
しトランジスタの処理速度の低下も招く。
す構造では、実効チャネル領域１１以外の活性領域上に
第２の配線２または第３の配線１４が形成されている。
これはｐ+ 型チャネル電位固定用領域４を形成する際、
一部マスク材としての役目を果たす。しかし、これらの
配線は、ゲート配線と下地の活性領域５との容量が増大
しトランジスタの処理速度の低下も招く。
【００１３】一方、図３４に示したＳＯＩ−ＭＯＳトラ
ンジスタを２個シリアル接続すると、図３７に示す構造
を形成することができる。この構成においては、各トラ
ンジスタのゲート配線はお互いに接続されず、また、チ
ャネル電位の固定も個々に行なうことができる。
ンジスタを２個シリアル接続すると、図３７に示す構造
を形成することができる。この構成においては、各トラ
ンジスタのゲート配線はお互いに接続されず、また、チ
ャネル電位の固定も個々に行なうことができる。
【００１４】ところが、図３４に示すＳＯＩ−ＭＯＳト
ランジスタには、製造工程における問題点を含んでい
る。すなわち、ゲート配線を形成する際にマスクずれが
発生すると、図３８に示すように、第２の配線２の一端
部が活性領域５内に入って形成されることがある（図中
Ｂで示す）。第１の配線１および第２の配線２は、チャ
ネル電位固定のためのｐ+ 型チャネル電位固定用領域４
を形成する際に、イオン注入のマスクとしての役割を持
つ。このため、図３８に示すようにゲート配線が形成さ
れると、イオン注入時にｐ+ 型イオンが、ｎ+ 型ソース
／ドレイン領域３の一部にも注入されることになる。し
たがって、ｎ+ ソース／ドレイン領域３とｐ+ 型チャネ
ル電位固定用領域４との耐圧が取れなくなり、トランジ
スタとして使用できなくなる。なお、図３８において、
パターンの角部は露光時に回折現象により、実際には曲
線となっていることを示す。
ランジスタには、製造工程における問題点を含んでい
る。すなわち、ゲート配線を形成する際にマスクずれが
発生すると、図３８に示すように、第２の配線２の一端
部が活性領域５内に入って形成されることがある（図中
Ｂで示す）。第１の配線１および第２の配線２は、チャ
ネル電位固定のためのｐ+ 型チャネル電位固定用領域４
を形成する際に、イオン注入のマスクとしての役割を持
つ。このため、図３８に示すようにゲート配線が形成さ
れると、イオン注入時にｐ+ 型イオンが、ｎ+ 型ソース
／ドレイン領域３の一部にも注入されることになる。し
たがって、ｎ+ ソース／ドレイン領域３とｐ+ 型チャネ
ル電位固定用領域４との耐圧が取れなくなり、トランジ
スタとして使用できなくなる。なお、図３８において、
パターンの角部は露光時に回折現象により、実際には曲
線となっていることを示す。
【００１５】さらに、ｎ+ 型ソース／ドレイン領域３に
形成されたｎ+ 型ソース／ドレインコンタクト９はデバ
イスの微細化に伴い、その面積が減少する。このため、
コンタクトの抵抗が増大し、トランジスタの電気的特性
が悪化する。
形成されたｎ+ 型ソース／ドレインコンタクト９はデバ
イスの微細化に伴い、その面積が減少する。このため、
コンタクトの抵抗が増大し、トランジスタの電気的特性
が悪化する。
【００１６】
【発明が解決しようとする課題】以上説明したように、
従来のＳＯＩ−ＭＯＳトランジスタにおいては、基板浮
遊効果による寄生バイポーラ効果を防止するため、図３
２〜３４に示すように、チャネル電位固定用領域を備え
た構造が考えられていた。しかし、このような構造で
は、複数のＳＯＩ−ＭＯＳトランジスタを接続する場
合、各トランジスタのゲート配線がお互いに接続され
る。このため個々のトランジスタのゲート電位を制御す
ることができず一般に使用することができなかった。
従来のＳＯＩ−ＭＯＳトランジスタにおいては、基板浮
遊効果による寄生バイポーラ効果を防止するため、図３
２〜３４に示すように、チャネル電位固定用領域を備え
た構造が考えられていた。しかし、このような構造で
は、複数のＳＯＩ−ＭＯＳトランジスタを接続する場
合、各トランジスタのゲート配線がお互いに接続され
る。このため個々のトランジスタのゲート電位を制御す
ることができず一般に使用することができなかった。
【００１７】また、各トランジスタのゲート電位が制御
できるような、図３７に示す構造を採用しても、ゲート
配線形成時のマスクずれに伴う問題があった。すなわ
ち、図３９に示すように、ｎ+ 型ソース／ドレイン領域
３とｐ+ 型チャネル電位固定用領域４とが電気的に接続
される。このため、トランジスタとして機能しないとい
う問題が生じた。
できるような、図３７に示す構造を採用しても、ゲート
配線形成時のマスクずれに伴う問題があった。すなわ
ち、図３９に示すように、ｎ+ 型ソース／ドレイン領域
３とｐ+ 型チャネル電位固定用領域４とが電気的に接続
される。このため、トランジスタとして機能しないとい
う問題が生じた。
【００１８】さらに、ｐ+ 型チャネル電位固定用領域４
を付加するために、図３２、３３に示すように、第２の
配線２または第３の配線１４を形成する必要があった。
このため、ゲート配線と活性領域とのいわゆるゲート容
量が増大し、処理速度が低下する問題があった。
を付加するために、図３２、３３に示すように、第２の
配線２または第３の配線１４を形成する必要があった。
このため、ゲート配線と活性領域とのいわゆるゲート容
量が増大し、処理速度が低下する問題があった。
【００１９】さらにまた、デバイスの微細化に伴い、た
とえば図３２または３３において、ｎ+ 型ソース／ドレ
イン領域３に接続されるｎ+ 型ソース／ドレインコンタ
クト９のコンタクトサイズが小さくなる。このため、接
触面積が減少し、コンタクト抵抗が増大して電気的特性
が悪化するという問題もあった。
とえば図３２または３３において、ｎ+ 型ソース／ドレ
イン領域３に接続されるｎ+ 型ソース／ドレインコンタ
クト９のコンタクトサイズが小さくなる。このため、接
触面積が減少し、コンタクト抵抗が増大して電気的特性
が悪化するという問題もあった。
【００２０】本発明は、ＳＯＩ−ＭＯＳトランジスタを
複数接続することができ、かつ、個々のトランジスタが
動作できる構造と、たとえゲート配線のずれがおきて
も、トランジスタの動作に影響を与えない構造を与える
とともに、ゲート容量の低減やコンタクト抵抗の低減を
行ない、電気的特性の向上を図ることができるＳＯＩ−
ＭＯＳトランジスタを備えた半導体装置を得ることを目
的とする。
複数接続することができ、かつ、個々のトランジスタが
動作できる構造と、たとえゲート配線のずれがおきて
も、トランジスタの動作に影響を与えない構造を与える
とともに、ゲート容量の低減やコンタクト抵抗の低減を
行ない、電気的特性の向上を図ることができるＳＯＩ−
ＭＯＳトランジスタを備えた半導体装置を得ることを目
的とする。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の本発明の半導体装置は、絶縁膜上
に形成され、分離領域に囲まれた半導体層からなる活性
領域とゲート配線とを含む。ゲート配線は、活性領域上
にこの活性領域を横切るように形成された第１の配線
と、この第１の配線の一方の側部から分離領域へ向かっ
て延びる第２の配線とを備える。
に、請求項１に記載の本発明の半導体装置は、絶縁膜上
に形成され、分離領域に囲まれた半導体層からなる活性
領域とゲート配線とを含む。ゲート配線は、活性領域上
にこの活性領域を横切るように形成された第１の配線
と、この第１の配線の一方の側部から分離領域へ向かっ
て延びる第２の配線とを備える。
【００２２】また、活性領域は、第１の配線の他方の側
部側に位置する第１の領域と、第１の配線の一方の側部
側において、第２の配線の両側に位置する第２および第
３の領域とを備える。
部側に位置する第１の領域と、第１の配線の一方の側部
側において、第２の配線の両側に位置する第２および第
３の領域とを備える。
【００２３】第１〜第３の領域はそれぞれ、その表面に
他の素子と電気的に接続するためのコンタクトが形成可
能な領域を有する。また、第１および第２の領域は、第
１導電型を有する。一方、第３の領域およびゲート配線
下に位置する領域は第２導電型を有する。さらに、第１
の配線、第１および第２の領域はＳＯＩ−ＭＯＳトラン
ジスタを構成する。
他の素子と電気的に接続するためのコンタクトが形成可
能な領域を有する。また、第１および第２の領域は、第
１導電型を有する。一方、第３の領域およびゲート配線
下に位置する領域は第２導電型を有する。さらに、第１
の配線、第１および第２の領域はＳＯＩ−ＭＯＳトラン
ジスタを構成する。
【００２４】この構成によれば、各領域へコンタクトを
形成することができる。第１の配線下の領域に蓄積され
た正孔が第２導電型領域へ流れ込む。２つの第１導電型
領域のうち少なくとも一方の領域を他方より広く形成す
ることができる。活性領域上を横切る第１の配線と第２
の配線をマスクとして、自己整合的に形成される第２導
電型領域を有することができる。
形成することができる。第１の配線下の領域に蓄積され
た正孔が第２導電型領域へ流れ込む。２つの第１導電型
領域のうち少なくとも一方の領域を他方より広く形成す
ることができる。活性領域上を横切る第１の配線と第２
の配線をマスクとして、自己整合的に形成される第２導
電型領域を有することができる。
【００２５】このため、寄生バイポーラ効果を防止する
ことができる。各領域に形成されたコンタクト抵抗を下
げることができる。ゲート配線の位置ずれに伴う第１導
電型領域と第２導電型領域との接触を防ぐことができ
る。
ことができる。各領域に形成されたコンタクト抵抗を下
げることができる。ゲート配線の位置ずれに伴う第１導
電型領域と第２導電型領域との接触を防ぐことができ
る。
【００２６】したがって、電気的特性に優れた信頼性の
高いＳＯＩ−ＭＯＳトランジスタを備えた半導体装置を
得ることができる。
高いＳＯＩ−ＭＯＳトランジスタを備えた半導体装置を
得ることができる。
【００２７】請求項１の構成において、請求項２に記載
のように、第1の領域と第２の領域とは、第1の配線を挟
んで対向し、第３の領域に対向する第１の配線の他方の
側部は、分離領域上に位置してもよい。
のように、第1の領域と第２の領域とは、第1の配線を挟
んで対向し、第３の領域に対向する第１の配線の他方の
側部は、分離領域上に位置してもよい。
【００２８】そのような場合には、第１の配線とこの配
線下の領域との接触面積が減少する。
線下の領域との接触面積が減少する。
【００２９】このため、ゲート容量が低減する。したが
って、トランジスタの動作速度が向上し、高性能な半導
体装置を得ることができる。
って、トランジスタの動作速度が向上し、高性能な半導
体装置を得ることができる。
【００３０】また、請求項１の構成において、請求項３
に記載のように、分離領域は、第２の配線と第３の領域
との間に位置する領域に延在してもよい。
に記載のように、分離領域は、第２の配線と第３の領域
との間に位置する領域に延在してもよい。
【００３１】そのような場合にも、第１の配線および第
２の配線とこれらの配線下の領域との接触面積が減少す
る。
２の配線とこれらの配線下の領域との接触面積が減少す
る。
【００３２】このため、ゲート容量が低減する。したが
って、トランジスタの動作速度が向上して高性能な半導
体装置を得ることができる。
って、トランジスタの動作速度が向上して高性能な半導
体装置を得ることができる。
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】請求項４に記載の本発明の半導体装置は、
絶縁膜上に形成され、分離領域に囲まれた半導体層から
なる活性領域と、ゲート配線とを含む。
絶縁膜上に形成され、分離領域に囲まれた半導体層から
なる活性領域と、ゲート配線とを含む。
【００４１】ゲート配線は、活性領域上にこの活性領域
を横切るように互いに交差しないように形成された第１
の配線および第２の配線を備える。また第１の配線の一
方の側部から分離領域へ向かって形成された第３の配線
を備える。さらに、第２の配線の一方の側部から分離領
域へ向かって形成された第４の配線を備える。
を横切るように互いに交差しないように形成された第１
の配線および第２の配線を備える。また第１の配線の一
方の側部から分離領域へ向かって形成された第３の配線
を備える。さらに、第２の配線の一方の側部から分離領
域へ向かって形成された第４の配線を備える。
【００４２】活性領域は、第１の配線の他方の側部側お
よび第２の配線の他方の側部側に位置する第１の領域を
備える。また、第１の配線の一方の側部側において、第
３の配線の両側に位置する第２および第３の領域を備え
る。さらに、第２の配線の一方の側部側において、第４
の配線の両側に位置する第４および第５の領域を備え
る。
よび第２の配線の他方の側部側に位置する第１の領域を
備える。また、第１の配線の一方の側部側において、第
３の配線の両側に位置する第２および第３の領域を備え
る。さらに、第２の配線の一方の側部側において、第４
の配線の両側に位置する第４および第５の領域を備え
る。
【００４３】第１〜第５の領域のそれぞれは、その表面
に他の素子と電気的に接続するためのコンタクトが形成
可能な大きさを有する。第１、第２、および第４の領域
は、第１導電型を有する。一方、第３、第５の領域およ
びゲート配線下に位置する領域は第２導電型を有する。
そして、第１、第２の配線、第１、第２および第４の領
域はＳＯＩ−ＭＯＳトランジスタを構成する。
に他の素子と電気的に接続するためのコンタクトが形成
可能な大きさを有する。第１、第２、および第４の領域
は、第１導電型を有する。一方、第３、第５の領域およ
びゲート配線下に位置する領域は第２導電型を有する。
そして、第１、第２の配線、第１、第２および第４の領
域はＳＯＩ−ＭＯＳトランジスタを構成する。
【００４４】この構成によれば、２つのトランジスタの
ゲート配線が互いに接続されることがない。第１の配線
または第２の配線下の領域に蓄積された正孔が第２導電
型領域へ流れ込む。各領域へコンタクトを形成すること
ができる。２つの第１導電型領域のうち一方の領域を他
方より広く形成することができる。活性領域上を横切る
第１〜第４の配線の一部をマスクとして自己整合的に形
成された第２導電型領域を有することができる。
ゲート配線が互いに接続されることがない。第１の配線
または第２の配線下の領域に蓄積された正孔が第２導電
型領域へ流れ込む。各領域へコンタクトを形成すること
ができる。２つの第１導電型領域のうち一方の領域を他
方より広く形成することができる。活性領域上を横切る
第１〜第４の配線の一部をマスクとして自己整合的に形
成された第２導電型領域を有することができる。
【００４５】このため、２つのトランジスタのゲート電
位を個々に制御することができる。しかも、個々のトラ
ンジスタに対し寄生バイポーラ効果を防止することがで
きる。各領域のコンタクト抵抗を下げることができる。
ゲート配線の位置ずれによる第１導電型領域と第２導電
型領域との接触を防ぐことができる。
位を個々に制御することができる。しかも、個々のトラ
ンジスタに対し寄生バイポーラ効果を防止することがで
きる。各領域のコンタクト抵抗を下げることができる。
ゲート配線の位置ずれによる第１導電型領域と第２導電
型領域との接触を防ぐことができる。
【００４６】したがって、２個またはそれ以上のトラン
ジスタをシリアル接続することができる、電気的特性に
優れた信頼性の高いＳＯＩ−ＭＯＳトランジスタを含む
半導体装置を得ることができる。
ジスタをシリアル接続することができる、電気的特性に
優れた信頼性の高いＳＯＩ−ＭＯＳトランジスタを含む
半導体装置を得ることができる。
【００４７】請求項５に記載の本発明の半導体装置は、
絶縁膜上に形成され、分離領域に囲まれた半導体層から
なる活性領域と、ゲート配線とを含む。
絶縁膜上に形成され、分離領域に囲まれた半導体層から
なる活性領域と、ゲート配線とを含む。
【００４８】ゲート配線は、活性領域上にこの活性領域
を横切るように互いに交差しないように形成された第１
の配線および第２の配線を備える。また、第１の配線お
よび第２の配線が互いに向かい合うそれぞれの配線の一
方の側部から分離領域へ向かって、互いに交差しないよ
うにそれぞれ形成された第３の配線および第４の配線を
備える。
を横切るように互いに交差しないように形成された第１
の配線および第２の配線を備える。また、第１の配線お
よび第２の配線が互いに向かい合うそれぞれの配線の一
方の側部から分離領域へ向かって、互いに交差しないよ
うにそれぞれ形成された第３の配線および第４の配線を
備える。
【００４９】活性領域は、第１および第２の配線の一方
の側部側であって、かつ第３および第４の配線がそれぞ
れ互いに向かい合う一方の側部側に位置する第１の領域
を備える。また、第１の配線の一方の側部側であって、
かつ第３の配線の他方の側部側に位置する第２の領域を
備える。さらに、第２の配線の一方の側部側であって、
かつ第４の配線の他方の側部側に位置する第３の領域を
備える。またさらに、第１の配線の他方の側部側に位置
する第４の領域と、第２の配線の他方の側部側に位置す
る第５の領域を備える。
の側部側であって、かつ第３および第４の配線がそれぞ
れ互いに向かい合う一方の側部側に位置する第１の領域
を備える。また、第１の配線の一方の側部側であって、
かつ第３の配線の他方の側部側に位置する第２の領域を
備える。さらに、第２の配線の一方の側部側であって、
かつ第４の配線の他方の側部側に位置する第３の領域を
備える。またさらに、第１の配線の他方の側部側に位置
する第４の領域と、第２の配線の他方の側部側に位置す
る第５の領域を備える。
【００５０】第１〜第５の領域のそれぞれは、その表面
に他の素子と電気的に接続するためのコンタクトが形成
可能な大きさを有する。第１、第４および第５の領域は
第１導電型を有する。一方、第２、第３の領域およびゲ
ート配線下に位置する領域は第２導電型を有する。そし
て、第１、第２の配線、第１、第４および第５の領域は
ＳＯＩ−ＭＯＳトランジスタを構成する。
に他の素子と電気的に接続するためのコンタクトが形成
可能な大きさを有する。第１、第４および第５の領域は
第１導電型を有する。一方、第２、第３の領域およびゲ
ート配線下に位置する領域は第２導電型を有する。そし
て、第１、第２の配線、第１、第４および第５の領域は
ＳＯＩ−ＭＯＳトランジスタを構成する。
【００５１】さらに、請求項６に記載の本発明の半導体
装置においては、ゲート配線は、活性領域上にこの活性
領域を横切るように互いに交差しないように形成された
第１の配線および第２の配線を備える。
装置においては、ゲート配線は、活性領域上にこの活性
領域を横切るように互いに交差しないように形成された
第１の配線および第２の配線を備える。
【００５２】また、第１の配線および第２の配線がそれ
ぞれ互いに向かい合う一方の側部側に位置する領域にお
いて、この領域を二分し、第１および第２の配線下に位
置する領域に入り込むとともに、第１および第２の配線
下に位置する領域との境界の一部が第１および第２の配
線の延びる方向に位置する島状分離領域を備える。活性
領域は、この島状分離領域の両側に第１および第２の領
域とを備える。また、第１の配線の他方の側部側に位置
する第３の領域と、第２の配線の他方の側部側に位置す
る第４の領域とを備える。
ぞれ互いに向かい合う一方の側部側に位置する領域にお
いて、この領域を二分し、第１および第２の配線下に位
置する領域に入り込むとともに、第１および第２の配線
下に位置する領域との境界の一部が第１および第２の配
線の延びる方向に位置する島状分離領域を備える。活性
領域は、この島状分離領域の両側に第１および第２の領
域とを備える。また、第１の配線の他方の側部側に位置
する第３の領域と、第２の配線の他方の側部側に位置す
る第４の領域とを備える。
【００５３】第１〜第４の領域のそれぞれは、その表面
に他の素子と電気的に接続するためのコンタクトが形成
可能な大きさを有する。第１、第３および第４の領域は
第１導電型を有する。一方、第２の領域およびゲート配
線下に位置する領域は第２導電型を有する。そして、第
１、第２の配線、第１、第３および第４の領域はＳＯＩ
−ＭＯＳトランジスタを構成する。
に他の素子と電気的に接続するためのコンタクトが形成
可能な大きさを有する。第１、第３および第４の領域は
第１導電型を有する。一方、第２の領域およびゲート配
線下に位置する領域は第２導電型を有する。そして、第
１、第２の配線、第１、第３および第４の領域はＳＯＩ
−ＭＯＳトランジスタを構成する。
【００５４】以上請求項５または請求項６に記載の半導
体装置の構成によれば、上述した効果の他に、次のよう
な効果がある。すなわち、第１および第２の配線とこれ
らの配線下に位置する領域との接触面積が減少し、ゲー
ト容量が低減する。第１導電型領域の一方の領域と第２
導電型領域とを２つのトランジスタで共有しているの
で、素子面積を減らすことができる。
体装置の構成によれば、上述した効果の他に、次のよう
な効果がある。すなわち、第１および第２の配線とこれ
らの配線下に位置する領域との接触面積が減少し、ゲー
ト容量が低減する。第１導電型領域の一方の領域と第２
導電型領域とを２つのトランジスタで共有しているの
で、素子面積を減らすことができる。
【００５５】したがって、トランジスタの動作速度が向
上するとともに、デバイスの高密度化も図ることができ
る。
上するとともに、デバイスの高密度化も図ることができ
る。
【００５６】
（実施の形態１）実施の形態１を図を用いて説明する。
図１に示すように、分離領域１２によって囲まれた活性
領域５において、ゲート配線１７は第１の配線１と、第
１の配線１の一方の側部から分離領域１２へ向かって延
びる第２の配線２とを備える。第１の配線１の他方の側
部側に、１対のｎ+ 型ソース／ドレイン領域３の一方の
領域が位置する。第１の配線１の一方の側部側におい
て、第２の配線２の両側部に、１対のｎ+ 型ソース／ド
レイン領域３の他方の領域と、ｐ+ 型チャネル電位固定
用領域４が位置する。１対のｎ+ 型ソース／ドレイン領
域３およびｐ+ 型チャネル電位固定用領域４には、それ
ぞれｎ+ 型ソース／ドレインコンタクト９とｐ + 型チャ
ネル電位固定用コンタクト１０とを備える。また、ｎ+
型ソース／ドレイン領域３の一方の領域は他方の領域よ
りも広い。このため、トランジスタのチャネル領域は実
効チャネル領域１１となる。
図１に示すように、分離領域１２によって囲まれた活性
領域５において、ゲート配線１７は第１の配線１と、第
１の配線１の一方の側部から分離領域１２へ向かって延
びる第２の配線２とを備える。第１の配線１の他方の側
部側に、１対のｎ+ 型ソース／ドレイン領域３の一方の
領域が位置する。第１の配線１の一方の側部側におい
て、第２の配線２の両側部に、１対のｎ+ 型ソース／ド
レイン領域３の他方の領域と、ｐ+ 型チャネル電位固定
用領域４が位置する。１対のｎ+ 型ソース／ドレイン領
域３およびｐ+ 型チャネル電位固定用領域４には、それ
ぞれｎ+ 型ソース／ドレインコンタクト９とｐ + 型チャ
ネル電位固定用コンタクト１０とを備える。また、ｎ+
型ソース／ドレイン領域３の一方の領域は他方の領域よ
りも広い。このため、トランジスタのチャネル領域は実
効チャネル領域１１となる。
【００５７】図２は、ゲート配線下を含む領域を示した
ものである。図２に示すように、第１のゲート配線１お
よび第２のゲート配線２下は、ｐ型領域６を備える。従
来の技術で説明したように、基板浮遊効果によって発生
した正孔７は、実効チャネル領域１１に流れ込む。実効
チャネル領域１１に流れ込んだ正孔７は、矢印８に示す
ように、ｐ型領域６を通ってｐ+ 型チャネル電位固定用
領域４へ流れる。したがって、チャネル電位を固定する
ことができる。
ものである。図２に示すように、第１のゲート配線１お
よび第２のゲート配線２下は、ｐ型領域６を備える。従
来の技術で説明したように、基板浮遊効果によって発生
した正孔７は、実効チャネル領域１１に流れ込む。実効
チャネル領域１１に流れ込んだ正孔７は、矢印８に示す
ように、ｐ型領域６を通ってｐ+ 型チャネル電位固定用
領域４へ流れる。したがって、チャネル電位を固定する
ことができる。
【００５８】また、上述したように、ｎ+ 型ソース／ド
レイン領域３の一方の領域は他方の領域よりも面積が広
い。このため、コンタクト径の拡大やコンタクト数の増
加により、実質的にコンタクト面積を増加することがで
きる。したがって、コンタクト抵抗を下げることができ
るので、ＳＯＩ−ＭＯＳトランジスタの電気的特性を向
上することができる。
レイン領域３の一方の領域は他方の領域よりも面積が広
い。このため、コンタクト径の拡大やコンタクト数の増
加により、実質的にコンタクト面積を増加することがで
きる。したがって、コンタクト抵抗を下げることができ
るので、ＳＯＩ−ＭＯＳトランジスタの電気的特性を向
上することができる。
【００５９】ｐ+ 型チャネル電位固定用領域４は、活性
領域５を横切るように形成された第１の配線１とその側
部から延びる第２の配線２との一部をマスクとして自己
整合的に形成されるので、ゲート配線のマスクずれに対
しても、その製造工程において、ｐ+ 型チャネル電位固
定領域４とｎ+ 型ソース／ドレイン領域３とが接触する
ことがない。このため、ゲート配線のマスクずれに対
し、トランジスタの動作特性を安定化することができ
る。
領域５を横切るように形成された第１の配線１とその側
部から延びる第２の配線２との一部をマスクとして自己
整合的に形成されるので、ゲート配線のマスクずれに対
しても、その製造工程において、ｐ+ 型チャネル電位固
定領域４とｎ+ 型ソース／ドレイン領域３とが接触する
ことがない。このため、ゲート配線のマスクずれに対
し、トランジスタの動作特性を安定化することができ
る。
【００６０】ところで、図１に示した構造は、図３に示
すように、第２の配線２が折れ曲がった構造となっても
よい。このように構成したＳＯＩ−ＭＯＳトランジスタ
によれば、ｎ+ 型ソース／ドレイン領域３の他の領域の
面積も広げることができ、コンタクト抵抗を下げること
が可能である。したがって、電気的特性に優れたＳＯＩ
−ＭＯＳトランジスタを得ることができる。
すように、第２の配線２が折れ曲がった構造となっても
よい。このように構成したＳＯＩ−ＭＯＳトランジスタ
によれば、ｎ+ 型ソース／ドレイン領域３の他の領域の
面積も広げることができ、コンタクト抵抗を下げること
が可能である。したがって、電気的特性に優れたＳＯＩ
−ＭＯＳトランジスタを得ることができる。
【００６１】（実施の形態２）次に、実施の形態２につ
いて説明する。図４に示すように、前述した図１に示す
ＳＯＩ−ＭＯＳトランジスタ構造において、分離領域１
２が１対のｎ+ 型ソース／ドレイン領域３の一方の領域
および第１の配線下の領域の一部にまで入り込む。この
分離領域１２と第１の配線１下に位置する領域との境界
の一部１３が第１の配線１の延びる方向に位置する。
いて説明する。図４に示すように、前述した図１に示す
ＳＯＩ−ＭＯＳトランジスタ構造において、分離領域１
２が１対のｎ+ 型ソース／ドレイン領域３の一方の領域
および第１の配線下の領域の一部にまで入り込む。この
分離領域１２と第１の配線１下に位置する領域との境界
の一部１３が第１の配線１の延びる方向に位置する。
【００６２】この構成によれば、第１の配線１と第１の
配線下の領域との接触面積が小さくなる。このため、ゲ
ート配線の容量を低減することができ、トランジスタの
動作速度を向上することができる。
配線下の領域との接触面積が小さくなる。このため、ゲ
ート配線の容量を低減することができ、トランジスタの
動作速度を向上することができる。
【００６３】また、図４で示したＳＯＩ−ＭＯＳトラン
ジスタの第１の配線１は、図５、６に示すように、その
実効チャネル領域１１以外の配線を短くすることもでき
る。これらの場合、第１の配線１と第１の配線下の領域
と接触面積がより小さくなりゲート容量をさらに下げる
ことができる。したがって、トランジスタの動作速度を
さらに上げることができ、電気的特性に優れたＳＯＩ−
ＭＯＳトランジスタを得ることができる。
ジスタの第１の配線１は、図５、６に示すように、その
実効チャネル領域１１以外の配線を短くすることもでき
る。これらの場合、第１の配線１と第１の配線下の領域
と接触面積がより小さくなりゲート容量をさらに下げる
ことができる。したがって、トランジスタの動作速度を
さらに上げることができ、電気的特性に優れたＳＯＩ−
ＭＯＳトランジスタを得ることができる。
【００６４】（実施の形態３）次に、実施の形態３につ
いて説明する。図７に示すように、前述した図１に示す
ＳＯＩ−ＭＯＳトランジスタ構造において、分離領域１
２がｐ+ 型チャネル電位固定用領域４と第１の配線１お
よび第２の配線２下の領域の一部にまで入り込む湾型分
離領域１８を備える。この湾型分離領域１８と第１の配
線１および第２の配線２下に位置する領域との境界の一
部１３が、第１の配線１が延びる方向と第２の配線２が
延びる方向とに位置する。
いて説明する。図７に示すように、前述した図１に示す
ＳＯＩ−ＭＯＳトランジスタ構造において、分離領域１
２がｐ+ 型チャネル電位固定用領域４と第１の配線１お
よび第２の配線２下の領域の一部にまで入り込む湾型分
離領域１８を備える。この湾型分離領域１８と第１の配
線１および第２の配線２下に位置する領域との境界の一
部１３が、第１の配線１が延びる方向と第２の配線２が
延びる方向とに位置する。
【００６５】この構成によれば、第１の配線１および第
２の配線２と第１の配線１および第２の配線２下の領域
との接触面積が小さくなる。このため、ゲートの配線の
容量を下げることができるので、トランジスタの動作速
度向上を図ることができる。
２の配線２と第１の配線１および第２の配線２下の領域
との接触面積が小さくなる。このため、ゲートの配線の
容量を下げることができるので、トランジスタの動作速
度向上を図ることができる。
【００６６】また、ｐ+ 型チャネル電位固定用領域４を
自己整合的に形成する際にマスクの一部となるゲート配
線１７は、活性領域５に入り込んだ湾型分離領域１８と
その活性領域との境界の一部上に位置するように形成す
ればよいので、ゲート配線のマスクずれに対するマージ
ンが高い。このため、ゲート配線の写真製版および加工
のばらつきに対してトランジスタの動作を安定化するこ
とができる。
自己整合的に形成する際にマスクの一部となるゲート配
線１７は、活性領域５に入り込んだ湾型分離領域１８と
その活性領域との境界の一部上に位置するように形成す
ればよいので、ゲート配線のマスクずれに対するマージ
ンが高い。このため、ゲート配線の写真製版および加工
のばらつきに対してトランジスタの動作を安定化するこ
とができる。
【００６７】また、図８に示すように、第２の配線２を
短くすることもできる。この場合には、ゲートの容量が
さらに低減し、電気的特性の向上を図ることができる。
短くすることもできる。この場合には、ゲートの容量が
さらに低減し、電気的特性の向上を図ることができる。
【００６８】さらに、第２の配線２を短くし最終的に、
図９に示すように、第１の配線１のみを備えた構造にし
てもよい。この構造では、さらに一層ゲート容量の低減
化を図ることができる。したがって、トランジスタの動
作速度をより一層向上することができる。
図９に示すように、第１の配線１のみを備えた構造にし
てもよい。この構造では、さらに一層ゲート容量の低減
化を図ることができる。したがって、トランジスタの動
作速度をより一層向上することができる。
【００６９】今までは、ＳＯＩ−ＭＯＳトランジスタ単
体の構造について説明してきた。実施の形態１〜３に示
したトランジスタ単体の構造を用いれば、複数のトラン
ジスタを接続することができる。次に、複数のＳＯＩ−
ＭＯＳトランジスタを接続した実施の形態について説明
する。
体の構造について説明してきた。実施の形態１〜３に示
したトランジスタ単体の構造を用いれば、複数のトラン
ジスタを接続することができる。次に、複数のＳＯＩ−
ＭＯＳトランジスタを接続した実施の形態について説明
する。
【００７０】（実施の形態４）次に、実施の形態４につ
いて説明する。図１０に示すように、分離領域１２によ
って囲まれた活性領域５において、ゲート配線は、活性
領域５上を横切るように互いに交差しないように形成さ
れた第１の配線１および第２の配線２とを備え、さら
に、それぞれの配線の一方の側部から分離領域１２へ向
かって、第３の配線１４と第４の配線１５とを備える。
活性領域５は、第１の配線１および第２の配線２とそれ
ぞれの他方の側部側に位置する１対のｎ+ 型ソース／ド
レイン領域３の一方の領域と、第１の配線１の一方の側
部側において、第３の配線１４の両側に、１対のｎ+ 型
ソース／ドレイン領域３の他方の領域とｐ+ 型チャネル
電位固定用領域４が位置する。また、第２の配線２の一
方の側部側において、第４の配線１５の両側に１対のｎ
+ 型ソース／ドレイン領域３の他方の領域と、ｐ+ 型チ
ャネル電位固定用領域４が位置する。１対のｎ+ 型ソー
ス／ドレイン領域３においては、ｎ+ 型ソース／ドレイ
ンコンタクト９を備え、ｐ+ チャネル電位固定用領域４
にはｐ+ 型チャネル電位固定用コンタクト１０を備え
る。この構成は、図１に示すＳＯＩ−ＭＯＳトランジス
タ構造において、１対のｎ+ 型ソース／ドレイン領域３
の一方の領域を共有させ、２個シリアルに接続したもの
と同様の構造である。
いて説明する。図１０に示すように、分離領域１２によ
って囲まれた活性領域５において、ゲート配線は、活性
領域５上を横切るように互いに交差しないように形成さ
れた第１の配線１および第２の配線２とを備え、さら
に、それぞれの配線の一方の側部から分離領域１２へ向
かって、第３の配線１４と第４の配線１５とを備える。
活性領域５は、第１の配線１および第２の配線２とそれ
ぞれの他方の側部側に位置する１対のｎ+ 型ソース／ド
レイン領域３の一方の領域と、第１の配線１の一方の側
部側において、第３の配線１４の両側に、１対のｎ+ 型
ソース／ドレイン領域３の他方の領域とｐ+ 型チャネル
電位固定用領域４が位置する。また、第２の配線２の一
方の側部側において、第４の配線１５の両側に１対のｎ
+ 型ソース／ドレイン領域３の他方の領域と、ｐ+ 型チ
ャネル電位固定用領域４が位置する。１対のｎ+ 型ソー
ス／ドレイン領域３においては、ｎ+ 型ソース／ドレイ
ンコンタクト９を備え、ｐ+ チャネル電位固定用領域４
にはｐ+ 型チャネル電位固定用コンタクト１０を備え
る。この構成は、図１に示すＳＯＩ−ＭＯＳトランジス
タ構造において、１対のｎ+ 型ソース／ドレイン領域３
の一方の領域を共有させ、２個シリアルに接続したもの
と同様の構造である。
【００７１】実効チャネル領域１１に蓄積された正孔
は、ゲート配線１７下のｐ型領域を通って、各ｐ+ 型チ
ャネル電位固定用領域４に流れ込む。このため寄生バイ
ポーラ効果を防ぐことができる。また、第１の配線１お
よび第２のゲート配線２がお互いに接続されない。この
ため、２個のＳＯＩ−ＭＯＳトランジスタのゲート電位
を個々に制御することができる。したがって、複数のト
ランジスタをシリアルに接続したトランジスタを形成す
ることができる。さらに、２個のトランジスタで共有し
ているｎ+ 型ソース／ドレイン領域の一方の領域の面積
を他方の領域よりも広くとることができる。このため、
コンタクト抵抗の低減化を図ることができる。
は、ゲート配線１７下のｐ型領域を通って、各ｐ+ 型チ
ャネル電位固定用領域４に流れ込む。このため寄生バイ
ポーラ効果を防ぐことができる。また、第１の配線１お
よび第２のゲート配線２がお互いに接続されない。この
ため、２個のＳＯＩ−ＭＯＳトランジスタのゲート電位
を個々に制御することができる。したがって、複数のト
ランジスタをシリアルに接続したトランジスタを形成す
ることができる。さらに、２個のトランジスタで共有し
ているｎ+ 型ソース／ドレイン領域の一方の領域の面積
を他方の領域よりも広くとることができる。このため、
コンタクト抵抗の低減化を図ることができる。
【００７２】また、２つのトランジスタの１対のｎ+ 型
ソース／ドレイン領域の一方の領域をそれぞれ共有した
構造は、トランジスタの占有面積を減らすこともでき
る。このため、デバイスの集積化も図ることができる。
ソース／ドレイン領域の一方の領域をそれぞれ共有した
構造は、トランジスタの占有面積を減らすこともでき
る。このため、デバイスの集積化も図ることができる。
【００７３】また、図３で示したＳＯＩ−ＭＯＳトラン
ジスタ構造を２個接続し、図１１に示すような構造を形
成しても、同様の効果を得ることができる。
ジスタ構造を２個接続し、図１１に示すような構造を形
成しても、同様の効果を得ることができる。
【００７４】（実施の形態５）次に、実施の形態５につ
いて説明する。図１２に示すように、前述した図１０に
示すＳＯＩ−ＭＯＳトランジスタ構造において、分離領
域１２が、２つのトランジスタの１対のｎ+ 型ソース／
ドレイン領域のうち共有している一方の領域と第１の配
線１および第２の配線２下に位置する領域の一部にまで
入り込む湾型分離領域１８を備える。この湾型分離領域
１８と第１および第２の配線下に位置する領域との境界
の一部１３が第１の配線１および第２の配線２のそれぞ
れの延びる方向に位置する。
いて説明する。図１２に示すように、前述した図１０に
示すＳＯＩ−ＭＯＳトランジスタ構造において、分離領
域１２が、２つのトランジスタの１対のｎ+ 型ソース／
ドレイン領域のうち共有している一方の領域と第１の配
線１および第２の配線２下に位置する領域の一部にまで
入り込む湾型分離領域１８を備える。この湾型分離領域
１８と第１および第２の配線下に位置する領域との境界
の一部１３が第１の配線１および第２の配線２のそれぞ
れの延びる方向に位置する。
【００７５】この構成によれば、第１の配線１および第
２の配線２と第１の配線１および第２の配線２下に位置
する領域との接触面積が小さくなる。このため、ゲート
配線の容量を低減することができ、トランジスタの動作
速度を向上することができる。
２の配線２と第１の配線１および第２の配線２下に位置
する領域との接触面積が小さくなる。このため、ゲート
配線の容量を低減することができ、トランジスタの動作
速度を向上することができる。
【００７６】上述した図１２に示すような、２個のトラ
ンジスタの構造は、図１３または図１４に示すような構
造も備えることができる。
ンジスタの構造は、図１３または図１４に示すような構
造も備えることができる。
【００７７】すなわち、図１３において、第１の配線１
および第２の配線２のうち、実効チャネル領域１１上の
各配線部分以外の配線を短くした構造である。図１４に
おいては、その各配線をさらに短くしたもので、ゲート
配線１７がＬ字型と逆Ｌ字型になるような構造である。
および第２の配線２のうち、実効チャネル領域１１上の
各配線部分以外の配線を短くした構造である。図１４に
おいては、その各配線をさらに短くしたもので、ゲート
配線１７がＬ字型と逆Ｌ字型になるような構造である。
【００７８】このため、第１の配線１および第２の配線
２と各配線下に位置する領域との接触面積が小さくな
り、ゲート容量を低減することができる。したがって、
より高速動作を行なうことができる複数の接続されたＳ
ＯＩ−ＭＯＳトランジスタを得ることができる。また、
図１５に示すように、図１１で示したトランジスタ構造
において分離領域１２が２つのトランジスタの１対のｎ
+ 型ソース／ドレイン領域３の一部にまで入り込んでも
よい。このような構成においても、ゲート容量を低減す
ることができ、トランジスタの動作速度を向上すること
ができる。
２と各配線下に位置する領域との接触面積が小さくな
り、ゲート容量を低減することができる。したがって、
より高速動作を行なうことができる複数の接続されたＳ
ＯＩ−ＭＯＳトランジスタを得ることができる。また、
図１５に示すように、図１１で示したトランジスタ構造
において分離領域１２が２つのトランジスタの１対のｎ
+ 型ソース／ドレイン領域３の一部にまで入り込んでも
よい。このような構成においても、ゲート容量を低減す
ることができ、トランジスタの動作速度を向上すること
ができる。
【００７９】（実施の形態６）次に、図８または図９で
示したＳＯＩ−ＭＯＳトランジスタの構造をもとにし
て、それぞれ図１６または図１７に示すような２個シリ
アルに接続されたＳＯＩ−ＭＯＳトランジスタを構成す
ることができる。
示したＳＯＩ−ＭＯＳトランジスタの構造をもとにし
て、それぞれ図１６または図１７に示すような２個シリ
アルに接続されたＳＯＩ−ＭＯＳトランジスタを構成す
ることができる。
【００８０】すなわち、図１６に示すように、分離領域
１２によって囲まれた活性領域５において、ゲート配線
は活性領域上を横切るように互いに交差しないように形
成された第１の配線１と第２の配線２とを備え、さら
に、両配線が互いに向かい合う一方の側部から延びるそ
れぞれ第３の配線１４と第４の配線１５とを備える。第
１の配線１と第２の配線２とが向かい合う領域におい
て、この領域を二分するような島状分離領域１６を備え
る。この島状分離領域１６の両側に、１対のｎ+ 型ソー
ス／ドレイン領域３の一方の領域とｐ+ 型チャネル電位
固定用領域４が位置し、第１の配線１と第２の配線２の
それぞれの他方の側部側に１対のｎ+ ソース／ドレイン
領域３の他方の領域が位置する。また、島状分離領域１
６と第１および第２の配線下に位置する領域との境界の
一部１３がそれぞれの配線の延びる方向に位置する。
１２によって囲まれた活性領域５において、ゲート配線
は活性領域上を横切るように互いに交差しないように形
成された第１の配線１と第２の配線２とを備え、さら
に、両配線が互いに向かい合う一方の側部から延びるそ
れぞれ第３の配線１４と第４の配線１５とを備える。第
１の配線１と第２の配線２とが向かい合う領域におい
て、この領域を二分するような島状分離領域１６を備え
る。この島状分離領域１６の両側に、１対のｎ+ 型ソー
ス／ドレイン領域３の一方の領域とｐ+ 型チャネル電位
固定用領域４が位置し、第１の配線１と第２の配線２の
それぞれの他方の側部側に１対のｎ+ ソース／ドレイン
領域３の他方の領域が位置する。また、島状分離領域１
６と第１および第２の配線下に位置する領域との境界の
一部１３がそれぞれの配線の延びる方向に位置する。
【００８１】また、図１７に示すように、図１６におい
て第３の配線１４および第４の配線１５を備えない構造
であってもよい。
て第３の配線１４および第４の配線１５を備えない構造
であってもよい。
【００８２】これらの構成によれば、２つのＳＯＩ−Ｍ
ＯＳトランジスタのゲート配線１７がお互いに接続され
ることがない。
ＯＳトランジスタのゲート配線１７がお互いに接続され
ることがない。
【００８３】このため、２つのＳＯＩ−ＭＯＳトランジ
スタのゲート電位を個々に制御することができる。した
がって、複数のトランジスタをシリアルに接続したトラ
ンジスタを形成することができる。さらに、図１７にお
いては、第３の配線１４および第４の配線１５を備えな
い。このため、ゲート容量の低減化をより図ることがで
きる。したがって、トランジスタの動作特性をより向上
することができる。
スタのゲート電位を個々に制御することができる。した
がって、複数のトランジスタをシリアルに接続したトラ
ンジスタを形成することができる。さらに、図１７にお
いては、第３の配線１４および第４の配線１５を備えな
い。このため、ゲート容量の低減化をより図ることがで
きる。したがって、トランジスタの動作特性をより向上
することができる。
【００８４】また、図１６、１７いずれの場合も、１対
のｎ+ 型ソース／ドレイン領域３の一方の領域とｐ+ 型
チャネル電位固定用領域４とを２つのトランジスタで共
有しているので、トランジスタの占有面積を減らすこと
ができる。このため、デバイスの高集積化を図ることも
できる。
のｎ+ 型ソース／ドレイン領域３の一方の領域とｐ+ 型
チャネル電位固定用領域４とを２つのトランジスタで共
有しているので、トランジスタの占有面積を減らすこと
ができる。このため、デバイスの高集積化を図ることも
できる。
【００８５】（実施の形態７）さらに、図８または図９
で示したＳＯＩ−ＭＯＳトランジスタの構造を組合せれ
ば、図１８または図１９もしくは図２０に示すような、
ＳＯＩ−ＭＯＳトランジスタを構成することもできる。
いずれの場合も、各トランジスタのゲート電位を個々に
制御することができるとともに、ゲート容量の低減を図
ることができるので、動作特性に優れたトランジスタを
得ることができる。
で示したＳＯＩ−ＭＯＳトランジスタの構造を組合せれ
ば、図１８または図１９もしくは図２０に示すような、
ＳＯＩ−ＭＯＳトランジスタを構成することもできる。
いずれの場合も、各トランジスタのゲート電位を個々に
制御することができるとともに、ゲート容量の低減を図
ることができるので、動作特性に優れたトランジスタを
得ることができる。
【００８６】なお、以上説明したＳＯＩ−ＭＯＳトラン
ジスタの構造は、従来の製造技術を用いて容易に形成す
ることができる。その製造方法の一例について、ごく簡
単に説明する。
ジスタの構造は、従来の製造技術を用いて容易に形成す
ることができる。その製造方法の一例について、ごく簡
単に説明する。
【００８７】ＳＩＯＸ法（Separation by Implanted Ox
ygen）を用い、図２１に示すように、シリコン基板２０
に酸素イオンを注入した後所定の熱処理を行ない、シリ
コン層２２、絶縁層２１、シリコン基板２０からなるＳ
ＯＩ基板を形成する。次に、図２２に示すように、シリ
コン層２２にボロンイオン２３をドーズ量〜１０11〜１
０12／ｃｍ2 にて注入し、ｐ型の半導体層を形成する。
次に、所定の写真製版および加工を行ない、図２３に示
すようにｐ型領域２４を形成する。次に、ゲート酸化膜
２５を介在させた後に、金属ポリサイド膜などで、図２
４に示すように、第１の配線１および第２の配線２を有
するゲート配線１７を形成する。図２５は、図２４にお
いてＡ−Ａにおける断面を示したものである。次に、所
定の領域をフォトレジストで覆い、図２６に示すよう
に、ボロンイオン２３をドーズ量〜１０15／ｃｍ2 で注
入し、ｐ+ 型チャネル電位固定用領域４を形成する。図
２６は図２７において、Ａ−Ａにおける断面を示す。次
に、フォトレジスト２６を除去する。さらに、写真製版
を行ないフォトレジスト２６をマスクとして、砒素イオ
ン２８をドーズ量〜１０15／ｃｍ2 にて注入し、図２８
に示すようにｎ+ 型ソース／ドレイン領域３を形成す
る。図２８は、図２９においてＡ−Ａにおける断面を示
す。この後、フォトレジスト２６を除去する。以上のよ
うな工程を経ることによって、図１に示すようなＳＯＩ
−ＭＯＳトランジスタを容易に形成することができる。
ygen）を用い、図２１に示すように、シリコン基板２０
に酸素イオンを注入した後所定の熱処理を行ない、シリ
コン層２２、絶縁層２１、シリコン基板２０からなるＳ
ＯＩ基板を形成する。次に、図２２に示すように、シリ
コン層２２にボロンイオン２３をドーズ量〜１０11〜１
０12／ｃｍ2 にて注入し、ｐ型の半導体層を形成する。
次に、所定の写真製版および加工を行ない、図２３に示
すようにｐ型領域２４を形成する。次に、ゲート酸化膜
２５を介在させた後に、金属ポリサイド膜などで、図２
４に示すように、第１の配線１および第２の配線２を有
するゲート配線１７を形成する。図２５は、図２４にお
いてＡ−Ａにおける断面を示したものである。次に、所
定の領域をフォトレジストで覆い、図２６に示すよう
に、ボロンイオン２３をドーズ量〜１０15／ｃｍ2 で注
入し、ｐ+ 型チャネル電位固定用領域４を形成する。図
２６は図２７において、Ａ−Ａにおける断面を示す。次
に、フォトレジスト２６を除去する。さらに、写真製版
を行ないフォトレジスト２６をマスクとして、砒素イオ
ン２８をドーズ量〜１０15／ｃｍ2 にて注入し、図２８
に示すようにｎ+ 型ソース／ドレイン領域３を形成す
る。図２８は、図２９においてＡ−Ａにおける断面を示
す。この後、フォトレジスト２６を除去する。以上のよ
うな工程を経ることによって、図１に示すようなＳＯＩ
−ＭＯＳトランジスタを容易に形成することができる。
【００８８】なお、たとえば２５６ＭＤＲＡＭにおいて
は、設計上ゲート配線の幅は０．３μｍ、ｎ+ ソース／
ドレインコンタクト９やｐ+ 型チャネル電位固定用コン
タクト１０の大きさは、０．３μｍ×０．３μｍであ
る。
は、設計上ゲート配線の幅は０．３μｍ、ｎ+ ソース／
ドレインコンタクト９やｐ+ 型チャネル電位固定用コン
タクト１０の大きさは、０．３μｍ×０．３μｍであ
る。
【００８９】また、ゲート配線等の重ね合わせ精度は
０．０６μｍと見積られる。以上の説明においては、チ
ャネル領域がｐ型であるｎチャネルトランジスタの例を
示した。ｐチャネルトランジスタも同様に形成すること
ができる。
０．０６μｍと見積られる。以上の説明においては、チ
ャネル領域がｐ型であるｎチャネルトランジスタの例を
示した。ｐチャネルトランジスタも同様に形成すること
ができる。
【００９０】その場合、チャネル領域はたとえば、リン
注入によりｎ型を形成し、ソース／ドレイン領域はＢＦ
2 注入によりｐ型を形成することができる。
注入によりｎ型を形成し、ソース／ドレイン領域はＢＦ
2 注入によりｐ型を形成することができる。
【００９１】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲でのすべての変更が含まれること
が意図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲でのすべての変更が含まれること
が意図される。
【図１】 本発明の実施の形態１に係るＳＯＩ−ＭＯＳ
トランジスタを示す上面図である。
トランジスタを示す上面図である。
【図２】 図１に示すＳＯＩ−ＭＯＳトランジスタのゲ
ート配線下の活性領域を示した上面図である。
ート配線下の活性領域を示した上面図である。
【図３】 本発明の実施の形態１に係る他のＳＯＩ−Ｍ
ＯＳトランジスタを示す上面図である。
ＯＳトランジスタを示す上面図である。
【図４】 本発明の実施の形態２に係るＳＯＩ−ＭＯＳ
トランジスタを示す上面図である。
トランジスタを示す上面図である。
【図５】 本発明の実施の形態２に係る他のＳＯＩ−Ｍ
ＯＳトランジスタを示す上面図である。
ＯＳトランジスタを示す上面図である。
【図６】 本発明の実施の形態２に係るさらに他のＳＯ
Ｉ−ＭＯＳトランジスタを示す上面図である。
Ｉ−ＭＯＳトランジスタを示す上面図である。
【図７】 本発明の実施の形態３に係るＳＯＩ−ＭＯＳ
トランジスタを示す上面図である。
トランジスタを示す上面図である。
【図８】 本発明の実施の形態３に係る他のＳＯＩ−Ｍ
ＯＳトランジスタを示す上面図である。
ＯＳトランジスタを示す上面図である。
【図９】 本発明の実施の形態３に関連するＳＯＩ−Ｍ
ＯＳトランジスタを示す上面図である。
ＯＳトランジスタを示す上面図である。
【図１０】 本発明の実施の形態４に係るＳＯＩ−ＭＯ
Ｓトランジスタを示す上面図である。
Ｓトランジスタを示す上面図である。
【図１１】 本発明の実施の形態４に係る他のＳＯＩ−
ＭＯＳトランジスタを示す上面図である。
ＭＯＳトランジスタを示す上面図である。
【図１２】 本発明の実施の形態５に係るＳＯＩ−ＭＯ
Ｓトランジスタを示す上面図である。
Ｓトランジスタを示す上面図である。
【図１３】 本発明の実施の形態５に係る他のＳＯＩ−
ＭＯＳトランジスタを示す上面図である。
ＭＯＳトランジスタを示す上面図である。
【図１４】 本発明の実施の形態５に係るさらに他のＳ
ＯＩ−ＭＯＳトランジスタを示す上面図である。
ＯＩ−ＭＯＳトランジスタを示す上面図である。
【図１５】 本発明の実施の形態５に係るまたさらに他
のＳＯＩ−ＭＯＳトランジスタを示す上面図である。
のＳＯＩ−ＭＯＳトランジスタを示す上面図である。
【図１６】 本発明の実施の形態６に係るＳＯＩ−ＭＯ
Ｓトランジスタを示す上面図である。
Ｓトランジスタを示す上面図である。
【図１７】 本発明の実施の形態６に係る他のＳＯＩ−
ＭＯＳトランジスタを示す上面図である。
ＭＯＳトランジスタを示す上面図である。
【図１８】 本発明の実施の形態７に係るＳＯＩ−ＭＯ
Ｓトランジスタを示す上面図である。
Ｓトランジスタを示す上面図である。
【図１９】 本発明の実施の形態７に係る他のＳＯＩ−
ＭＯＳトランジスタを示す上面図である。
ＭＯＳトランジスタを示す上面図である。
【図２０】 本発明の実施の形態７に係るさらに他のＳ
ＯＩ−ＭＯＳトランジスタを示す上面図である。
ＯＩ−ＭＯＳトランジスタを示す上面図である。
【図２１】 本発明の実施の形態１に係るＳＯＩ−ＭＯ
Ｓトランジスタの製造方法の一例の１工程を示す断面図
である。
Ｓトランジスタの製造方法の一例の１工程を示す断面図
である。
【図２２】 本発明の実施の形態１において、図２１に
示す工程の後に行なわれる工程を示す断面図である。
示す工程の後に行なわれる工程を示す断面図である。
【図２３】 本発明の実施の形態１において、図２２に
示す工程の後に行なわれる工程を示す断面図である。
示す工程の後に行なわれる工程を示す断面図である。
【図２４】 本発明の実施の形態１において、図２３に
示す工程の後に行なわれる工程を示す上面図である。
示す工程の後に行なわれる工程を示す上面図である。
【図２５】 図２４においてＡ−Ａにおける断面を示す
図である。
図である。
【図２６】 本発明の実施の形態１において、図２５に
示す工程の後に行なわれる工程を示す断面図である。
示す工程の後に行なわれる工程を示す断面図である。
【図２７】 図２６に示す断面を有する構造を上から見
た図である。
た図である。
【図２８】 本発明の実施の形態１において、図２６に
示す工程の後に行なわれる工程を示す断面図である。
示す工程の後に行なわれる工程を示す断面図である。
【図２９】 図２８に示す断面を有する構造を上から見
た図である。
た図である。
【図３０】 従来のＳＯＩ−ＭＯＳトランジスタの構造
の一例を示す上面図である。
の一例を示す上面図である。
【図３１】 図３０において、Ｂ−Ｂにおけるゲート配
線近傍の断面を示し、電子−正孔の流れを示す図であ
る。
線近傍の断面を示し、電子−正孔の流れを示す図であ
る。
【図３２】 従来の改良型ＳＯＩ−ＭＯＳトランジスタ
の構造の一例を示す上面図である。
の構造の一例を示す上面図である。
【図３３】 従来の改良型ＳＯＩ−ＭＯＳトランジスタ
の構造の他の例を示す上面図である。
の構造の他の例を示す上面図である。
【図３４】 従来の改良型ＳＯＩ−ＭＯＳトランジスタ
の構造のさらに他の例を示す上面図である。
の構造のさらに他の例を示す上面図である。
【図３５】 図３２に示すトランジスタを２個接続した
上面図である。
上面図である。
【図３６】 図３３に示すトランジスタを２個接続した
上面図である。
上面図である。
【図３７】 図３４に示すトランジスタを２個接続した
上面図である。
上面図である。
【図３８】 図３４に示すトランジスタのゲート配線が
位置ずれを起こした状態を上から見た図である。
位置ずれを起こした状態を上から見た図である。
１ 第１の配線、２ 第２の配線、３ ｎ+ 型ソース／
ドレイン領域、４、１７ ｐ+ 型チャネル電位固定用領
域、５ 活性領域、６ ｐ型領域、１１ 実効チャネル
領域、１２ 分離領域、１４ 第３の配線、１５ 第４
の配線、１６島状分離領域、１７ ゲート配線、１８
湾型分離領域。
ドレイン領域、４、１７ ｐ+ 型チャネル電位固定用領
域、５ 活性領域、６ ｐ型領域、１１ 実効チャネル
領域、１２ 分離領域、１４ 第３の配線、１５ 第４
の配線、１６島状分離領域、１７ ゲート配線、１８
湾型分離領域。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−241266（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
Claims (6)
- 【請求項１】 絶縁膜上に形成され、分離領域に囲まれ
た半導体層からなる活性領域と、 ゲート配線とを含むＳＯＩ型の半導体装置であって、 前記ゲート配線は、 前記活性領域上に前記活性領域を横切るように形成され
た第１の配線と、 前記第１の配線の一方の側部から、前記分離領域へ向か
って形成された第２の配線とを含み、 前記活性領域は、 前記第１の配線の他方の側部側に位置する第１の領域
と、 前記第１の配線の一方の側部側において、前記第２の配
線の両側に位置する第２および第３の領域とを含み、 前記第１〜第３の領域はそれぞれ、その表面に他の素子
と電気的に接続するためのコンタクトが形成可能な領域
を有し、 前記第１および第２の領域は第１導電型を有し、 前記第３の領域および前記ゲート配線下に位置する領域
は第２導電型を有し、 前記第１の配線、前記第１および第２の領域はＳＯＩ−
ＭＯＳトランジスタを構成する半導体装置。 - 【請求項２】 前記第1の領域と前記第２の領域とは、
前記第1の配線を挟んで対向し、 前記第３の領域に対向する前記第１の配線の他方の側部
は、前記分離領域上 に位置する、請求項１に記載の半導
体装置。 - 【請求項３】 前記分離領域は、前記第２の配線と前記
第３の領域との間に位置する領域に延在する、請求項１
に記載の半導体装置。 - 【請求項４】 絶縁膜上に形成され、分離領域に囲まれ
た半導体層からなる活性領域と、 ゲート配線とを含むＳＯＩ型の半導体装置であって、 前記ゲート配線は、 前記活性領域上に前記活性領域を横切るように互いに交
差しないように形成された第１の配線および第２の配線
と、 前記第１の配線の一方の側部から前記分離領域へ向かっ
て形成された第３の配線と、 前記第２の配線の一方の側部から前記分離領域へ向かっ
て形成された第４の配線とを含み、 前記活性領域は、前記第１の配線の他方の側部側および
前記第２の配線の他方の側部側に位置する第１の領域
と、 前記第１の配線の一方の側部側において、前記第３の配
線の両側に位置する第２および第３の領域と、 前記第２の配線の一方の側部側において、前記第４の配
線の両側に位置する第４および第５の領域とを含み、 前記第１〜第５の領域のそれぞれは、その表面に他の素
子と電気的に接続するためのコンタクトが形成可能な大
きさを有し、 前記第１、第２、および第４の領域は、第１導電型を有
し、 前記第３、第５の領域および前記ゲート配線下に位置す
る領域は第２導電型を有し、 前記第１、第２の配線、前記第１、第２および第４の領
域はＳＯＩ−ＭＯＳトランジスタを構成する半導体装
置。 - 【請求項５】 絶縁膜上に形成され、分離領域に囲まれ
た半導体層からなる活性領域と、 ゲート配線とを含むＳＯＩ型の半導体装置であって、 前記ゲート配線は、 前記活性領域上に前記活性領域を横切るように互いに交
差しないように形成された第１の配線および第２の配線
と、 前記第１の配線および前記第２の配線が互いに向かい合
う一方の側部から前記分離領域へ向かって互いに交差し
ないようにそれぞれ形成された第３の配線および第４の
配線とを含み、 前記活性領域は、前記第１および第２の配線の一方の側
部側であって、かつ前記第３および第４の配線が互いに
向かい合う一方の側部側に位置する第１の領域と、 前記第１の配線の一方の側部側であって、かつ前記第３
の配線の他方の側部側に位置する第２の領域と、 前記第２の配線の一方の側部側であって、かつ前記第４
の配線の他方の側部側に位置する第３の領域と、 前記第１の配線の他方の側部側に位置する第４の領域
と、 前記第２の配線の他方の側部側に位置する第５の領域と
を含み、 前記第１〜第５の領域のそれぞれは、その表面に他の素
子と電気的に接続するためのコンタクトが形成可能な大
きさを有し、 前記第１、第４および第５の領域は第１導電型を有し、 前記第２、第３の領域および前記ゲート配線下に位置す
る領域は第２導電型を有し、 前記第１、第２の配線、前記第１、第４および第５の領
域はＳＯＩ−ＭＯＳトランジスタを構成する半導体装
置。 - 【請求項６】 絶縁膜上に形成され、分離領域に囲まれ
た半導体層からなる活性領域と、 ゲート配線とを含むＳＯＩ型の半導体装置であって、 前記ゲート配線は、前記活性領域上に前記活性領域を横
切るように互いに交差しないように形成された第１の配
線および第２の配線を含み、 前記第１の配線および第２の配線が互いに向かい合う一
方の側部側に位置する領域において、 前記領域を二分し、前記第１および第２の配線下に位置
する領域に入り込み、前記第１および第２の配線下に位
置する領域との境界の一部が前記第１および第２の配線
の延びる方向に位置する島状分離領域を備え、 前記活性領域は、 前記島状分離領域の両側に位置する第１および第２の領
域と、 前記第１の配線の他方の側部側に位置する第３の領域
と、 前記第２の配線の他方の側部側に位置する第４の領域と
を含み、 前記第１〜第４の領域のそれぞれは、その表面に他の素
子と電気的に接続するためのコンタクトが形成可能な大
きさを有し、 前記第１、第３および第４の領域は第１導電型を有し、 前記第２の領域および前記ゲート配線下に位置する領域
は第２導電型を有し、 前記第１、第２の配線、前記第１、第３および第４の領
域は、ＳＯＩ−ＭＯＳトランジスタを構成する半導体装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26309695A JP3364559B2 (ja) | 1995-10-11 | 1995-10-11 | 半導体装置 |
| TW084111341A TW344121B (en) | 1995-10-11 | 1995-10-27 | Semiconductor device |
| US08/640,638 US5637899A (en) | 1995-10-11 | 1996-05-01 | Semiconductor device |
| DE19623846A DE19623846A1 (de) | 1995-10-11 | 1996-06-14 | Halbleitereinrichtung |
| KR1019960044983A KR100220608B1 (ko) | 1995-10-11 | 1996-10-10 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26309695A JP3364559B2 (ja) | 1995-10-11 | 1995-10-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107103A JPH09107103A (ja) | 1997-04-22 |
| JP3364559B2 true JP3364559B2 (ja) | 2003-01-08 |
Family
ID=17384778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26309695A Expired - Fee Related JP3364559B2 (ja) | 1995-10-11 | 1995-10-11 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5637899A (ja) |
| JP (1) | JP3364559B2 (ja) |
| KR (1) | KR100220608B1 (ja) |
| DE (1) | DE19623846A1 (ja) |
| TW (1) | TW344121B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3447927B2 (ja) * | 1997-09-19 | 2003-09-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5811855A (en) * | 1997-12-29 | 1998-09-22 | United Technologies Corporation | SOI combination body tie |
| JP4278202B2 (ja) | 1998-03-27 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体装置の設計方法、半導体装置及び記録媒体 |
| US6150834A (en) * | 1998-11-12 | 2000-11-21 | International Business Machines Corporation | Elimination of SOI parasitic bipolar effect |
| US6307237B1 (en) * | 1999-12-28 | 2001-10-23 | Honeywell International Inc. | L-and U-gate devices for SOI/SOS applications |
| JP3716406B2 (ja) * | 2000-02-08 | 2005-11-16 | 富士通株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
| JP2003031811A (ja) * | 2001-07-13 | 2003-01-31 | Mitsubishi Heavy Ind Ltd | トランジスタ及び半導体装置 |
| JP5001494B2 (ja) * | 2001-08-28 | 2012-08-15 | セイコーインスツル株式会社 | 絶縁性基板上に形成された電界効果トランジスタ |
| US6642579B2 (en) * | 2001-08-28 | 2003-11-04 | International Business Machines Corporation | Method of reducing the extrinsic body resistance in a silicon-on-insulator body contacted MOSFET |
| TW577179B (en) * | 2001-10-09 | 2004-02-21 | Semiconductor Energy Lab | Switching element, display device, light emitting device using the switching element, and semiconductor device |
| JP4202012B2 (ja) * | 2001-11-09 | 2008-12-24 | 株式会社半導体エネルギー研究所 | 発光装置及び電流記憶回路 |
| JP4046267B2 (ja) * | 2002-03-26 | 2008-02-13 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2004247504A (ja) * | 2003-02-13 | 2004-09-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| TW589744B (en) * | 2003-03-07 | 2004-06-01 | Toppoly Optoelectronics Corp | Thin film transistor device with body contact |
| JP2006128160A (ja) * | 2004-10-26 | 2006-05-18 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| TWI392077B (zh) * | 2004-11-08 | 2013-04-01 | Intersil Inc | 改良之靜電放電結構 |
| US7453122B2 (en) * | 2005-02-08 | 2008-11-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | SOI MOSFET device with reduced polysilicon loading on active area |
| KR100795242B1 (ko) * | 2006-11-03 | 2008-01-15 | 학교법인 포항공과대학교 | 반도체 소자의 게이트 형성 방법 및 그 게이트 구조 |
| JP2011009579A (ja) * | 2009-06-26 | 2011-01-13 | Seiko Instruments Inc | 絶縁性基板上の電界効果トランジスタおよびその集積回路 |
| US8362573B2 (en) * | 2010-05-26 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and manufacturing methods thereof |
| US9312260B2 (en) | 2010-05-26 | 2016-04-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and manufacturing methods thereof |
| CN101931008B (zh) * | 2010-07-13 | 2015-04-08 | 中国科学院上海微系统与信息技术研究所 | 一种具有体接触结构的pd soi器件 |
| US8473888B2 (en) | 2011-03-14 | 2013-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Systems and methods of designing integrated circuits |
| WO2013032906A1 (en) * | 2011-08-29 | 2013-03-07 | Efficient Power Conversion Corporation | Parallel connection methods for high performance transistors |
| JP6184057B2 (ja) * | 2012-04-18 | 2017-08-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2012212918A (ja) * | 2012-06-21 | 2012-11-01 | Renesas Electronics Corp | 半導体装置 |
| JP2015035617A (ja) * | 2014-10-15 | 2015-02-19 | 三菱重工業株式会社 | トランジスタ及び半導体装置 |
| FR3038775A1 (fr) | 2015-07-09 | 2017-01-13 | St Microelectronics Sa | Prise de contact substrat pour un transistor mos dans un substrat soi, en particulier fdsoi |
| US9842858B2 (en) | 2015-11-18 | 2017-12-12 | Peregrine Semiconductor Corporation | Butted body contact for SOI transistor |
| US20170141134A1 (en) * | 2015-11-18 | 2017-05-18 | Peregrine Semiconductor Corporation | Butted Body Contact for SOI Transistor |
| JP6263162B2 (ja) * | 2015-12-21 | 2018-01-17 | 三菱重工業株式会社 | トランジスタ |
| US10096708B2 (en) | 2016-03-30 | 2018-10-09 | Stmicroelectronics Sa | Enhanced substrate contact for MOS transistor in an SOI substrate, in particular an FDSOI substrate |
| FR3051973B1 (fr) | 2016-05-24 | 2018-10-19 | X-Fab France | Procede de formation de transistors pdsoi et fdsoi sur un meme substrat |
| FR3053834B1 (fr) | 2016-07-05 | 2020-06-12 | Stmicroelectronics Sa | Structure de transistor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109355A (ja) * | 1985-11-07 | 1987-05-20 | Fujitsu Ltd | 半導体装置 |
| JPH0191470A (ja) * | 1987-10-02 | 1989-04-11 | Ricoh Co Ltd | 入力保護回路 |
-
1995
- 1995-10-11 JP JP26309695A patent/JP3364559B2/ja not_active Expired - Fee Related
- 1995-10-27 TW TW084111341A patent/TW344121B/zh not_active IP Right Cessation
-
1996
- 1996-05-01 US US08/640,638 patent/US5637899A/en not_active Expired - Lifetime
- 1996-06-14 DE DE19623846A patent/DE19623846A1/de not_active Ceased
- 1996-10-10 KR KR1019960044983A patent/KR100220608B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW344121B (en) | 1998-11-01 |
| US5637899A (en) | 1997-06-10 |
| JPH09107103A (ja) | 1997-04-22 |
| DE19623846A1 (de) | 1997-04-17 |
| KR970024295A (ko) | 1997-05-30 |
| KR100220608B1 (ko) | 1999-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3364559B2 (ja) | 半導体装置 | |
| JP3462301B2 (ja) | 半導体装置及びその製造方法 | |
| USH1435H (en) | SOI CMOS device having body extension for providing sidewall channel stop and bodytie | |
| US5510279A (en) | Method of fabricating an asymmetric lightly doped drain transistor device | |
| US6445044B2 (en) | Apparatus improving latchup immunity in a dual-polysilicon gate | |
| US6307237B1 (en) | L-and U-gate devices for SOI/SOS applications | |
| US4613886A (en) | CMOS static memory cell | |
| KR100394543B1 (ko) | 에스오아이 전계 효과 트랜지스터 및 그 제조 방법 | |
| US6642599B1 (en) | Semiconductor device and method of manufacturing the same | |
| US5311050A (en) | Semiconductor vertical MOSFET inverter circuit | |
| US5440165A (en) | Semiconductor device with means for suppressing electric fields | |
| JP3400891B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR19980024045A (ko) | 반도체장치 및 그의 제조방법 | |
| EP1949446A2 (en) | Transistor device | |
| US5610427A (en) | Electrostatic protection device for use in semiconductor integrated circuit | |
| JPH06216380A (ja) | 半導体装置及びその製造方法 | |
| JPH0786582A (ja) | 半導体装置 | |
| JPH0817206B2 (ja) | 半導体装置 | |
| JP2826024B2 (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JP2507981B2 (ja) | 相補形ｍｉｓトランジスタの製造方法 | |
| KR950003238B1 (ko) | 다중-전극을 이용한 논리소자의 구조 | |
| US20010022380A1 (en) | Integrated MOS transistor with a high threshold voltage and low multiplication coefficient | |
| JP2680846B2 (ja) | 半導体記憶装置 | |
| JPH05136382A (ja) | 相補型ゲートアレイ | |
| KR100223928B1 (ko) | 씨모스 소자의 구조 및 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021015 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071025 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081025 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081025 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091025 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |