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JP2004247504A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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JP2004247504A
JP2004247504A JP2003035567A JP2003035567A JP2004247504A JP 2004247504 A JP2004247504 A JP 2004247504A JP 2003035567 A JP2003035567 A JP 2003035567A JP 2003035567 A JP2003035567 A JP 2003035567A JP 2004247504 A JP2004247504 A JP 2004247504A
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gate electrode
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Abstract

【課題】ゲート電極の屈曲部で、半導体層までエッチングされることを防止可能な半導体装置を提供する。
【解決手段】半導体装置は、支持基板３と、支持基板内に配設された、素子領域を分離する素子分離絶縁膜４と、を含む。第１ゲート絶縁膜１１、第１ゲート絶縁膜より厚い膜厚を有する第２ゲート絶縁膜１２が、素子領域内の支持基板の上に配設される。ゲート電極Ｇは、第１ゲート絶縁膜の上で第１方向に延在する第１部分Ｇａと、第１部分から第１方向と異なる第２方向に延在する第２部分Ｇｂと、を具備する。第１部分と第２部分との内角を形成する部分は、第２ゲート絶縁膜の上に配設される。ソース／ドレイン拡散層Ｓ、Ｄは、ゲート電極の第１部分の下方のチャネル領域を挟むように支持基板内に形成される。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、絶縁膜上の半導体層内に形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）素子を用いたＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置に関する。
【０００２】
【従来の技術】
半導体集積回路の低消費電力化、高密度化に伴い、それらを構成する個々の素子の微細化、動作電圧の低電圧化が求められている。このような要望に対し、高速動作、低消費電力が可能なＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）素子が知られている。
【０００３】
図１２（ａ）、（ｂ）は、典型的なＳＯＩ素子を概略的に示している。図１２（ａ）、（ｂ）に示すように、半導体基板１０１上に絶縁膜１０２を介して設けられた半導体層１０３内に、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＱが形成される。ゲート電極Ｇは、Ｔ字形状とされている。これは、半導体層１０３内へのコンタクトが形成される領域１０６と、ソース・ドレイン拡散層Ｓ、Ｄ領域と、のそれぞれに異なる極性のイオンを注入する際の境界として用いられるためである。
【０００４】
図１３は、図１２（ａ）、（ｂ）のＳＯＩ素子の製造方法を概略的に示している。図１３に示すように、半導体基板１０１の上に絶縁膜１０２および半導体層１０３が形成された後、半導体層１０３が、素子領域に対応する位置を除いて除去される。次に、除去された部分の絶縁膜１０２の上に素子分離絶縁膜１０４が形成される。次に、素子領域内の半導体層１０３の上にゲート絶縁膜１０５が形成される。次に、ゲート絶縁膜１０５の上にゲート電極Ｇの材料膜が堆積される。
【０００５】
次に、ゲート電極Ｇが、リソグラフィ工程およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、パターニングされることにより、ゲート電極Ｇが形成される。
【０００６】
次に、図１２（ａ）、（ｂ）に示すように、ソース・ドレイン拡散層（図示せず）、層間絶縁膜１０６、コンタクトＣ、配線層１０７が形成される。
【０００７】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００８】
【特許文献１】
特願平９−４６６８８号公報
【０００９】
【特許文献２】
特願平９−２１０６３１号公報
【００１０】
【特許文献３】
米国特許第５，６３７，８９９号明細書
【００１１】
【発明が解決しようとする課題】
ところで、上記したように、ゲート電極ＧはＴ字形状とされているため、屈曲部を有している。ゲート電極Ｇのパターニングに用いられるＲＩＥの際、プラズマが、この屈曲部の内角を形成する部分に集中しやすい。すると、この部分でエッチングレートが早まり、ゲート絶縁膜１０５まで除去されてしまい、さらに半導体層１０３までエッチングされることがある。特に、ゲート電極Ｇとしてポリシリコンが用いられ、半導体層１０３としてシリコンが用いられる場合、これらの材料のエッチングレートは同等であるため、この問題は顕著になる。半導体層１０３までがエッチングされてしまうと、半導体装置としては不良品となり、歩留りが低下する。
【００１２】
また、近時、トランジスタの性能向上のため、ゲート絶縁膜の薄膜化が進んでいる。しかしながら、ゲート絶縁膜の膜厚が薄くなると、オフ電流およびゲートリーク電流の増加が問題となる。
【００１３】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ゲート電極の屈曲部で、半導体層までエッチングされることを防止可能な半導体装置およびその製造方法を提供しようとするものである。
【００１４】
【課題を解決するための手段】
本発明は、上記課題を解決するために以下に示す手段を用いている。
【００１５】
本発明の第１の視点による半導体装置は、支持基板と、前記支持基板内に配設された、素子領域を分離する素子分離絶縁膜と、前記素子領域内の前記支持基板の上に配設された第１ゲート絶縁膜と、前記素子領域内の前記支持基板の上に配設された、前記第１ゲート絶縁膜より厚い膜厚を有する第２ゲート絶縁膜と、前記第１ゲート絶縁膜の上で第１方向に延在する第１部分と、前記第１部分から前記第１方向と異なる第２方向に延在する第２部分と、を具備し、前記第１部分と前記第２部分との内角を形成する部分が前記第２ゲート絶縁膜の上に配設された、ゲート電極と、前記ゲート電極の前記第１部分の下方のチャネル領域を挟むように前記支持基板内に形成されたソース／ドレイン拡散層と、を具備することを特徴とする。
【００１６】
本発明の第２の視点による半導体装置の製造方法は、支持基板内に素子領域を分離する素子分離絶縁膜を形成し、前記素子領域内の前記支持基板の上に第１ゲート絶縁膜を形成し、前記素子領域内の前記支持基板の上に、前記第１ゲート絶縁膜より厚い膜厚を有する第２ゲート絶縁膜を形成し、前記第１ゲート絶縁膜の上で第１方向に延在する第１部分と、前記第１部分から前記第１方向と異なる第２方向に延在する第２部分と、を具備し、且つ前記第１部分と前記第２部分との内角を形成する部分が前記第２ゲート絶縁膜の上に配設されるようにゲート電極を形成し、前記ゲート電極の前記第１部分の下方のチャネル領域を挟むように前記支持基板内にソース／ドレイン拡散層を形成する、ことを具備することを特徴とする。
【００１７】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１８】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の平面図を概略的に示しており、図２（ａ）、（ｂ）は、図１のＩＩＡ−ＩＩＡ線、図１のＩＩＢ−ＩＩＢ線に沿った断面図をそれぞれ概略的に示している。
【００２０】
図１、図２に示すように、例えばシリコン等の半導体基板１の上に、例えばシリコン酸化膜からなる絶縁膜（Ｂｕｒｉｅｄ Ｏｘｉｄｅ： ＢＯＸ）２が設けられる。絶縁膜２の上に、例えば単結晶シリコンからなる半導体層３が設けられる。半導体層３内には、例えばシリコン酸化膜からなる素子分離絶縁膜４が設けられ、素子分離絶縁膜４により囲まれた素子領域ＡＡは、他の素子領域（図示せず）から電気的に分離される。
【００２１】
素子領域ＡＡ内の半導体層３内にＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＱが設けられる。トランジスタＱは、第１ゲート絶縁膜１１、第２ゲート絶縁膜１２、ゲート電極Ｇ、ソース拡散層Ｓ、ドレイン拡散層Ｄにより構成される。
【００２２】
第１ゲート絶縁膜１１、第２ゲート絶縁膜１２は半導体層３の上に設けられる。第２ゲート絶縁膜１２は、第１ゲート絶縁膜１１より厚い膜厚を有する。具体的には、第１ゲート絶縁膜１１は、例えば０．５ｎｍ〜１．５ｎｍの膜厚を有する。一方、第２ゲート絶縁膜１２は、例えば第１ゲート絶縁膜１１の膜厚より、例えば０．３ｎｍ〜２．０ｎｍ厚い膜厚を有する。好ましくは、第１ゲート絶縁膜１１の膜厚より、０．３ｎｍ〜０．８ｎｍ厚い膜厚を有する。これは、第２ゲート絶縁膜１２を厚くしすぎると、トランジスタＱのオフ電流が増大するからである。
【００２３】
第１ゲート絶縁膜１１および第２ゲート絶縁膜１２上に、ゲート電極Ｇが設けられる。ゲート電極Ｇは、第１方向（図１において左右方向）に延在する第１部分Ｇａと、第１部分Ｇａから第１方向と異なる第２方向（図１において上下方向）に延在する第２部分Ｇｂとを有する。ゲート電極Ｇは、典型的には、Ｔ字型の形状を有する。
【００２４】
ゲート電極Ｇの第１部分Ｇａは、第１ゲート絶縁膜１１上から第２ゲート絶縁膜１２上の一部に延在し、トランジスタＱのゲート電極として機能する。第１部分Ｇａと第２部分Ｇｂとの内角を形成する部分Ｂは、第２ゲート絶縁膜１２上に設けられる。典型的には、第２部分Ｇｂの全体が第２ゲート絶縁膜１２上に設けられる。ゲート電極Ｇの第２部分Ｇｂの端部と、第２ゲート絶縁膜１２の端部との距離Ｘは、ゲート電極Ｇの加工時の位置合わせのずれ等を考慮して、例えば、０．０３ｎｍ〜０．１５ｎｍとすることができる。好ましくは、０．０３ｎｍ〜０．０８ｎｍである。
【００２５】
ゲート電極Ｇの端部は例えば素子分離絶縁膜４上に延在し、この部分にコンタクトＣ１が設けられる。ゲート電極の側部には、側壁絶縁膜２１が設けられる。ソース拡散層Ｓおよびドレイン拡散層Ｄは、半導体層３内のゲート電極Ｇの第１部分Ｇａの下の部分を挟むように設けられる。ソース拡散層Ｓ、ドレイン拡散層Ｄは、それぞれ低濃度の拡散層Ｓａ、Ｄａと、高濃度の拡散層Ｓｂ、Ｄｂにより構成される。高濃度拡散層Ｓｂ、Ｄｂの上、およびゲート電極Ｇの上には、シリサイド２２が設けられる。参照符号Ｃは、ソース拡散層Ｓおよびドレイン拡散層Ｄのためのコンタクトである。
【００２６】
半導体層３上に、ゲート下のチャネル領域の電位を制御するためのコンタクトＣ２が設けられる。半導体装置の全面は、層間絶縁膜５により覆われる。
【００２７】
次に、図３〜図９を参照して図１、図２（ａ）、（ｂ）に示す半導体装置の製造工程について説明する。図３〜図１０は、図１、図２（ａ）、（ｂ）の半導体装置の製造工程を順に示しており、図１のＩＩＡ−ＩＩＡ線に沿った断面図である。
【００２８】
図３に示すように、例えばＰ型のシリコンから構成された半導体基板１上に、絶縁膜２、半導体層３が設けられる。次に、半導体層３の上に、例えば熱酸化によりシリコン酸化膜３１が形成される。次に、シリコン酸化膜３１の上に、例えばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン窒化膜３２およびシリコン酸化膜３３が順次形成される。
【００２９】
次に、図４に示すように、リソグラフィ工程を用いて、シリコン酸化膜３３の上の素子領域ＡＡが形成される領域にレジスト膜３４が形成される。次に、このレジストマスク３４をマスクとして、例えばＲＩＥ法等のドライエッチングによりシリコン酸化膜３３がパターニングされる。
【００３０】
次に、図５に示すようにレジスト膜３４が除去された後、シリコン酸化膜３３をマスクとして、例えばＲＩＥ法によりシリコン窒化膜３２、シリコン酸化膜３１、半導体層３がパターニングされる。
【００３１】
次に、図６に示すように、シリコン酸化膜３３が除去された後、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、絶縁膜２の上にシリコン酸化膜の材料膜が形成される。次に、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて、シリコン窒化膜３２が露出するまでこの材料膜が研磨される。この結果、素子分離絶縁膜４が形成される。
【００３２】
次に、シリコン窒化膜３２が、例えば熱燐酸により除去される。次に、半導体層３に、トランジスタ１１の閾値電圧を調整するための不純物が、例えばイオン注入法により導入される。次に、シリコン酸化膜３１が、ＨＦ系の溶液を用いて除去される。
【００３３】
次に、図７に示すように、例えば熱酸化により、素子領域ＡＡの半導体層３の上に第２ゲート絶縁膜１２の材料膜１２ａが形成される。この材料膜１２ａは、例えば第１ゲート絶縁膜１１より厚い膜厚を有する。
【００３４】
次に、図８に示すように、第２ゲート絶縁膜１２が形成される領域を覆うように、レジスト膜４１が形成される。次に、このレジスト膜４１をマスクとして、例えばＨＦ系の溶液を用いて材料膜１２ａの一部が除去される。
【００３５】
次に、図９に示すように、レジスト膜４１が除去される。次に、例えば熱酸化により、第１ゲート絶縁膜１１が形成されるとともに、材料膜１２ａの膜厚が増加する。この結果、第２ゲート絶縁膜１２が形成される。
【００３６】
次に、図１０に示すように、半導体装置上の全面に、例えばＬＰＣＶＤ（Ｌｏｗ ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてポリシリコンが堆積される。次に、リソグラフィ工程およびＲＩＥ法により、図１に示す形状のゲート電極Ｇが形成される。
【００３７】
次に、図２（ａ）、（ｂ）に示すように、ゲート電極Ｇをマスクとしてイオン注入を行うことにより、低濃度拡散層Ｓｂ、Ｄｂが形成される。次に、ＬＰＣＶＤ法およびＲＩＥ法を用いて側壁絶縁膜２１が形成される。次に、ゲート電極Ｇおよび側壁絶縁膜２１をマスクとしてイオン注入することにより、高濃度拡散層Ｓｂ、Ｄｂが形成される。
【００３８】
次に、半導体装置の表面にＴｉ、Ｃｏ、Ｎｉ等の高融点金属が堆積され、熱処理が施されることにより、シリサイド２２が形成される。次に、通常用いられる配線形成技術を用いて、層間絶縁膜５、コンタクトＣ、コンタクトＣ１、コンタクトＣ２、配線層６が形成される。この後、所望により、さらなる層間絶縁膜および多層配線層が形成される。
【００３９】
本発明の第１実施形態によれば、半導体装置は、ゲート電極Ｇは、第１部分Ｇａと、第１部分Ｇａから第１部分Ｇａの延在方向と異なる方向に延在する第２部分Ｇｂと、を有し、第１部分Ｇａと第２部分Ｇｂとの内角を形成する部分は、第１ゲート絶縁膜１１より厚い膜厚を有する第２ゲート絶縁膜１２上に設けられる。このため、ゲート電極Ｇをエッチングにより形成する際に、内角形成部分Ｂで、半導体層３までエッチングされることを防止できる。したがって、半導体装置の歩留りが低下することを回避できる。
【００４０】
また、ゲート電極Ｇの第２部分Ｇｂの下のゲート絶縁膜（第２ゲート絶縁膜１２）の膜厚が、従来技術のそれより厚く形成されている。このため、この部分でのゲート容量およびゲートリーク電流が増加することを抑制できる。したがって、トランジスタＱの性能を向上させることができる。
【００４１】
（第２実施形態）
第１実施形態では、本発明をＳＯＩ素子に適用した。これに対し、第２実施形態では、ＳＯＩ素子以外の半導体装置に適用した場合である。
【００４２】
図１１は、本発明の第２実施形態に係る半導体装置の平面図を概略的に示している。図１１に示すように、素子領域ＡＡ内にトランジスタＱが形成される。トランジスタＱのゲート電極Ｇは、第１実施形態と同様に、屈曲部を有する。そして、屈曲部の内角を形成する部分の周囲のゲート絶縁膜（第２ゲート絶縁膜）１２は、他の部分のゲート絶縁膜（第１ゲート絶縁膜）１１より厚く形成される。その他の構造については、一般的なトランジスタと同様である。
【００４３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００４４】
【発明の効果】
以上、詳述したように本発明によれば、ゲート電極の屈曲部で、半導体層までエッチングされることを防止可能な半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置を概略的に示す平面図。
【図２】図１に示す半導体装置を概略的に示す断面図。
【図３】図１および図２に示す半導体装置の製造工程を概略的に示す断面図。
【図４】図３に続く工程を概略的に示す断面図。
【図５】図４に続く工程を概略的に示す断面図。
【図６】図５に続く工程を概略的に示す断面図。
【図７】図６に続く工程を概略的に示す断面図。
【図８】図７に続く工程を概略的に示す断面図。
【図９】図８に続く工程を概略的に示す断面図。
【図１０】図９に続く工程を概略的に示す断面図。
【図１１】本発明の第２実施形態に係る半導体装置を概略的に示す平面図。
【図１２】従来の半導体装置を概略的に示す平面図および断面図。
【図１３】図１２の半導体装置の製造工程を概略的に示す断面図。
【符号の説明】
１…半導体基板、２…絶縁層、３…半導体層、４…素子分離絶縁膜、５…層間絶縁膜、６…配線層、１１…第１ゲート絶縁膜、１２…第２ゲート絶縁膜、１２ａ…材料膜、２１…側壁絶縁膜、２２…シリサイド、３１、３３…シリコン酸化膜３１、３２…シリコン窒化膜、３４、４１…レジスト膜、ＡＡ…素子領域、Ｑ…トランジスタ、Ｇ…ゲート電極、Ｇａ…ゲート電極の第１部分、Ｇｂ…ゲート電極の第２部分、Ｓ、Ｓａ、Ｓｂ…ソース拡散層、Ｄ、Ｄａ、Ｄｂ…ドレイン拡散層、Ｃ、Ｃ１、Ｃ２…コンタクト。

Claims (6)

  1. 支持基板と、
    前記支持基板内に配設された、素子領域を分離する素子分離絶縁膜と、
    前記素子領域内の前記支持基板の上に配設された第１ゲート絶縁膜と、
    前記素子領域内の前記支持基板の上に配設された、前記第１ゲート絶縁膜より厚い膜厚を有する第２ゲート絶縁膜と、
    前記第１ゲート絶縁膜の上で第１方向に延在する第１部分と、前記第１部分から前記第１方向と異なる第２方向に延在する第２部分と、を具備し、前記第１部分と前記第２部分との内角を形成する部分が前記第２ゲート絶縁膜の上に配設された、ゲート電極と、
    前記ゲート電極の前記第１部分の下方のチャネル領域を挟むように前記支持基板内に形成されたソース／ドレイン拡散層と、
    を具備することを特徴とする半導体装置。
  2. 前記支持基板が
    半導体基板と、
    前記半導体基板の上に配設された絶縁膜と、
    前記絶縁膜の上に配設された半導体層と、
    を具備することを特徴とする請求項１に記載の半導体装置。
  3. 前記第２部分が、前記第２ゲート絶縁膜の上に配設されたことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第２ゲート絶縁膜が、前記第１ゲート絶縁膜の膜厚より０．３ｎｍ乃至２．０ｎｍ以上厚い膜厚を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第２部分の端部と前記第２ゲート絶縁膜の端部との間の距離が、０．０３ｎｍ〜０．０８ｎｍであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 支持基板内に素子領域を分離する素子分離絶縁膜を形成し、
    前記素子領域内の前記支持基板の上に第１ゲート絶縁膜を形成し、
    前記素子領域内の前記支持基板の上に、前記第１ゲート絶縁膜より厚い膜厚を有する第２ゲート絶縁膜を形成し、
    前記第１ゲート絶縁膜の上で第１方向に延在する第１部分と、前記第１部分から前記第１方向と異なる第２方向に延在する第２部分と、を具備し、且つ前記第１部分と前記第２部分との内角を形成する部分が前記第２ゲート絶縁膜の上に配設されるようにゲート電極を形成し、
    前記ゲート電極の前記第１部分の下方のチャネル領域を挟むように前記支持基板内にソース／ドレイン拡散層を形成する、
    ことを具備することを特徴とする半導体装置の製造方法。
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