JP2005019996A - ハイブリッド・プレーナおよびＦｉｎＦＥＴＣＭＯＳデバイス - Google Patents

Abstract

【課題】 同じＳＯＩ基板上に位置するプレーナ単一ゲートＦＥＴおよびＦｉｎＦＥＴを含む集積半導体回路を提供すること。
【解決手段】 集積半導体回路は、シリコン・オン・インシュレータ（ＳＯＩ）基板の埋込み絶縁層の上に位置するＦｉｎＦＥＴとプレーナ単一ゲートＦＥＴとを含む。プレーナ単一ＦＥＴは、ＳＯＩ基板のパターン化された頂部半導体層の表面上に位置し、ＦｉｎＦＥＴはプレーナ単一ゲートＦＥＴに垂直な垂直チャネルを有する。本発明は、また、このような集積回路を形成するための方法も提供する。上記方法の場合には、ＦｉｎＦＥＴ能動デバイス領域の幅をトリミングする際にレジスト画像形成とパターン化されたハードマスクを使用し、以降のレジスト画像形成およびエッチングを、ＦＥＴデバイス領域の厚さを薄くする際に使用する。トリミングされた能動ＦｉｎＦＥＴデバイス領域は、厚さを薄くしたプレーナ単一ゲートＦＥＴデバイス領域に垂直になるように形成される。
【選択図】 図１４

Description

本発明は、集積半導体デバイスに関し、特にプレーナ単一ゲート相補型金属酸化膜半導体（ＣＭＯＳ）デバイスおよび二重ゲート・デバイス、すなわち、同じ半導体基板上に作られるＦｉｎＦＥＴを含む集積半導体回路に関する。ある場合には、プレーナ単一ゲートＣＭＯＳデバイスは、薄いシリコン・オン・インシュレータ（ＳＯＩ）層上に形成されたｎＦＥＴであり、ＦｉｎＦＥＴは、（１１０）の方向を向いている表面オリエンテーションを有する垂直チャネルを有するｐＦｉｎＦＥＴ構造である。別の場合には、プレーナ単一ゲートＣＭＯＳデバイスは、（１１０）の表面オリエンテーションを有する薄いＳＯＩ層上に形成されたｐＦＥＴであり、ＦｉｎＦＥＴは、（１００）の表面オリエンテーションを有する垂直チャネルを有するｎＦｉｎＦＥＴ構造である。本発明は、また、本発明の集積半導体回路を製造する方法も提供する。

現在の半導体技術においては、ｎＦＥＴおよびｐＦＥＴのような相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、通常、半導体ウェハ上に１つの表面オリエンテーションの方向に形成される。より詳細に説明すると、大部分の半導体デバイスは、（１００）の表面オリエンテーションを有するようにシリコン基板上に形成される。

電子が（１００）のシリコン表面オリエンテーションに対して高い移動度を有することは周知であるが、正孔が（１１０）の表面オリエンテーションに対して高い移動度を有することも周知である。すなわち、（１００）のシリコン上の正孔移動度の値は、この結晶学的オリエンテーションに対する対応する電子正孔移動度よりも約ｘ２〜ｘ４だけ低い。この違いを補正するために、ｐＦＥＴは、通常、ｎＦＥＴのプルダウン電流に対してプルアップ電流のバランスをとり、均一の回路切替えを行うためにより広い幅を有するように設計される。より広い幅を有するｎＦＥＴは望ましいものでない。何故なら、このような幅がチップ・エリアの極めて大きな部分を占めるからである。

一方、（１１０）のシリコン上の正孔移動度は、（１００）のシリコン上の正孔移動度よりもｘ２だけ高い。それ故、（１１０）の表面上に形成されたｐＦＥＴは、（１００）の表面上に形成されたｐＦＥＴよりも極めて高い駆動電流を示す。都合の悪いことに、（１１０）のシリコン表面上の電子の移動度は、（１００）のシリコン表面と比較すると極めて低くなる。

従来のｐＦＥＴおよびｎＦＥＴは、二重ゲート・デバイスと比較すると、非常に短いチャネルの長さに対して、通常、低い副しきい値電圧特性と小さい駆動電流とを有するプレーナ単一ゲート・デバイスである。従来のプレーナ・デバイスと比較した場合、二重ゲート構造はその副しきい値特性および駆動電流が改善されている。特に重要な二重ゲート・デバイスの１つのタイプは、ＦｉｎＦＥＴである。ＦｉｎＦＥＴは、高いが薄い垂直チャネル領域を含む二重ゲート・デバイスである。

垂直チャネル構造により、（１００）の表面オリエンテーションを有するウェハは、（１１０）のチャネル表面オリエンテーションを有するＦｉｎＦＥＴを形成するために使用される。この場合、ｐＦｉｎＦＥＴは、（１００）の表面オリエンテーションを有するウェハ上に形成された従来のＣＭＯＳデバイスと比較すると高い移動度を有する。しかし、（１００）の表面オリエンテーション上に形成されたｎＦｉｎＦＥＴは、（１００）の表面チャネル・オリエンテーション上の従来のｎＦＥＴと比較すると移動度は低くなる。

半導体ウェハ上に異なるタイプのプレーナ単一ゲート・デバイスまたは異なるタイプの二重ゲート・デバイスを形成することは周知であるが、デバイスが各デバイスの性能を強化する表面オリエンテーションを有するように形成されるように、同じウェハ上にプレーナ・デバイスおよびＦｉｎＦＥＴデバイスの両方を集積する技術の開発が待望されている。より詳細に説明すると、プレーナＣＭＯＳデバイスとして少なくとも１つのｎＦＥＴを、また他のデバイスとして少なくとも１つのｐＦｉｎＦＥＴを含む集積半導体回路を提供する技術の開発が待望されている。ｐＦｉｎＦＥＴは、構造が（１１０）の方向を向いている表面チャネルを有するように形成しなければならない。これとは別に、ｎＦｉｎＦＥＴが（１００）の表面オリエンテーションを有し、プレーナｐＦＥＴデバイスが（１１０）の表面オリエンテーションを有するように、（１１０）の表面オリエンテーションを有するウェハ上に形成されたｎＦｉｎＦＥＴからなる回路を提供する技術の開発が待望されている。

本発明の１つの目的は、同じ半導体基板上に少なくとも１つのＦｉｎＦＥＴデバイスおよび少なくとも１つのプレーナ単一ゲートＦＥＴデバイスを含む集積半導体回路を提供することである。

本発明のもう１つの目的は、各デバイスがデバイスの性能を強化する方向を向くように、同じ半導体基板上に形成される少なくとも１つのＦｉｎＦＥＴデバイスおよび少なくとも１つのプレーナ単一ゲートＦＥＴデバイスを含む集積半導体回路を提供することである。

本発明のさらにもう１つの目的は、ｎＦＥＴおよびｐＦｉｎＦＥＴを備える集積半導体回路を提供することである。この場合、ｐＦｉｎＦＥＴ構造は、（１１０）の表面オリエンテーションを有し、ｎＦＥＴは（１００）の表面オリエンテーションを有する。

本発明の他の目的は、ｐＦＥＴおよびｎＦｉｎＦＥＴを備える集積半導体回路を提供することである。この場合、ｐＦＥＴ構造は（１１０）の表面オリエンテーションを有する。

本発明のもう１つの目的は、ハイブリッド・プレーナおよびＦｉｎＦＥＴ ＣＭＯＳデバイスを提供するための簡単で容易な方法を提供することである。

上記および他の目的および利点は、ＦｉｎＦＥＴ能動デバイス領域の幅をトリミングする際にレジスト画像形成およびパターン化されたハードマスクを使用し、その後で、ＦＥＴのデバイス・エリアの厚さを薄くする際にレジスト画像形成およびエッチングを使用する方法により本発明により達成される。トリミングされた能動ＦｉｎＦＥＴデバイス領域は、薄くなったＦＥＴデバイス領域に垂直になるように形成される。さらに、ＦｉｎＦＥＴデバイス領域は、（１１０）の方向を向くように形成され、一方、薄くなったＦＥＴデバイス領域は、（１００）の方向を向いている。別の方法としては、基板として（１１０）の表面オリエンテーションのウェハを使用し、ＦｉｎＦＥＴが（１００）の表面オリエンテーションを有し、一方、プレーナ単一ゲート・デバイスが（１１０）の表面オリエンテーションを有するようにすることもできる。

広義には、本発明の方法は、下記のステップ、すなわち、
埋込み絶縁層上に位置する少なくとも１つの頂部半導体層を備えるシリコン・オン・インシュレータ構造を提供するステップであって、前記頂部半導体層が、前記構造のＦｉｎＦＥＴ領域内に位置する少なくとも１つのパターン化されたハードマスクと前記構造のＦＥＴ領域内に位置する少なくとも１つのパターン化されたハードマスクを有している、ステップと、
ＦＥＴ領域を保護し、前記ＦｉｎＦＥＴ領域内の少なくとも１つのパターン化されたハードマスクをトリミングするステップと、
前記埋込み絶縁体層上の前記ハードマスク・ストッピングで保護されていない頂部半導体の露出している部分をエッチングするステップであって、前記エッチングがＦｉｎＦＥＴ能動デバイス領域およびＦＥＴ能動デバイス領域を形成し、前記ＦｉｎＦＥＴ能動デバイス領域がＦＥＴ能動デバイス領域に垂直となっている、ステップと、
ＦｉｎＦＥＴ能動デバイス領域を保護し、及びＦＥＴ能動デバイス領域を薄くすることで、ＦＥＴデバイス領域がＦｉｎＦＥＴ能動デバイス領域の高さより低くなるようにするステップと、
ＦｉｎＦＥＴ能動デバイス領域の各露出垂直面上にゲート誘電体を形成し、一方、ＦＥＴデバイス領域の露出水平面上にゲート誘電体を形成するステップと、
ゲート誘電体の各露出面上にパターン化されたゲート電極を形成するステップと、
を含む。

本発明は、また、シリコン・オン・インシュレータ基板の埋込み絶縁層の上に位置する少なくとも１つのｐＦｉｎＦＥＴと少なくとも１つのｎＦＥＴを備える集積半導体回路に関する。前記少なくとも１つのｎＦＥＴは、シリコン・オン・インシュレータ基板の頂部半導体層の表面上に位置していて、前記少なくとも１つのｐＦｉｎＦＥＴは、少なくとも１つのｎＦＥＴに垂直な垂直チャネルを有する。別の場合には、集積半導体回路は、シリコン・オン・インシュレータ基板の埋込み絶縁層の上に位置する少なくとも１つのｎＦｉｎＦＥＴ、および少なくとも１つのｐＦＥＴを有する。前記少なくとも１つのｐＦＥＴは、シリコン・オン・インシュレータ基板の頂部半導体層の表面上に位置していて、前記少なくとも１つのｎＦｉｎＦＥＴは、少なくとも１つのｐＦＥＴに垂直な垂直チャネルを有する。

広義には、本発明の集積半導体回路は、シリコン・オン・インシュレータ基板の埋込み絶縁層の上に位置する少なくとも１つのＦｉｎＦＥＴおよび少なくとも１つのプレーナ単一ゲートＦＥＴを備える。前記少なくとも１つのプレーナ単一ゲートＦＥＴは、シリコン・オン・インシュレータ基板のパターン化された頂部半導体層を含む能動デバイス領域を備えていて、前記少なくとも１つのＦｉｎＦＥＴは、少なくとも１つのプレーナ単一ゲートＦＥＴに垂直な垂直チャネルを有する。

本願に添付した図面を参照しながら、ハイブリッド・プレーナおよびＦｉｎＦＥＴ ＣＭＯＳデバイスおよびこれらデバイスを形成するための方法を提供する本発明について詳細に説明する。添付の図面においては、類似および対応する素子には類似の参照符号がつけてある。下記の説明および図面においては、１つのｎＦＥＴおよび１つのｐＦｉｎＦＥＴを示してあることに留意されたい。図面には１つのｎＦＥＴおよび１つのｐＦｉｎＦＥＴしか示していないが、本発明は、ＳＯＩ基板上に複数の各タイプのデバイスを形成するためにも同様に適用できる。さらに、本発明の構造は、垂直デバイスがｎＦｉｎＦＥＴとなり、プレーナ・デバイスがｐＦＥＴとなるように形成することもできる。

図１は、本発明で使用することができる処理前のＳＯＩ基板１０である。ＳＯＩ基板１０は、底部半導体層１２と頂部半導体層１６との間に位置する埋込み絶縁領域１４を含む。ある場合には、業界では、頂部半導体層１６は、ＳＯＩ基板のＳＯＩ層と呼ばれる。このＳＯＩ層とは、通常、能動デバイスが形成されるＳＯＩ基板の層である。

本明細書においては、底部半導体層１２および頂部半導体層１６を説明するために使用する「半導体」という用語は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰまたは他の類似のＩＩＩ／Ｖ化合物半導体を含む任意の半導体材料を指す。これらの半導体の多重層もこれらの中に含まれる。好ましい実施形態の場合には、両方の半導体層、すなわち、ＳＯＩ基板１０の底部半導体層１２および頂部半導体層１６は両方ともシリコンからなる。

埋込み絶縁層１４としては、単結晶または非結晶酸化物または窒化物を使用することができる。本発明の好ましい実施形態の場合には、埋込み絶縁層１４は酸化物である。埋込み絶縁層１４は図に示すように連続していてもよいし、または連続していなくてもよい。連続していない埋込み絶縁領域が存在する場合には、当該絶縁領域は半導体材料で囲まれる孤立したアイランド（島）として存在する。

ＳＯＩ基板１０は、標準（１００）のオリエンテーションのウェハのものであってもよいし、（１１０）のオリエンテーションのウェハであってもよいし、または任意の他の表面オリエンテーションのものであってもよい。ＳＯＩ基板の好適なオリエンテーションとしては、（１００）の表面オリエンテーションのものがある。

ＳＯＩ基板１０は、例えば、ＳＩＭＯＸ（酸素のイオン注入による分離）またはボンディングを含む標準プロセスにより形成することができる。ボンディングを使用する場合には、ボンディング・プロセスの後で、オプションとしての厚さを薄くするステップを実行することができる。オプションとしての厚さを薄くするステップにより、頂部半導体層の厚さが薄くなり、より望ましい厚さを有する層になる。

ＳＯＩ基板１０の頂部半導体層１６の厚さは約１００〜約１０００Åであるが、約５００〜約７００Åであることがより一層好ましい。ＳＯＩ基板１０の埋込み絶縁層１４の厚さは約１０〜約２０００Åであり、約１０００〜約１５００Åであることがより一層好ましい。本発明の場合、底部半導体層１２の厚さは全く重要ではない。

次に、酸化膜層１８が、例えば、図２に示す構造を供給する頂部半導体層１６の上の露出表面上に形成される。より詳細には、酸化膜層１８は、ＳＯＩ基板１０の頂部半導体層１６を酸化することにより形成される。酸化プロセスは、湿式または乾式熱酸化プロセスにより実行することができる。本発明のこの時点で使用する酸化プロセスは、通常、約１０００℃またはそれ以上の温度で行われる。別の方法としては、酸化膜層１８を、例えば、化学蒸着（ＣＶＤ）、プラズマ援用ＣＶＤ、または化学溶液堆積を含む堆積プロセスにより形成することもできる。例えば、図２は、酸化膜層１８を含む結果として得られる構造を示す。

本発明のこの時点で形成された酸化膜層１８の厚さは、この層を形成するために使用する条件により異なる。しかし、通常、酸化膜層１８の厚さは約２００〜約８００Åであり、約４００〜約６００Åであることがより一層好ましい。本発明の場合には、酸化膜層１８は、能動領域を形成するため、ならびに、ゲート・スタック・エッチング中およびスペーサ・エッチング中にもＦｉｎＦＥＴを保護するための保護層を形成するために、後のシリコン・エッチング中にハードマスクとして使用される。

ＳＯＩ基板１０上に酸化膜層１８を形成した後で、シリコンを含むキャップ層２０が酸化膜層１８の上部の露出表面上に堆積される。例えば、図３は、キャップ層２０を堆積した後に形成された結果として得られる構造を示す。スパッタ・エッチング・プロセスのような堆積プロセスにより形成されるキャップ層２０は、ＦｉｎＦＥＴトリミング・プロセス中に酸化膜層１８を保護するために使用される。キャップ層２０は、通常、酸化膜層１８よりも薄い。より詳細に説明すると、キャップ層２０の厚さは約１０〜約５００Åであり、約５０〜約１００Åであることがより一層好ましい。

本発明のこの時点で、ｐＦｉｎＦＥＴ能動デバイス領域およびｎＦＥＴ能動デバイス領域のためのレジスト画像を、別の方法としては、ｎＦｉｎＦＥＴ能動デバイス領域およびｐＦＥＴ能動デバイス領域のためのレジスト画像を、パターン化するためにリソグラフィが使用される。より詳細に説明すると、パターン化されたレジスト画像２２（ＦｉｎＦＥＴ能動デバイス領域を形成する）、およびパターン化されたレジスト画像２４（ＦＥＴ能動デバイス領域を形成する）が、キャップ層２０の予め定めた部分上に形成される。パターン化されたレジスト画像２２および２４は、最初に、キャップ層２０の全表面上にフォトレジストを塗布し、次に、フォトレジストを所望する照射パターンに露出し、その後で従来のレジスト現像装置により露出フォトレジストにパターンを現像することにより形成される。例えば、図４は、パターン化されたフォトレジスト画像２２および２４を含む構造を示す。

次に、キャップ層２０とレジスト画像２２および２４により保護されていない酸化膜層１８とが、それぞれ、ＦｉｎＦＥＴ能動領域およびＦＥＴ能動領域用のハードマスク・パターンを形成するために、レジスト画像に選択的にエッチングされる。本発明のこのステップで使用するエッチングは、指向性反応イオンエッチング・プロセス、または、頂部半導体層１６の上面上のキャップ層２０と酸化膜層１８ストッピングとを除去することができる類似の乾式エッチング・プロセスである。例えば、図５は、本発明のこのステップが実行された後で形成される結果として得られる構造を示す。

エッチング・ステップの後で、ハードマスク・パターン２６およびハードマスク・パターン２８を露出するために、湿式溶媒ストリッピング・プロセスまたは当業者であれば周知の標準アッシング・プロセスにより、レジスト画像２２および２４が除去される。本発明の場合には、ハードマスク・パターン２６は、ＦｉｎＦＥＴ用の能動領域を形成するために使用され、一方、ハードマスク・パターン２８は、プレーナ単一ゲートＦＥＴ用の能動領域を形成する際に使用される。次に、図６の構造を提供するためにプレーナ単一ゲートＦＥＴが形成されることになる領域内に、レジスト・マスク３０が形成される。

図６に示すように、レジスト・マスク３０は、ハードマスク・パターン２８およびハードマスク・パターン２８に端接している頂部半導体層１６の一部を覆う。レジスト・マスク３０は、図５の構造にフォトレジストを塗布し、その後でリソグラフィにより塗布したフォトレジストをパターン化することにより形成される。

次に、ハードマスク・パターン２６、より詳細に説明すると、ＦｉｎＦＥＴ（ｐまたはｎ）用のハードマスク・パターンの酸化膜層１８が、化学的酸化物除去プロセスにより選択的にトリミングされる。化学的酸化物除去（ＣＯＲ）処理ステップは、約３０ミリ・トルまたはそれ以下、好適には、約１ミリ・トル〜約１０ミリ・トルの圧力で、また約２５℃または室温より若干高い温度で、ＨＦとアンモニアのガス状混合物に構造を露出するステップを含む。ＨＦガスとアンモニア・ガスの比率は約１：１０から約１０：１であるが、約２：１であることがより一層好ましい。

別の方法の場合には、ＦｉｎＦＥＴ用のハードマスク・パターン２６が、酸化物を選択的に除去するフッ化水素酸のような化学エッチング剤を使用する湿式エッチング・プロセスによりトリミングされる。

例えば、図７は、トリミング・ステップを実行した後に形成された結果として得られる構造を示す。この図に示すように、ハードマスク・パターン２６の酸化膜層１８の厚さは、上に位置するパターン化されたキャップ層２０およびハードマスク・パターン２８の酸化膜層より薄い。トリミング・ステップの後で、ＦＥＴデバイス領域をブロックしているレジスト・マスク３０が、従来のストリッピング・プロセスにより除去される。

本発明のこの時点で、反応性イオン・エッチング、プラズマ・エッチング、イオン・ビーム・エッチング、またはレーザ研磨、といった乾式エッチング・プロセスが、ＦｉｎＦＥＴおよびＦＥＴ用の能動領域をエッチングするために使用される。より詳細に説明すると、キャップ層２０とトリミングしたハードマスク・パターン２６またはハードマスク・パターン２８により保護されていない頂部半導体層１６とを除去するために乾式エッチング・プロセスが使用される。それ故、本発明のこの時点で使用されるエッチング・ステップは、埋込み絶縁層１４上の構造ストッピングからすべての保護されていないシリコン（または半導体材料）を除去する。図８は結果として得られる構造を示す。

図８の場合には、参照符号３２は、ＦｉｎＦＥＴ用の能動デバイス領域を示し、一方、参照符号３４は、プレーナ単一ゲートＦＥＴ（ｐまたはｎ）用の能動デバイス領域を示す。ＦｉｎＦＥＴ能動デバイス領域の一部は、ＦｉｎＦＥＴ（ｐまたはｎ）のチャネル領域としての働きをする。ある実施形態の場合には、ｐＦｉｎＦＥＴのチャネル領域は、（１１０）の表面オリエンテーションを有する。別の方法の場合で、処理前のウェハが（１１０）の表面オリエンテーションを有している場合には、ＦｉｎＦＥＴは、（１００）の表面オリエンテーションを有するｎＦｉｎＦＥＴであり、一方、プレーナ単一ゲート・デバイスは、（１１０）の表面オリエンテーションを有するｐＦＥＴである。

もう１つのレジスト・マスク３６が、標準リソグラフィ・プロセスによりＦｉｎＦＥＴ領域上にパターン化される。次に、ＦＥＴ能動デバイス領域３４上のパターン化されたハードマスク２８の酸化膜層１８を選択的に除去するために、エッチング・プロセスが使用される。ＦＥＴ能動デバイス領域３４から、パターン化されたハードマスク２８の酸化膜層１８を除去するために使用されるエッチング・プロセスには、湿式化学エッチング・プロセスまたは乾式エッチング・プロセスを含めることができる。例えば、レジスト・マスク３６形成後の、また、ＦＥＴデバイス領域３４からパターン化された酸化膜層１８のエッチング後の、結果として得られる構造が図９に示される。

レジスト・マスク３６が除去されると、ＦＥＴデバイス領域３４を、ＳｉＯ_２に対して非常に選択的なエッチング・プロセスにより薄くすることができる。別の方法としては、厚さを薄くするプロセス中、レジスト・マスクを正しい位置に置いたままにしておくことができる。図１０は、薄くなったＦＥＴ能動デバイス領域３４を示す。ＦＥＴデバイス領域３４を薄くした後で、レジスト・マスク３６が、従来のレジスト・ストリッピング・プロセスにより構造から除去される。本発明のこの時点で、ＦｉｎＦＥＴ能動デバイス領域３２の高さｈ_１が、ＦＥＴ能動デバイス領域３４の高さｈ_２より高いものであることに留意されたい。本発明のこの時点での構造のもう１つの特徴は、ＦｉｎＦＥＴ能動デバイス領域が、ＦＥＴ能動デバイス領域に垂直であることである。能動デバイス領域の構成により、処理前のウェハが（１００）の表面オリエンテーションを有している場合には、ＦｉｎＦＥＴは（１１０）の表面オリエンテーションを有する。処理前のウェハが（１１０）の表面オリエンテーションを有している場合には、ＦｉｎＦＥＴは、（１００）の表面オリエンテーションを有する。

ＦｉｎＦＥＴおよびＦＥＴの能動領域からすべての損傷した半導体層を除去する目的で、犠牲酸化膜層（図示せず）を形成するために酸化プロセスが実行される。本発明のこの時点で形成された犠牲酸化膜層の厚さは、酸化プロセス自身の条件により変化する。しかし、通常、犠牲酸化膜層の厚さは約３０〜約１００Åである。望む場合には、本発明のこの段階で、ブロック・マスク（図示せず）は、ＦＥＴ領域上でパターン化することができ、イオン注入プロセスは、デバイスのしきい値電圧を設定する目的でＦｉｎＦＥＴチャネル領域を注入するために実行することができる。ＦＥＴデバイスのしきい値電圧を設定するために、類似の手順を実行することができる。次に、通常、従来のアニール（焼きなまし）プロセスが、ドーピング剤を作動させるために実行される。

次に、犠牲酸化膜層が、湿式または乾式エッチング・プロセスにより当該構造から除去される。次に、ゲート誘電体４０が、ＦｉｎＦＥＴ能動デバイス領域３２の露出垂直面上、およびＦＥＴ能動デバイス領域３４の露出水平面上に形成される。ゲート誘電体４０は、酸化物、窒化物、オキシニトライド、またはこれらの任意の組合わせを含むことができる。ゲート誘電体４０は、ＳｉＯ_２、Ａｌ_２Ｏ_２、酸化ペロブスカイト、または他の類似の酸化物、といった酸化物であることが好ましい。ゲート誘電体４０は、熱酸化、窒化またはオキシ窒化プロセスにより形成される。ゲート誘電体４０の厚さは約０．５〜約１０ｎｍであるが、約０．８〜約１．０ｎｍであることがより一層好ましい。

図１１は、ゲート誘電体４０を含む構造を示す。ＦｉｎＦＥＴ能動デバイス領域３２は、露出垂直面上に形成された２つのゲート誘電体を有し、一方、ＦＥＴ能動デバイス３４は、その露出水平面上に形成された１つのゲート誘電体を有することに留意されたい。

次に、ゲート導体材料４２が、図１１の全構造上に形成され、例えば、図１２に示す構造ができる。ゲート導体材料４２は、例えば、化学蒸着（ＣＶＤ）、プラズマ援用ＣＶＤ、蒸着、スパッタリング、化学溶液堆積、または原子層堆積、といった従来の堆積プロセスにより形成される。ゲート導体材料４２は、ポリシリコンか、タングステンのような元素金属か、１つまたはそれ以上の元素金属を含む合金か、ケイ素化合物か、または、例えば、ポリシリコン／タングステンもしくはケイ素化合物といったこれらのスタック組合わせ、を含むことができる。

次に、ゲート導体材料の上にレジスト画像をパターン化するためにリソグラフィ・プロセスが使用される。次に、ゲート導体材料をＦｉｎＦＥＴおよびＦＥＴ用のゲート電極にパターン化するために、エッチング・プロセスが使用される。ゲートに垂直な断面図である図１３の場合には、参照符号４４はＦｉｎＦＥＴ用のパターン化されたゲート電極を示し、一方、参照符号４６はＦＥＴ用のパターン化されたゲート電極を示す。

ある実施形態の場合には、ゲート・スタック・エッチングを行う前に、ゲート電極領域上でハードマスクをパターン化すると有利な場合がある。ＦｉｎＦＥＴゲート用のハードマスクは、リソグラフィ・マスクによりブロックすることができ、ＦＥＴゲート・スタックをリソグラフィ・マスクに対して選択的にエッチングすることができる。このプロセスは、ＦｉｎＦＥＴ用のゲート・スタックをエッチングするために反復して実行することができる。

本発明のこの時点で、図示していないレジスト・マスクがＦＥＴ領域上にパターン化され、望む場合には、ハロ・インプラントならびにＦｉｎＦＥＴ領域用の拡張インプラントを注入するために、低エネルギー・イオン注入プロセス（２０ＫｅＶ程度またはそれ以下）が使用される。オプションとしてのＦｉｎＦＥＴハロ・インプラント用の典型的なインプラント種としては、ヒ素を使用することができる。ＦｉｎＦＥＴがｐタイプのデバイスである場合には、ＦｉｎＦＥＴ拡張用の典型的なインプラントはホウ素またはＢＦ_２である。レジスト・マスクは溶媒ストリッピング・プロセスまたは酸素アッシュ・プロセスにより除去される。望む場合には、もう１つのレジスト・マスク（図示せず）が、次にＦｉｎＦＥＴ領域およびＦＥＴハロ上でパターン化され、オプションとしてのハロ・インプラント用にＦＥＴ拡張がホウ素またはインジウムを用いて注入され、プレーナ単一ゲートＦＥＴがｎＦＥＴである場合には、ＦＥＴ拡張用にヒ素が注入される。レジスト・マスクは、従来のレジスト除去プロセスにより除去される。

酸化物、窒化物、オキシニトライド、またはこれらの任意の組合わせ、といった誘電体が堆積され、また、ソース／ドレーン・スペーサを形成するために指向性エッチング・プロセスが使用される。ある実施形態の場合には、最初に約３５〜約１００Åの厚さの薄い酸化物ライナーを堆積し、その後で、約１００〜約７００Åの厚さのＳｉＮ層を堆積すると有利な場合がある。独立スペーサ・エッチング・プロセスは、ＦＥＴを覆うためにレジスト・マスクを用いることにより、実行することができる。一方、ＦｉｎＦＥＴスペーサ４８が形成され、ＦＥＴスペーサ５０が形成される一方で、ＦｉｎＦＥＴをもう１つのレジスト・マスクにより保護することができる。例えば、図１４は、ソース／ドレーン・スペーサ４８および５０を含む結果として得られる構造を示す。

次に、ソース／ドレーン・インプラント（図示せず）が、従来のブロック・マスクおよびイオン注入によりＦｉｎＦＥＴおよびＦＥＴ用に形成される。寄生抵抗を低減するために、選択的エピタキシャルＳｉの層を、注入の前にソース／ドレーン領域上に成長させることができる。次に、従来の急速熱アニール・プロセスを、接合部を作動させるために使用することができる。ソース／ドレーン・ジャンクションの作動の後で、低抵抗のソース／ドレーン接触領域を生成するためにシリサイド・プロセスを使用することができる。ラインの後部過程を通してプロセスを続けるために、従来の相互接続プロセスを使用することができる。

好ましい実施形態を参照しながら本発明を詳細に図示し、説明してきたが、当業者であれば本発明の趣旨および範囲から逸脱することなしに、形状および詳細を上記のようにまたは他の方法で変更することができることを理解することができるだろう。それ故、本発明は、説明し図示してある正確な形および詳細によって限定されるのではなく、特許請求の範囲内に含まれるものである。

本発明で使用する処理前のＳＯＩ基板を示す図面（断面図）である。 図１のＳＯＩ基板の上面上に酸化膜層を含む構造を示す図面（断面図）である。 図２の構造の上に位置するキャップ層を含む構造を示す図面（断面図）である。 能動デバイス領域を形成するためのレジスト画像を形成するために、リソグラフィを使用した後の構造を示す図面（断面図）である。 キャップ層および酸化膜層をレジスト画像に対して選択的にエッチングした後の構造を示す図面（断面図）である。 レジスト画像を除去し、ＦＥＴデバイス領域をブロックするレジスト画像を形成した後の構造を示す図面（断面図）である。 ＦｉｎＦＥＴハードマスクをトリミングした後の構造を示す図面（断面図）である。 ブロッキング・マスクを除去し、ＦｉｎＦＥＴおよびＦＥＴ能動デバイス領域を形成しているＳＯＩ基板の頂部半導体層の露出表面をエッチングした後の構造を示す図面（断面図）である。 ＦｉｎＦＥＴ能動デバイス領域をブロックし、ＦＥＴデバイス領域からハードマスクを除去した後の構造を示す図面（断面図）である。 ＦＥＴ能動デバイス領域を薄くして、ＦｉｎＦＥＴ能動デバイス領域の高さよりも低い高さにした後の構造を示す図面（断面図）である。 ＦｉｎＦＥＴ能動デバイス領域の垂直な表面上とＦＥＴ能動デバイス領域の水平面上にゲート誘電体を形成した後の構造を示す図面（断面図）である。 堆積したゲート導体材料を含む構造を示す図面（断面図）である。 パターン化されたゲート電極を含む構造を示す図面（ゲートに垂直な断面図）である。 本発明の最終的な構造を示す図面（ゲートに垂直な断面図）である。

符号の説明

１０ ＳＯＩ基板
１２ 底部半導体層
１４ 埋込み絶縁領域
１６ 頂部半導体層
１８ 酸化膜層
２０ キャップ層
２２，２４ パターン化されたフォトレジスト画像
２６，２８ ハードマスク・パターン
３０，３６ レジスト・マスク
３２ ＦｉｎＦＥＴ能動デバイス領域
３４ ＦＥＴ能動デバイス領域
４０ ゲート誘電体
４２ ゲート導体材料
４４，４６ ゲート電極
４８ ＦｉｎＦＥＴスペーサ
５０ ＦＥＴスペーサ

Claims (18)

1. 集積半導体回路を形成するための方法であって、
   埋込み絶縁層上に位置する少なくとも１つの頂部半導体層を含むシリコン・オン・インシュレータ構造を提供するステップであって、前記頂部半導体層が、前記構造のＦｉｎＦＥＴ領域内に位置する少なくとも１つのパターン化されたハードマスクと前記構造のＦＥＴ領域内に位置する少なくとも１つのパターン化されたハードマスクとを有する、ステップと、
   ＦＥＴ領域を保護し、前記ＦｉｎＦＥＴ領域内の前記少なくとも１つのパターン化されたハードマスクをトリミングするステップと、
   前記埋込み絶縁体層上の前記ハードマスク・ストッピングで保護されていない前記頂部半導体の露出部分をエッチングするステップであって、前記エッチングが、ＦｉｎＦＥＴ能動デバイス領域およびＦＥＴ能動デバイス領域を形成し、前記ＦｉｎＦＥＴ能動デバイス領域が前記ＦＥＴ能動デバイス領域に垂直である、ステップと、
   前記ＦｉｎＦＥＴ能動デバイス領域を保護し、及び前記ＦＥＴ能動デバイス領域を薄くして、その結果前記ＦＥＴデバイス領域が、前記ＦｉｎＦＥＴ能動デバイス領域の高さより低くなるようにするステップと、
   前記ＦｉｎＦＥＴ能動デバイス領域の各露出垂直面上にゲート誘電体を形成し、一方で、前記ＦＥＴデバイス領域の露出水平面上にゲート誘電体を形成するステップと、
   前記ゲート誘電体の各露出面上に、パターン化されたゲート電極を形成するステップと、
   を有する方法。
2. 前記パターン化されたゲート電極と端接するスペーサを形成するステップをさらに有する、請求項１に記載の方法。
3. 前記パターン化されたハードマスクが、
   前記頂部半導体層の表面上に酸化膜層を形成するステップと、
   前記酸化膜層上にキャップ層を形成するステップと、
   前記キャップ層の露出表面にフォトレジストを塗布するステップと、
   前記フォトレジストを照射パターンに露出するステップと、
   前記パターンをフォトレジストに現像するステップと、
   前記パターンを前記フォトレジストから前記キャップ層および前記酸化膜層に移送するステップと、
   により形成される、請求項１に記載の方法。
4. 前記ＦＥＴ領域を保護するステップが、前記ＦＥＴ領域にレジスト・マスクを適用するステップを含む、請求項１に記載の方法。
5. 前記トリミング・ステップが、化学的酸化物除去プロセスまたは湿式エッチング・プロセスを含む、請求項１に記載の方法。
6. 前記ＦｉｎＦＥＴ能動デバイス領域が、（１１０）の表面オリエンテーションを有し、前記ＦＥＴ能動デバイス領域が（１００）の表面オリエンテーションを有する、請求項１に記載の方法。
7. 前記ＦｉｎＦＥＴ能動デバイス領域を保護する前記ステップが、前記ＦｉｎＦＥＴ能動デバイス領域にレジスト・マスクを適用するステップを含む、請求項１に記載の方法。
8. 前記ＦｉｎＦＥＴ能動デバイス領域が（１００）の表面オリエンテーションを有し、前記ＦＥＴデバイス領域が（１１０）の表面オリエンテーションを有する、請求項１に記載の方法。
9. 前記厚さを薄くするステップが、ＳｉＯ_２に対して高度に選択的なエッチング・プロセスを含む、請求項１に記載の方法。
10. 前記ゲート誘電体が、熱酸化プロセスにより形成された酸化物である、請求項１に記載の方法。
11. 前記パターン化されたゲート電極が、
    ゲート導体材料を堆積するステップと、
    前記ゲート導体材料の頂部上にパターン化されたレジストを形成するするステップと、
    前記パターン化されたレジストにより保護されていない前記ゲート導体の露出部分をエッチングするステップと、
    により形成される、請求項１に記載の方法。
12. 集積半導体回路であって、
    シリコン・オン・インシュレータ基板の埋込み絶縁層上に位置する少なくとも１つのＦｉｎＦＥＴと、少なくとも１つのプレーナ単一ゲートＦＥＴとを備え、前記少なくとも１つのプレーナ単一ゲートＦＥＴが、前記シリコン・オン・インシュレータ基板のパターン化された頂部半導体層を有する能動デバイス領域を含み、前記少なくとも１つのＦｉｎＦＥＴが、前記少なくとも１つのプレーナ単一ゲートＦＥＴに垂直な垂直チャネルを有する、集積半導体回路。
13. 前記頂部半導体層がＳｉからなる、請求項１２に記載の集積半導体回路。
14. 前記埋込み絶縁層が酸化物からなる、請求項１２に記載の集積半導体回路。
15. 前記垂直チャネルの高さが、前記少なくとも１つのプレーナ単一ゲートＦＥＴの前記パターン化された頂部半導体層より高い、請求項１２に記載の集積半導体回路。
16. 前記垂直チャネルが、（１１０）の表面オリエンテーションを有し、前記少なくとも１つのプレーナ単一ゲートＦＥＴが（１００）の表面オリエンテーションを有する、請求項１２に記載の集積半導体回路。
17. 前記少なくとも１つのＦｉｎＦＥＴが二重ゲート・デバイスである、請求項１２に記載の集積半導体回路。
18. 前記垂直チャネルが、（１００）の表面オリエンテーションを有し、前記少なくとも１つのプレーナ単一ゲートＦＥＴが（１１０）の表面オリエンテーションを有する、請求項１２に記載の集積半導体回路。

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