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CN101322240B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，为了使构成CMOS电路的p型MOS晶体管和n型MOS晶体管的动作速度实质上相同，对n型MOS晶体管采取在(100)面和(110)面双方都具有沟道区域的三维构造，对p型MOS晶体管采取仅在(110)面上具有沟道区域的平面构造。进而构成为使两个晶体管的沟道区域和栅极绝缘膜面积相等。由此，可以使栅极绝缘膜等的面积相等，并且，也可以使栅极容量相等。

Description

半导体装置
技术领域
本发明涉及一种IC、LSI等半导体装置。 
背景技术
图10表示作为以往的半导体装置的构成，用于作为半导体装置的电子回路之一的CMOS反相电路。图10(a)示意地表示CMOS反相电路的截面，图10(b)表示其平面图。为了简单起见，图10(b)省去了布线8～11的表示。 
在图10(a)中，1是形成电子回路的p型半导体基板；2是形成在p型半导体基板1上的n型杂质区；3a、3b是形成在n型杂质区2上的高浓度p型杂质区；4a、4b是形成在p型半导体基板1上的高浓度n型杂质区；5是分别使栅极6与p型半导体基板1、以及栅极7与n型杂质区2绝缘的SiO2等栅极绝缘膜；6、7是形成在栅极绝缘膜5上的栅电极。 
这里，n型杂质区2、高浓度p型杂质区3a、3b、栅电极7，构成p沟道MOSFET(Metal Oxide Semiconductor Field Effect Transistor)。另一方面，p型半导体基板1、高浓度n型杂质区4a、4b、栅电极6构成n沟道MOSFET。8与n沟道MOSFET和p沟道MOSFET的栅电极6、7连接，是用来施加作为CMOS反相电路的输入信号的公共电压的栅极布线。9与p沟道MOSFET的漏电极(高浓度p型杂质区3a)和n沟道MOSFET的漏电极(高浓度n型杂质区4b)连接，它是导出CMOS反相电路输出信号的输出布线。10、11，是分别用来向n沟道MOSFET的源电极(高浓度n型杂质区4a)、p沟道MOSFET的源电极(高浓度p型杂质区3b)提供电源电位的电源布线。 
对上述CMOS反相电路进行说明。由图10(a)的p沟道MOSFET和n沟道MOSFET构成的CMOS反相电路，使连接n沟道晶体管的源极 的电源布线10接地(0V)，对连接p沟道晶体管源极的电源布线11提供电源电压(例如5V)。而且，当向栅极布线8提供0V作为输入信号时，n沟道晶体管会变为OFF，p沟道晶体管会变为ON。因此，输出布线9会输出与电源布线11相同的电源电压(5V)。另一方面，当向栅极布线8输入5V时，与上述情况相反，n沟道晶体管会变为ON，p沟道晶体管会变为OFF，输出布线9会输出与电源布线10相同的接地电压(0V)。 
在这些CMOS型电路中，晶体管中的电流在输出不变的情况下几乎是不出现的，它主要是在输出变化的情况下出现。也就是说，当栅极布线8变为0V时，用于通过p沟道晶体管对输出布线9充电的输出电流就会出现，另一方面，当栅极布线8变为5V时，用于通过n沟道晶体管使输出布线9的电荷放电的输出电流就会出现。这样，图10(a)的CMOS电路，变为输出一个与输入极性相反的信号的反相电路。为了使开关动作时的打开速度和闭合速度一致，这些反相电路必须要使p沟道晶体管和n沟道晶体管中流有相同的电流。 
但是，例如，作为(100)面上的p沟道晶体管的载流子的空穴，其移动度比作为n沟道晶体管的载流子的电子的小，其比为1∶3。因此，在p沟道晶体管与n沟道晶体管面积相同的情况下，它们的电流驱动能力就会产生差别，动作速度变得不一致。因此，如图10(b)所示，通过按照移动度比，使p沟道晶体管的漏极3a、源极3b、栅极7的面积大于n沟道晶体管的漏极4b、源极4a、栅极6的面积，并使电流驱动能力几乎相同，可以使开关速度相等。但是，这样一来p沟道晶体管的占有面积就会是n沟道晶体管的3倍，p沟道晶体管与n沟道晶体管的占有面积会失去平衡，对半导体装置集成度的提高会形成阻碍。 
专利文献1是提高p沟道晶体管电流驱动能力的现有文献。专利文献1中，通过使用(110)面来提高p沟道晶体管的电流驱动能力。此外，专利文献2的记述是：使用SOI基板，在SOI基板上形成积累型p沟道晶体管，提高p沟道晶体管的电流驱动能力，但是，在使用任意基板的情况下，使ON状态下的大小相同的n沟道晶体管和p沟道晶体管的电流驱动能力实际上相等是不可能的。此外，专利文献2所公开的积累型晶体管也存在以下缺点：除栅极外还另外需要基板电极，而且，还必须对两个电极施加 能在沟道区上形成耗尽层来夹断(pinch off)沟道的电压，构造上和电路上会变得非常烦杂。 
专利文献1：特开2003-115587号公报 
专利文献2：特开平07-086422号公报 
如上所述，对于使用(100)面的结晶面的CMOS电路，相同面积的n沟道晶体管和p沟道晶体管，其电流驱动能力是不同的，开关速度也不相同。为了使其开关的速度(打开、闭合)一致，p沟道晶体管的沟道宽度就需要增加。因此，n沟道晶体管与p沟道晶体管的占有面积就会失去平衡，对半导体装置集成度的提高形成阻碍。 
以往申请的专利文献1中，虽然p沟道晶体管的电流驱动能力得到了提高，但并没有充分做到n沟道晶体管与p沟道晶体管的面积相同。 
发明内容
本发明的目的是，通过使构成CMOS电路的导电型不同的一对晶体管的开关速度实质相同或等同，并且使电极面积实质相同或等同，获得一种能够提高集成度的半导体装置。 
本发明的另一目的在于，提供一种构造上和电路上都不复杂的积累型晶体管。 
发明1、2的半导体装置是在SOI(Silicon on Insulator)基板上包括具有至少一对导电型不同的晶体管的电路，其特征在于，使用设于SOI基板上的第1半导体层和覆盖其表面至少一部分的第1栅绝缘膜，形成n沟道晶体管，并且，使用设于所述SOI基板上的第2半导体层和覆盖其表面至少一部分的第2栅绝缘膜，形成p沟道晶体管，使形成所述第1半导体层的沟道的第1区域表面具有(110)面或从(110)面起±10°以内的面，并且，在所述第1半导体层的侧面，使形成沟道的第2区域表面不同于从(110)面起±10°以内的面，且具有一个或多个电子移动度比从(110)面起±10°以内的面更大的面，使形成所述第2半导体层的沟道的第3区域的表面具有(110)面或从(110)面起±10°以内的面，设定所述第1区域表面的宽度和长度、所述第2区域表面的高度和长度、以及所述第3区域表面的宽度和长度，使所述第1区域的表面面积与所述第2区域表面 面积之和，与所述第3区域表面面积实质相等或等同，且使所述n沟道晶体管与所述p沟道晶体管的动作速度实质相等或等同。这里，优选使栅极的长度L相同，改变宽度和高度来调整面积。上述n沟道晶体管和上述p沟道晶体管都是常断(normally off)型，且上述n沟道晶体管是反型或积累型，上述p沟道晶体管是反(inversion)型或积累(accumulation)型。 
发明3的半导体装置是上述n沟道晶体管和上述p沟道晶体管都是反型的装置。 
发明4的半导体装置是上述n沟道晶体管和上述p沟道晶体管都是积累型的装置。 
发明5的半导体装置是上述n沟道晶体管是反型，上述p沟道晶体管是积累型的装置。 
发明6的半导体装置是上述n沟道晶体管是积累型，上述p沟道晶体管是反型的装置。 
发明7的半导体装置是根据所述第2栅绝缘膜上设置的第2栅电极与所述第2半导体层的功函数差，选择所述第2栅电极的材料和所述第2半导体层的杂质浓度，使形成在所述第2半导体层上的耗尽层的厚度大于所述第2半导体层的膜厚。 
发明8的半导体装置是根据所述第1栅绝缘膜上设置的第1栅电极与所述第1半导体层的功函数差，选择所述第1栅电极的材料和所述第1半导体层的杂质浓度，使形成在所述第1半导体层上的耗尽层的厚度大于所述第1半导体层的膜厚。 
发明9的半导体装置是所述第1和第2栅绝缘膜，含有由微波激励的等离子体形成的SiO2、Si3N4以及金属硅合金的氧化膜、金属硅合金的氮化膜中的至少一种。 
发明10的半导体装置是上述栅极绝缘膜用微波激励的等离子体在600℃以下温度下形成的装置。 
发明11的半导体装置是决定构成沟道长度的所有所述第1区域表面长度、所述第2区域表面长度和所述第3区域表面长度，实质上彼此相等的装置。因此，只设定沟道区域的宽度即可，而且它制造简单且生产性高。 
发明12的半导体装置是包括具有至少一对导电型不同的晶体管的电路，其特征在于，使用设于SOI基板上的第1半导体层和覆盖其表面至少一部分的第1栅绝缘膜，形成一种导电型晶体管，并且，使用设于所述SOI基板上的第2半导体层和覆盖其表面至少一部分的第2栅绝缘膜，形成另一种导电型晶体管，使形成所述第1半导体层的沟道的第1区域表面具有第1结晶面，并且，在与所述第1区域表面交叉的面上的所设的所述第1半导体层的侧面，使形成沟道的第2区域表面不同于所述第1结晶面，且具有载流子移动度也不相同的第2结晶面，使形成所述第2半导体层的沟道的第3区域表面具有所述第1结晶面，当将所述第1区域表面上的互导gm设为gm1、将所述第2区域表面上的互导gm设为大于gm1的gm2(即，gm2＞gm1)、将所述第3区域表面上的互导gm设为大于gm1但小于gm2的gm3(即，gm1＜gm3＜gm2)、将所述第1区域表面的长度设为L1、宽度为W1、将所述第2区域表面的长度设为L1、宽度为W2、将所述第3区域表面的长度设为L2、宽度为W3、将W1、W2、W3、L1、L2中任意3个设为规定值时，决定W1、W2、W3、L1、L2中的其余2个，使其实质上满足： 
W1×L1+W2×L1＝W3×L2 
且实质上满足： 
(gm1×W1/L1)+(gm2×W2/L1)＝gm3×W3/L2 
由此，使所述一种导电型晶体管与所述另一种导电型晶体管的沟道区域面积实质相等或等同，且使动作速度实质相等或等同。这里，将第1半导体层的侧面形成在倾斜面或垂直面的部分上，而且，仅使用两个侧面的一方，使用从双方的上方起至一部分或底部来形成也可以。 
发明13的半导体装置是通过使所述L1与所述L2相等，由此将W1、W2、W3中任意1个设为规定值，并决定W1、W2、W3中的其余2个，使其实质上满足： 
W1+W2＝W3 
且实质上满足： 
gm1×W1+gm2×W2＝gm3×W3。 
发明14的半导体装置是使用作为使所述第2区域实质上垂直于所述第1区域表面的面，即在所述第1区域表面的两侧延伸的所述第1半导体 层的两个侧面的一部分，将该区域的高度设为H，将所述W2设为2H。 
发明15的半导体装置是将所述一导电型晶体管和所述另一种导电型晶体管的所述结晶面，设为(110)面或从(110)面起±10°以内的面。 
发明16的半导体装置是将将所述一导电型晶体管和所述另一种导电型晶体管，分别设为n沟道晶体管和p沟道晶体管。 
根据本发明，通过上述构成，就可以得到具有相同电流驱动能力的p沟道MOS晶体管和n沟道MOS晶体管。也就是说，一方面将电子回路的p沟道MOS晶体管设为平面构造，另一方面将n沟道MOS晶体管设为三维构造，可以使两个晶体管的沟道面积相同，所以，本发明具有以下效果：可以得到开关速度相等，且能提高集成度的半导体装置。 
附图说明
图1是表示本发明第1实施例的半导体装置的图，(a)是立体图，(b)和(c)是沿图1(a)的A-A’线和B-B’线的截面图。 
图2(a)、(b)和(c)，是本发明另外三个实施例的半导体装置的截面图。 
图3是表示本发明第1实施例的效果的图。 
图4(a)、(b)、(c)和(d)，是表示用于本发明的积累型晶体管的动作原理的图。 
图5(a)和(b)是表示本发明的积累型晶体管的构造的截面图和表示分段(band)构造的图。 
图6是表示本发明的积累型晶体管的1/f的噪音的图。 
图7(a)和(b)是表示本发明的积累型晶体管中栅极的功函数与SOI层厚度之间的关系的图。 
图8是根据本发明实施例的积累型晶体管的耗尽层厚度与基板杂质浓度之间的关系图。 
图9是表示根据本发明的积累型晶体管的漏极电压-漏极电流特征的图。 
图10(a)和(b)分别是以往例的半导体装置的截面图和平面图。 
图11(a)、(b)和(c)，是在通过热氧化形成栅极绝缘膜的情况 下和通过自由基氧化形成栅极绝缘膜的情况下的用来比较和说明沟道方位与S要素关系的图。 
图中：1-p型半导体基板，2-n型杂质区，3a、3b-高浓度p型杂质区，4a、4b—高浓度p型杂质区，5—栅极绝缘膜，6、7—栅极，8—栅极布线，9—输出布线，10、11—电源布线，12—支撑基板，13—嵌入氧化膜，14—SOI(Silicon on Insulator)层，15—栅极绝缘膜，16—栅极，17—源极·漏极层(NMOS晶体管)，18—源极·漏极层(PMOS晶体管)，19—栅极布线，20—输出布线，21、22—电源布线。 
具体实施方式
下面，参照附图，说明本发明的半导体装置。 
(实施例1) 
利用图1，对实施例1进行说明。图1(a)表示本发明的第1实施例的半导体装置的概略立体图，图1(b)表示图1(a)上的A-A’线的截面图，图1(c)表示图1(a)上的B-B’线的截面图。图1的实施例，是按相同尺寸(dimension)、电流驱动能力平衡的方式设计出来的SOI型三维构造的CMOS装置，p沟道MOS晶体管，仅在孔穴移动度大的(110)面上制作，n沟道MOS晶体管按以下方式制作：不仅在电子移动度略差的(110)面，还有电子移动度较大的侧壁的(100)面上构成栅极。也就是说，n沟道晶体管选择三维构造，p沟道晶体管定选择平面构造。 
如图1(b)、(c)所示，在支撑基板12上准备一基板，它包括被厚度为200nm的嵌入氧化膜13分离的规定厚度的(110)面方位的硅，即n型(基板的磷(P)的浓度为1017cm-3)的SOI(Silicon on Insulator)层14-n、14-p。这里，优选将SOI层14-n、14-p的表面，设置成为沟道的长边方向为(110)方向。这是由于(110)面上孔穴的移动所导致的饱和电流量在(110)方向上最大。另一方面，需要预先考虑的是，(100)面上的电子移动所导致的饱和电流量的结晶方向相关性较小。 
在图示的例子中，SOI层之中，形成n沟道晶体管的区域14-n和形成p沟道晶体管的区域14-p之外的部分被通过蚀刻除去。其结果，各区域的14-n、14-p在氧化膜13上分离·形成。对于SOI层，既可以使两个区域 共享i层，也可以作为p型，将之后形成p沟道晶体管的区域14-p转换成n型。这时，可以注入阈值调整用杂质，进行基板浓度的调整。例如，在100nm世代时，选择4×1018cm-3。被分离的各区域的侧面，成为(100)面。在这些侧面中，除n沟道晶体管区域14-n的沟道区域侧面之外的侧面，如图1(b)所示，用公知的方法形成较厚的氧化膜25。 
例如，厚氧化膜25通过以下方法形成。首先，用CVD法将SiO2堆积45nm以上，然后使用缺损较小的各向异性的蚀刻，在侧壁上边保留氧化膜边进行蚀刻，然后，对晶体管区域14-n以外的区域覆盖掩膜，通过湿式蚀刻，除去n沟道晶体管区域14-n的沟道区的侧面侧壁的厚氧化膜，在晶体管区域14-p的侧壁上保留厚氧化膜25。 
在图1(b)中，形成氧化膜25之后，实行洗净，然后使用微波激励的等离子体装置对进行栅极氧化，分别在n沟道晶体管区域14-n的沟道区域的上面和侧面、p沟道晶体管区域14-p的沟道区域的上面，形成7nm的SiO2膜。这时，也可以形成用来取得所期望的电容量的膜厚。此外，栅极绝缘膜15也可以使用Si3N4、HfOx、ZrOx、La2O3等金属氧化物，PrxSiyNz等金属氮化物等高介电常数材料。 
其后，形成含有磷或硼、或者磷、砷的总浓度为1020cm-3以上的多晶硅，蚀刻为希望的栅极长度、栅极宽度，形成栅电极16。随后，对NMOS晶体管区域的源极·漏极层17离子注入4×1015cm-2的砷，对PMOS晶体管区域的源极·漏极层18离子注入4×1015cm-2的硼，实行活化。 
另外，使用CVD形成SiO2膜，如图1(c)所示，作为布线层形成栅极布线19、输出布线20、电源布线21和电源布线22，这样就可以在同一基板上形成反型(即，inversion-mode)PMOS晶体管100p和反型(即，inversion-mode)NMOS晶体管100n。这里，要使n沟道晶体管区域14-n的沟道区域的上面和侧面的总面积，与p沟道晶体管区域14-p的沟道区域的上面面积相等，而且要使两个晶体管的动作速度相等。 
这里，设两个晶体管100p、100n的沟道区域长度L相等，设n沟道晶体管区域14-n的沟道区域的上面宽度为Wn，侧面的高度为H，设p沟道晶体管区域14-p的沟道区域的上面宽度为Wp。另外，设式(1)成立。 
要想使两个晶体管的动作速度相等，就要使式(2)成立。这里，分 别设NMOS晶体管的(100)和(110)面上的互导为gmn(100)和gmn(110)，设PMOS晶体管的(110)面上的互导为gmp(110)，这些互导gmn(100)、gmn(110)和gmp(110)均为已知。此外，例如，如果将Wn设为适当的值，那么就能作为式(1)和式(2)联立方程的解求出必要的H和Wp。另外，SOI层只要是(551)面那样的从(110)面起倾斜±10°以内的面，就可以使NMOS晶体管和PMOS晶体管具有几乎相等的电流驱动能力。 
在这种条件下，如果例如设Wn为22nm，gmn(110)大约为0.7gmn，gmn(100)、gmp(110)为0.8gmn(100)，那么H就为5.5nm，Wp就为33nm。另外，在图示的实施例中，两个晶体管的沟道长度都被设为25nm。 
[式1] 
Wp＝2H+Wn                                  (1) 
gmp(110)×Wp＝gmn(100)×2H+gmp(110)×Wn    (2) 
这样，就可以使NMOS晶体管100n和PMOS晶体管100p的沟道面积和栅极面积几乎相等，使两个晶体管的电流驱动能力还有动作速度几乎相等，可以得到完全平衡的CMOS。根据上述构造，所需要的面积为图10现有例的一半以下，动作速度提高数倍。另外，通过使pn两个晶体管的栅极面积相等，两个晶体管的栅极容量相等，如图3所示，可以将由这些晶体管所构成的模拟开关的偏移(offset)噪声降低15dB。这里，图1(c)所示的实施例，如上所述，是由反型的晶体管来构成PMOS晶体管和NMOS晶体管双方的示例。 
图2(a)、(b)和(c)表示图1(c)以外的三个实施例，相当于图1(c)的方向的截面图。图2(a)是n沟道晶体管(即NMOS晶体管)101n和p沟道晶体管(即PMOS晶体管)101p均为积累(accumulation)型的例子，图2(b)是n沟道晶体管(即NMOS晶体管)102n为积累型、p沟道晶体管(即PMOS晶体管)102p为反型的例子。由于图2(b)的构成，是由导电型相同的well(n阱)和导电型(p+型)相同的栅极形成的，所以具有处理(process)简单的优点。此外，通过使用积累模式的n沟道晶体管，可以降低CMOS整体的1/f的噪声。此外，图2(c)是n沟道晶体管(即NMOS晶体管)103n为反型、p沟道晶体管(即PMOS晶 体管)103p为积累型的例子。这个例子的构成，是由导电型相同的well(p阱)和导电型(n+型)相同的栅极形成，所以具有处理简单的优点，此外，由于仅使用了n+型的多晶硅栅极，所以可以防止薄膜化引起的硼扩散(硼容易向栅极氧化膜扩散，因而载流子的界面移动度会产生变差的现象)。像后述的那样，通过使用积累型晶体管，具有电流驱动能力比反型大(图9)的优点。 
这里，参照图4至图9，以图2(a)、(b)的n沟道晶体管(NMOS晶体管)102n、103n为例，对本发明的积累型晶体管进行说明。 
图4(a)至(d)表示积累型n沟道晶体管(NMOS晶体管)的动作原理。首先，如图4(a)所示，在栅极电压Vg为零的情况下，耗尽层(depletion-layer)扩展到整个SOI层。如图4(b)所示，当施加了栅极电压Vg时，耗尽层会退到沟道上面，大电流Ibulk流出。然后，如果增加栅极电压，如图4(c)和(d)所示，蓄积电流也流出。 
利用图5(a)和(b)，说明上述现象。如果采取SOI构造，将因栅极与SOI层之间的功函数差而产生的耗尽层的宽度形成得比SOI层的厚度更大，就可以用图5(a)所示的accumulation构造实现常断(normally off)型的MOS晶体管。这里，图示的n沟道晶体管中，通过将p+多晶硅(功函数5.2eV)用于栅极，p沟道晶体管中，将n+多晶硅(功函数4.1eV)用于栅极，由此，可以产生与SOI层之间的功函数差。 
如图9所示，通过在硅的(110)面上形成accumulation构造的n沟道晶体管，可以实现与硅(100)面上构成的通常的n沟道晶体管等同的电流驱动能力。此外，通过在硅的(110)面上形成accumulation构造的p沟道晶体管，可以实现2.5倍于硅(100)面上所形成的p沟道晶体管的电流驱动能力。 
此外，如图6所示，还可以减少1/f的杂音。本发明的积累型器件，并不是通过pn接合障壁来实现常断，只要优化栅极与SOI层之间的功函数差、SOI层的厚度、漏极电压、源极·漏极间距离，如图5(a)所示，在栅极电压为0v时，源极·漏极间存在耗尽层并形成间隔壁垒，就成为常断。如图5(b)所示，由于导通时沟道中形成积蓄层，因此与通常的形成反转层的反型MOS晶体管相比，沟道区域的垂直电场变小，所以，能 够使有效移动度加大。因此，即便SOI层的杂质浓度增高，也不会造成移动度变差。另外，导通时不仅是积蓄层，整个SOI层(壁垒部)都流有电流，所以SOI层的杂质浓度越高，越能增大电流驱动能力。 
对于通常的MOS晶体管，越是细微化，越要增加沟道区域的杂质浓度，从而会使沟道的移动度越差，与此相比，本发明的积累型器件非常有利于细微化。为了尽可能加大电流驱动能力，相对于细微化而具有耐击穿性而实现常断，优选：对积累型n沟道晶体管使用功函数尽可能大的栅极，对积累型p沟道晶体管使用功函数尽可能小的栅极。 
本发明的积累型装置器件，通过像以上那样加大栅极电极材料与SOI层之间的功函数差，从而在SOI层上形成耗尽层，并具有耐击穿性，使施加在漏极上的电压带来的沟道方向的电场不会影响源极端。虽然SOI的厚度越厚，电流驱动能力越大，但由功函数差产生的来自栅极的电场很难影响到SOI层的下端(底面)。因此，加大功函数差是本发明的积累型器件上最为重要的要务。 
图7(a)表示在积累型n沟道晶体管中，栅极的功函数使用5.2eV和6.0eV时所允许(成为常断)的SOI层的厚度。表示的是栅极绝缘膜EOT为0.5nm和1.0nm的情况。在形成常断所允许的各细微化世代(栅极长度)下的SOI层的厚度，是功函数越大就越厚，在22nm世代中，如果是5.2eV和6.0eV的情况，厚度约为2倍。图7(b)表示使用5.2eV和6.0eV的栅极时的分段图(绝缘膜厚为1nm)。如该图所示，若功函数变大则可以加厚SOI层，使电流驱动能力增大。 
图8表示耗尽层的厚度与基板杂质浓度的关系图。参照该图可知，如果在本发明的积累型n沟道晶体管102n、103n上用P+多晶硅形成栅极16，其功函数约为5.15eV，基板的1017cm-3的n型硅层14n的功函数约为4.25eV，所以产生约0.9eV的功函数差。由于这时，耗尽层的厚度约为90nm，所以即便将SOI层的厚度设为45nm，也可所以实现完全耗尽。图8所表示的是功函数差为0.9V时的基板杂质浓度与耗尽层厚度的关系。这里，基板杂质浓度和SOI膜厚，可以在SOI膜厚比耗尽层厚度更薄的范围内选择。此外，栅电极材料只要是考虑功函数差、且SOI层完全耗尽的材料即可，不是多晶硅也无妨，也可以使用W、Pt、Ni、Ge、Ru、及其硅 化物。 
利用图11，对优选使用微波激励产生的高密度等离子体，通过自由基氧化、自由基氮化、或自由基氮氧化形成本发明的半导体装置的栅极绝缘膜进行说明。图11(a)是表示通过热氧化形成栅极绝缘膜的情况下，和通过自由基氧化形成栅极绝缘膜的情况下的、由沟道方位决定的S要素(factor)的图线。 
作为器件，使用10个图11(b)所示的Accumulation模式的三维p沟道MOS晶体管，来进行测定。沟道区域的表面是(100)面，其方位是<110>方向。沟道区域的各要素如图11(a)所述。当沟道区域表面的结晶面为(100)面、其结晶方位为<110>方向时，沟道区域的侧面会出现与其相同的结晶面，所以，这种情况下的沟道区域侧面的结晶面是(110)面。 
如图11(c)所示，将沟道表面的方位从<110>方向起k旋转45°，方位成为<100>方向。图11(a)表示如此旋转180°的情况下的每15°的S要素。S要素，是表示使漏极电流增至10倍所必需的栅极电压，虽然是越小越好，但理论值是60mV/dec。如图11(a)所示，可知：当通过热氧化(900℃的dry环境)形成栅极绝缘膜时，S要素为80～100mV/dec，是理论值的1.3倍～1.7倍，而且，由结晶面方位带来的偏差也很大，但使用自由基氧化(以Kr和氧的等离子体，用400℃氧化)，S要素只不过是64～69mV/dec，是理论值的1.06倍～1.15倍，与以往的热氧化膜相比具有绝对的优势。已经确认使用自由基氮化和自由基氮氧化形成栅极绝缘膜的情况也是同样。 
本发明的CMOS构造中：作为SOI优选从(110)面起倾斜±10°以内的面方位，对于积累型晶体管，SOI层的厚度比由栅极和SOI层的功函数差决定的耗尽层厚度更薄。采取这些构造，能提高电流驱动能力，使NMOS晶体管和PMOS晶体管取得平衡，从而具有几乎相同的电流驱动能力。此外还有以下优点：在同一半导体基板上构成NMOS晶体管和PMOS晶体管，可以减小绝缘分离的面积部分。这样，使NMOS晶体管和PMOS晶体管取得平衡，从而具有几乎相同的电流驱动能力，可以得到能够提高集成度的半导体装置。 
产业上的利用可能性 
至此，根据实施例，对本发明进行了具体说明，但本发明并不限于上述实施例，在不脱离其精神的范围内，当然可以进行各种变更。例如，本发明，并非仅是作为反相电路应用于逻辑电路，还可以应用于其它电子回路。 

Claims (16)

1.一种半导体装置，包括具有至少一对导电型不同的晶体管的电路，其特征在于，
使用设于SOI基板上的第1半导体层和覆盖其表面至少一部分的第1栅绝缘膜，形成n沟道晶体管，并且，使用设于所述SOI基板上的第2半导体层和覆盖其表面至少一部分的第2栅绝缘膜，形成p沟道晶体管，使形成所述第1半导体层的沟道的第1区域表面具有(110)面或从(110)面起±10°以内的面，并且，在所述第1半导体层的侧面，使形成沟道的第2区域表面不同于从(110)面起±10°以内的面，且具有一个或多个电子移动度比从(110)面起±10°以内的面更大的面，使形成所述第2半导体层的沟道的第3区域的表面具有(110)面或从(110)面起±10°以内的面，设定所述第1区域表面的宽度和长度、所述第2区域表面的高度和长度、以及所述第3区域表面的宽度和长度，使所述第1区域的表面面积与所述第2区域表面面积之和，与所述第3区域表面面积相等或等同，且使所述n沟道晶体管与所述p沟道晶体管的动作速度相等或等同。
2.根据权利要求1所述的半导体装置，其特征在于，
所述n沟道晶体管和所述p沟道晶体管都是常断型，且所述n沟道晶体管是反型或积累型，所述p沟道晶体管是反型或积累型。
3.根据权利要求2所述的半导体装置，其特征在于，
所述n沟道晶体管和所述p沟道晶体管，都是反型。
4.根据权利要求2所述的半导体装置，其特征在于，
所述n沟道晶体管和所述p沟道晶体管都是积累型。
5.根据权利要求2所述的半导体装置，其特征在于，
所述n沟道晶体管是反型，所述p沟道晶体管是积累型。
6.根据权利要求2所述的半导体装置，其特征在于，
所述n沟道晶体管是积累型，所述p沟道晶体管是反型。
7.根据权利要求4或5所述的半导体装置，其特征在于，
根据所述第2栅绝缘膜上设置的第2栅电极与所述第2半导体层的功函数差，选择所述第2栅电极的材料和所述第2半导体层的杂质浓度，使形成在所述第2半导体层上的耗尽层的厚度大于所述第2半导体层的膜厚。
8.根据权利要求4或6所述的半导体装置，其特征在于，
根据所述第1栅绝缘膜上设置的第1栅电极与所述第1半导体层的功函数差，选择所述第1栅电极的材料和所述第1半导体层的杂质浓度，使形成在所述第1半导体层上的耗尽层的厚度大于所述第1半导体层的膜厚。
9.根据权利要求1～6任意一项所述的半导体装置，其特征在于，
所述第1和第2栅绝缘膜，含有由微波激励的等离子体形成的SiO2、Si3N4以及金属硅合金的氧化膜、金属硅合金的氮化膜中的至少一种。
10.根据权利要求9所述的半导体装置，其特征在于，
所述第1和第2栅绝缘膜在600℃以下温度下形成。
11.根据权利要求1～6任意一项所述的半导体装置，其特征在于，
决定构成沟道长度的所有所述第1区域表面长度、所述第2区域表面长度和所述第3区域表面长度，彼此相等。
12.一种半导体装置，包括具有至少一对导电型不同的晶体管的电路，其特征在于，
使用设于SOI基板上的第1半导体层和覆盖其表面至少一部分的第1栅绝缘膜，形成一种导电型晶体管，并且，使用设于所述SOI基板上的第2半导体层和覆盖其表面至少一部分的第2栅绝缘膜，形成另一种导电型晶体管，使形成所述第1半导体层的沟道的第1区域表面具有第1结晶面，并且，在与所述第1区域表面交叉的面上的所设的所述第1半导体层的侧面，使形成沟道的第2区域表面不同于所述第1结晶面，且具有载流子移动度也不相同的第2结晶面，使形成所述第2半导体层的沟道的第3区域表面具有所述第1结晶面，当将所述第1区域表面上的互导gm设为gm1、将所述第2区域表面上的互导gm设为大于gm1的gm2(即，gm2＞gm1)、将所述第3区域表面上的互导gm设为大于gm1但小于gm2的gm3(即，gm1＜gm3＜gm2)、将所述第1区域表面的长度设为L1、宽度为W1、将所述第2区域表面的长度设为L1、宽度为W2、将所述第3区域表面的长度设为L2、宽度为W3、将W1、W2、W3、L1、L2中任意3个设为规定值时，决定W1、W2、W3、L1、L2中的其余2个，使其满足：
W1×L1+W2×L1＝W3×L2
且满足：
(gm1×W1/L1)+(gm2×W2/L1)＝gm3×W3/L2
由此，使所述一种导电型晶体管与所述另一种导电型晶体管的沟道区域面积相等或等同，且使动作速度相等或等同。
13.根据权利要求12所述的半导体装置，其特征在于，
通过使所述L1与所述L2相等，由此将W1、W2、W3中任意1个设为规定值，并决定W1、W2、W3中的其余2个，使其满足：
W1+W2＝W3
且满足：
gm1×W1+gm2×W2＝gm3×W3。
14.根据权利要求12或13所述的半导体装置，其特征在于，
使用作为使所述第2区域实质上垂直于所述第1区域表面的面，即在所述第1区域表面的两侧延伸的所述第1半导体层的两个侧面的一部分，将该区域的高度设为H，将所述W2设为2H。
15.根据权利要求14所述的半导体装置，其特征在于，
将所述一种导电型晶体管和所述另一种导电型晶体管的所述结晶面，设为(110)面或从(110)面起±10°以内的面。
16.根据权利要求15所述的半导体装置，其特征在于，
将所述一种导电型晶体管和所述另一种导电型晶体管，分别设为n沟道晶体管和p沟道晶体管。
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