CN104966672B - 鳍式场效应管基体制备方法 - Google Patents
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Abstract
一种鳍式场效应管基体制备方法，包括：提供半导体基体，在半导体基体上覆盖氮化物层，蚀刻去除半导体基体中的第二区域上的氮化物层；沉积氧化物层；形成图案化掩膜层，利用图案化掩膜层蚀刻氧化物层，以在第一区域上的氧化物层中形成第一凹陷，在第二区域上的氧化物层中形成第二凹陷；在第二凹陷中进行第一掺杂类型的外延生长以在第二凹陷中形成第一鳍部；蚀刻第一凹陷处的氮化物层以暴露半导体基体；在第一凹陷和第二凹陷中进行第二掺杂类型的外延生长，以在第一凹陷中形成第二鳍部，在第一鳍部上形成叠加鳍部；执行机械研磨，露出氮化物层；去除剩余的氮化物层和剩余的氧化物层，以便由剩余的第二鳍部和剩余的第一鳍部形成鳍形半导体结构。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种鳍式场效应管基体制备方法。
背景技术
随着集成电路的发展，器件尺寸越来越小，集成度越来越高。而且，随着半导体器件特征尺寸由于器件尺寸越来越小而不断减小，传统的平面半导体制造技术已经无法使用，目前鳍式场效应管在小尺寸领域被广发使用。
但是，在传统的鳍式场效应管制造工艺中，鳍形结构高度较难控制，同时对沟道的离子注入存在曝光对准比较困难，离子注入均匀性较差的问题。
由此，希望能够提供了一种减少曝光次数、提高掺杂均匀性、简化生产工艺、降低生产成本的鳍式场效应管半导体基体的制备方法。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够减少曝光次数并提高掺杂均匀性的鳍式场效应管半导体基体的制备方法，该方法简化了生产工艺，降低了生产成本。
为了实现上述技术目的，根据本发明，提供了一种鳍式场效应管基体制备方法，包括：第一步骤，其中提供半导体基体，并且在所述半导体基体上覆盖氮化物层，并且蚀刻去除所述半导体基体中的第二区域上的氮化物层，而留下所述半导体基体中的第一区域上的氮化物层；第二步骤，其中在所述第一区域上的氮化物层及第二区域表面上覆盖氧化物层；第三步骤，其中在所述氧化物层上覆盖图案化掩膜层，并利用所述图案化掩膜层蚀刻氧化物层，由此在所述第一区域上的氧化物层中形成第一凹陷，在所述第二区域上的氧化物层中形成第二凹陷；第四步骤，其中在所述第二凹陷中进行第一掺杂类型的第一次外延生长以在所述第二凹陷中形成第一鳍部；第五步骤，其中蚀刻所述第一凹陷处的氮化物层以暴露所述半导体基体；第六步骤，其中在所述第一凹陷和第二凹陷中进行第二掺杂类型的第二次外延生长，以在所述第一凹陷中形成第二鳍部，并且在第一鳍部上形成叠加鳍部；第七步骤，其中执行机械研磨，直到露出氮化物层；第八步骤，其中去除剩余的氮化物层和剩余的氧化物层，以便由剩余的第二鳍部和剩余的第一鳍部形成鳍形半导体结构。
优选地，外延生长的第一鳍部的高度高于氮化物层的高度。
优选地，外延生长的第二鳍部的高度高于氮化物层的高度。
优选地，所述第一区域是NMOS区域，所述第二区域是PMOS区域。
优选地，所述第一掺杂类型是P型掺杂，所述第二掺杂类型是N型掺杂。
优选地，所述半导体材料层的材料为单晶硅、锗硅或碳硅。
优选地，所述图案化掩膜层由氮化硅和/或氧化硅构成。
优选地，所述氧化物层为氧化硅。
优选地，所述氮化物层为氮化硅或SION。
优选地，所述半导体衬底是硅衬底。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据本发明优选实施例的鳍式场效应管基体制备方法的第一步骤。
图2示意性地示出了根据本发明优选实施例的鳍式场效应管基体制备方法的第二步骤。
图3示意性地示出了根据本发明优选实施例的鳍式场效应管基体制备方法的第三步骤。
图4示意性地示出了根据本发明优选实施例的鳍式场效应管基体制备方法的第四步骤。
图5示意性地示出了根据本发明优选实施例的鳍式场效应管基体制备方法的第五步骤。
图6示意性地示出了根据本发明优选实施例的鳍式场效应管基体制备方法的第六步骤。
图7示意性地示出了根据本发明优选实施例的鳍式场效应管基体制备方法的第七步骤。
图8示意性地示出了根据本发明优选实施例的鳍式场效应管基体制备方法的第八步骤。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图1至图8示意性地示出了根据本发明优选实施例的鳍式场效应管基体制备方法的各个步骤。
如图1至图8所示，根据本发明优选实施例的鳍式场效应管基体制备方法包括：
第一步骤，其中提供半导体基体，并且在所述半导体基体上覆盖氮化物层，并且蚀刻去除所述半导体基体中的第二区域(PMOS区域)200上的氮化物层，而留下所述半导体基体中的第一区域(NMOS区域)100上的氮化物层10；
第二步骤，其中在所述第一区域100上的氮化物层20及第二区域200表面上覆盖氧化物层20，并使得所述氧化物层20平坦化；
第三步骤，其中在所述氧化物层20上覆盖图案化掩膜层30，并利用所述图案化掩膜层30蚀刻氧化物层20，由此在所述第一区域100上的氧化物层20中形成第一凹陷40，在所述第二区域200上的氧化物层20中形成第二凹陷50；例如，所述图案化掩膜层30由氮化硅和/或氧化硅构成。
第四步骤，其中在所述第二凹陷50中进行第一掺杂类型(例如P型掺杂)的第一次外延生长以在所述第二凹陷50中形成第一鳍部60，而且外延生长的第一鳍部60的高度高于氮化物层10的高度；
第五步骤，其中蚀刻所述第一凹陷40处的氮化物层10以暴露所述半导体基体；
第六步骤，其中在所述第一凹陷40和第二凹陷50中进行第二掺杂类型(例如N型掺杂)的第二次外延生长，以在所述第一凹陷40中形成第二鳍部70，并且在第一鳍部60上形成叠加鳍部80，其中外延生长的第二鳍部70的高度高于氮化物层10的高度；
第七步骤，其中执行机械研磨，直到露出氮化物层10；
第八步骤，其中去除剩余的氮化物层10和剩余的氧化物层20，以便由剩余的第二鳍部70和剩余的第一鳍部60形成鳍形半导体结构。
优选地，所述半导体基体为单晶硅，也可以其他半导体材料，如锗硅，碳硅等。优选地，氧化物层为氧化硅；优选地，氮化物层为氮化硅，也可是S I ON等。
优选地，PMOS区域的掺杂外延可以是锗掺杂，形成锗硅；NMOS区域的掺杂外延可以是碳掺杂外延形成碳硅；当然不仅限于这两种掺杂外延。
由此，本发明公开了一种鳍式半导体器件基体的制备方法，采用本方法避免了对半导体基体进行蚀刻造成基体粗糙度较高，对硅结晶造成破坏的问题，利用氮化物的高度来精确控制鳍形高度，采用两次掺杂外延生长的方式分别形成NMOS和PMOS的鳍形沟道，提高了沟道均匀性。同时还简化了传统工艺中对沟道掺杂时需多次曝光与离子注入的工艺流程，降低了生产成本。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (8)
1.一种鳍式场效应管基体制备方法，其特征在于包括：
第一步骤，其中提供半导体基体，并且在所述半导体基体上覆盖氮化物层，并且蚀刻去除所述半导体基体中的第二区域上的氮化物层，而留下所述半导体基体中的第一区域上的氮化物层；
第二步骤，其中在所述第一区域上的氮化物层及第二区域表面上覆盖氧化物层；
第三步骤，其中在所述氧化物层上覆盖图案化掩膜层，并利用所述图案化掩膜层蚀刻氧化物层，由此在所述第一区域上的氧化物层中形成第一凹陷，在所述第二区域上的氧化物层中形成第二凹陷；
第四步骤，其中在所述第二凹陷中进行第一掺杂类型的第一次外延生长以在所述第二凹陷中形成第一鳍部，外延生长的第一鳍部的高度高于氮化物层的高度；
第五步骤，其中蚀刻所述第一凹陷处的氮化物层以暴露所述半导体基体；
第六步骤，其中在所述第一凹陷和第二凹陷中进行第二掺杂类型的第二次外延生长，以在所述第一凹陷中形成第二鳍部，外延生长的第二鳍部的高度高于氮化物层的高度，并且在第一鳍部上形成叠加鳍部；
第七步骤，其中执行机械研磨，直到露出氮化物层；
第八步骤，其中去除剩余的氮化物层和剩余的氧化物层，以便由剩余的第二鳍部和剩余的第一鳍部形成鳍形半导体结构。
2.根据权利要求1所述的鳍式场效应管基体制备方法，其特征在于，所述第一区域是NMOS区域，所述第二区域是PMOS区域。
3.根据权利要求1所述的鳍式场效应管基体制备方法，其特征在于，所述第一掺杂类型是P型掺杂，所述第二掺杂类型是N型掺杂。
4.根据权利要求1所述的鳍式场效应管基体制备方法，其特征在于，所述半导体材料层的材料为单晶硅、锗硅或碳硅。
5.根据权利要求1所述的鳍式场效应管基体制备方法，其特征在于，所述图案化掩膜层由氮化硅和/或氧化硅构成。
6.根据权利要求1所述的鳍式场效应管基体制备方法，其特征在于，所述氧化物层为氧化硅。
7.根据权利要求1所述的鳍式场效应管基体制备方法，其特征在于，所述氮化物层为氮化硅或SION。
8.根据权利要求1所述的鳍式场效应管基体制备方法，其特征在于，所述半导体衬底是硅衬底。
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